TW202009983A - 基板結構及其製作方法 - Google Patents
基板結構及其製作方法 Download PDFInfo
- Publication number
- TW202009983A TW202009983A TW107130092A TW107130092A TW202009983A TW 202009983 A TW202009983 A TW 202009983A TW 107130092 A TW107130092 A TW 107130092A TW 107130092 A TW107130092 A TW 107130092A TW 202009983 A TW202009983 A TW 202009983A
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- dielectric layer
- build
- circuit
- patterned
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 86
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052802 copper Inorganic materials 0.000 claims abstract description 46
- 239000010949 copper Substances 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims description 356
- 239000003990 capacitor Substances 0.000 claims description 56
- 239000011521 glass Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 18
- 229910000679 solder Inorganic materials 0.000 claims description 16
- 239000012790 adhesive layer Substances 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims 2
- 239000000463 material Substances 0.000 description 11
- 239000002861 polymer material Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53233—Copper alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
一種基板結構的製作方法,其包括以下步驟。形成第一增層線路結構。形成至少一銅柱於第一增層線路結構上。形成介電層於第一增層線路結構上,且介電層包覆銅柱。形成第二增層線路結構與電容元件於介電層上。其中,第二增層線路結構與第一增層線路結構分別位於介電層的相對兩側。電容元件配置於第二增層線路結構內的電容元件設置區。銅柱貫穿介電層且電性連接第二增層線路結構與第一增層線路結構。提供一種由上述基板結構的製作方法所製得的基板結構。
Description
本發明是有關於一種基板結構及其製作方法,且特別是有關於一種具有銅柱與電容元件的基板結構及其製作方法。
目前,電路設計上為了追求功率完整性(power integrity),通常會加入許多的被動元件(如電阻,電容,電感)來濾除雜訊。一般立體型(discrete)電容的體積較大,常見直接焊接在基板上,但有時也會將其埋入基板或介電材料層中以減少整體高度。然而,連接電容的線路長度與電容體積大小有關。若線路太長,會使線路的電阻增加,進而增加功率的耗損比例。
雖然可以利用晶圓製程來製作微型化電容元件,以得到更薄、電容值更大的電容,但此微型化電容元件在製作上的製程複雜且品質難以控制。另外,由於以玻璃通孔(TGV)形成之電感在製作技術層面的成本過高且製程時間也相當長,以現有技術無法達成高量產。因此,如何以減化製程的方式將被動元件整合在一起,為本領域亟欲解決的問題。
本發明提供一種基板結構的製作方法,具有減化製程、減少成本以及提高產量的優勢。
本發明提供一種基板結構,利用上述基板結構的製作方法所製得。
本發明的基板結構的製作方法包括以下步驟。形成第一增層線路結構。形成至少一銅柱於第一增層線路結構上。形成介電層於第一增層線路結構上,且介電層包覆銅柱。形成第二增層線路結構與電容元件於介電層上。其中,第二增層線路結構與第一增層線路結構分別位於介電層的相對兩側。電容元件配置於第二增層線路結構內的電容元件設置區。銅柱貫穿介電層且電性連接第二增層線路結構與第一增層線路結構。
在本發明的一實施例中,上述在形成第一增層線路結構之前,更包括以下步驟。提供玻璃基板。形成離型層於玻璃基板上。其中,玻璃基板與介電層分別位於第一增層線路結構的相對兩側。離型層位於第一增層線路結構與玻璃基板之間。
在本發明的一實施例中,上述形成第一增層線路結構的步驟包括以下步驟。形成第一圖案化線路層於離型層上。形成第一介電層於第一圖案化線路層上。形成第一導電通孔於第一圖案化線路層上,且貫穿第一介電層。形成第二圖案化線路層於第一介電層上。形成第二介電層於第二圖案化線路層上。其中,第一圖案化線路層透過第一導電通孔與第二圖案化線路層電性連接。
在本發明的一實施例中,上述的銅柱貫穿第一增層線路結構的第二介電層,且與第二圖案化線路層電性連接。
在本發明的一實施例中,上述形成第二增層線路結構與電容元件於介電層上的步驟包括以下步驟。形成第三圖案化線路層於介電層上。配置電容元件於介電層上的電容元件設置區。形成第三介電層於第三圖案化線路層上,且使第三介電層覆蓋第三圖案化線路層與電容元件。形成多個第二導電通孔於第三圖案化線路層上,且第二導電通孔貫穿第三介電層。形成第四圖案化線路層於第三介電層上,其中第四圖案化線路層與第三圖案化線路層分別位於第三介電層的相對兩側。第四圖案化線路層透過第二導電通孔電性連接至第三圖案化線路層。第四圖案化線路層透過第二導電通孔電性連接至電容元件。
在本發明的一實施例中,上述的電容元件設置於第四圖案化線路層與介電層之間。
在本發明的一實施例中,上述形成電容元件的步驟包括以下步驟。在形成第三圖案化線路層時,同時形成第一電極於介電層上,且第一電極設置於電容元件設置區。形成第四介電層於第一電極上。形成第二電極於電容元件設置區的第四介電層上。移除部份的第二電極以及第四介電層。
在本發明的一實施例中,上述的第二電極包括鈦層以及銅層。銅層與第四介電層分別位於鈦層的相對兩側。
在本發明的一實施例中,上述的電容元件包括第一電極、第四介電層以及第二電極。第一電極配置於介電層上。第四介電層配置於第一電極上。第二電極配置於第四介電層上。第二電極與第一電極分別位於第四介電層的相對兩側。
在本發明的一實施例中,上述在形成該第二增層線路結構與該電容元件於該介電層上之後,更包括以下步驟。形成圖案化防焊層於第二增層線路結構上。其中,圖案化防焊層與介電層分別位於第二增層線路結構的相對兩側。接著,分離離型層以及玻璃基板,以形成基板結構。
在本發明的一實施例中,上述的基板結構的製作方法更包括:形成一黏著層。使電容元件透過黏著層配置於介電層上的電容元件設置區。
本發明的基板結構包括第一增層線路結構、介電層、第二增層線路結構、至少一銅柱以及電容元件。介電層配置於第一增層線路結構上。第二增層線路結構配置於介電層上。第二增層線路結構與第一增層線路結構分別位於介電層的相對兩側。銅柱貫穿介電層且電性連接第二增層線路結構與第一增層線路結構。電容元件配置於第二增層線路結構內的電容元件設置區。
在本發明的一實施例中,上述的基板結構更包括玻璃基板以及離型層。玻璃基板配置於第一增層線路結構上,且介電層與玻璃基板分別位於第一增層線路結構的相對兩側。離型層配置於玻璃基板上,且離型層位於第一增層線路結構與玻璃基板之間。
在本發明的一實施例中,上述的第一增層線路結構包括第一圖案化線路層、第一介電層、第二圖案化線路層、第二介電層以及至少一第一導電通孔。其中,第一圖案化線路層、第一介電層、第二圖案化線路層、第二介電層依序疊置於離型層上。第一導電通孔貫穿第一介電層。第一圖案化線路層透過第一導電通孔與第二圖案化線路層電性連接。
在本發明的一實施例中,上述的第二增層線路結構包括第三圖案化線路層、第三介電層、第四圖案化線路層以及多個第二導電通孔。第三圖案化線路層配置於介電層上。第三介電層配置於第三圖案化線路層上。第四圖案化線路層配置於第三介電層上。第四圖案化線路層與第三圖案化線路層分別位於第三介電層的相對兩側。第二導電通孔貫穿第三介電層。第四圖案化線路層透過第二導電通孔與第三圖案化線路層電性連接。第四圖案化線路層透過第二導電通孔與電容元件電性連接。
在本發明的一實施例中,上述的電容元件設置於第四圖案化線路層與介電層之間。
在本發明的一實施例中,上述的基板結構更包括圖案化防焊層。圖案化防焊層配置於第二增層線路結構上。圖案化防焊層與介電層分別位於第二增層線路結構的相對兩側。
基於上述,在本發明的基板結構及其製作方法中,依序形成第一增層線路結構、銅柱、介電層、以及第二增層線路結構與電容元件。其中,第二增層線路結構與第一增層線路結構分別位於介電層的相對兩側。電容元件配置於第二增層線路結構內的電容元件設置區。銅柱貫穿介電層且電性連接第二增層線路結構與第一增層線路結構。藉此設計,使得本發明的基板結構及其製作方法,具有減化製程、減少成本以及提高產量的優勢。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1A至圖1I繪示為本發明一實施例的一種基板結構的製作方法的剖面示意圖。圖1J繪示為圖1I中區域A2的立體示意圖。
先請同時參照圖1A與圖1B,形成第一增層線路結構130。詳細來說,在本實施例中,先提供一玻璃基板110,並形成離型層120於玻璃基板110上。接著,依下列步驟形成第一增層線路結構130:形成第一圖案化線路層131(例如是以微影蝕刻的方式)於離型層120上,形成第一介電層132於第一圖案化線路層131上,對第一介電層132進行鑽孔(例如是以雷射的方式)以暴露出部分的第一圖案化線路層131,形成至少一第一導電通孔133(圖1B示意地繪示為2個)於暴露出的部分的第一圖案化線路層131上,形成第二圖案化線路層134(例如是以微影蝕刻的方式)於第一介電層132上,以及形成第二介電層135於第二圖案化線路層134上。其中,第一導電通孔133貫穿第一介電層132,並使得第一圖案化線路層131可透過第一導電通孔133與第二圖案化線路層134電性連接。此時,已製作完成第一增層線路結構130。在本實施例中,離型層120位於第一增層線路結構130與玻璃基板110之間。此處,第一介電層132與第二介電層135的材質例如是高分子材料或樹脂材料。
接著,請參照圖1C,形成至少一銅柱140、141(圖1C示意地繪示為2個)於第一增層線路結構130上。詳細來說,在本實施例中,例如是以雷射的方式,先對第二介電層135進行鑽孔,以暴露出部分的第二圖案化線路層134。再例如是以微影蝕刻的方式,形成至少一銅柱140於第一增層線路結構130所暴露出部分的第二圖案化線路層134上。此時,形成的銅柱140、141的高度可以相同或不同。
接著,請參照圖1D,形成介電層150於第一增層線路結構130上,並使介電層150包覆銅柱140、141。詳細來說,在本實施例中,形成介電層150於第一增層線路結構130上,使介電層150覆蓋第二介電層135,並使介電層150包覆銅柱140、141的側面或完全包覆銅柱140、141。然後,例如是以化學機械研磨的方式進行研磨,使銅柱140、141的上表面140a、141a暴露出來,並使銅柱140、141的上表面140a、141a與介電層150齊平。此時,介電層150與玻璃基板110分別位於第一增層線路結構130的相對兩側。此處,介電層150的材質例如是矽膠材料或樹指混合材料。
然後,請同時參照圖1E至圖1G,形成第二增層線路結構160與電容元件170於介電層150上。詳細來說,在本實施例中,先形成第三圖案化線路層161於介電層150上,使第三圖案化線路層161覆蓋銅柱140、141的上表面140a、141a,再使電容元件170透過黏著層180配置於介電層150上的電容元件設置區C。其中,電容元件170設置於第四圖案化線路層164與介電層150之間,且電容元件170與第三圖案化線路層161齊平。接著,請參照圖1F,圖1F繪示為圖1E中區域A1的放大圖,其中電容元件170包括第一電極171、第四介電層172以及第二電極173。第一電極171配置於介電層150上。第四介電層172配置於第一電極171上。第二電極173配置於第四介電層172上。第二電極173與第一電極171分別位於第四介電層172的相對兩側。此處,第四介電層172的材質例如是矽氧化物或其他絕緣樹指或金屬氧化物材料,較佳地,例如是氧化鋁。此處,黏著層180的材質例如是具有黏性之高分子材料或樹脂材料。
接著,請再參照圖1G,形成第三介電層162於第三圖案化線路層161上,且使第三介電層162覆蓋第三圖案化線路層161與電容元件170。然後,例如是以雷射的方式,對第三介電層162進行鑽孔,以暴露出部分的第三圖案化線路層161、第二電極173以及第一電極171。形成多個第二導電通孔163(圖1G示意地繪示為3個)於所暴露出部份的第三圖案化線路層161、第二電極173以及第一電極171上,並使第二導電通孔163貫穿第三介電層。形成第四圖案化線路層164於第三介電層162上。其中,第四圖案化線路層164與第三圖案化線路層161分別位於第三介電層162的相對兩側。第四圖案化線路層162透過第二導電通孔163電性連接至第三圖案化線路層。第四圖案化線路層162透過第二導電通孔163電性連接至電容元件170。此處,第三介電層162的材質例如是高分子材料或樹脂材料。此時,已製作完成第二增層線路結構160與電容元件170。
需要注意的是,雖然本實施例是利用黏著層180將已形成的電容元件170配置於介電層150上,但不以此為限。也就是說,在其他實施例中,也可利用半導體製程的方式在介電層150上製作一電容元件。
然後,請參照圖1H與圖1I,形成圖案化防焊層190於第二增層線路結構160上,並分離離型層120以及玻璃基板110,以形成基板結構100。詳細來說,在本實施例中,形成圖案化防焊層190於第二增層線路結構160上,使圖案化防焊層190與介電層150分別位於第二增層線路結構160的相對兩側。其中,圖案化防焊層190覆蓋第三介電層162,並暴露出部分的第四圖案化線路層164。接著,分離離型層120以及玻璃基板110,以製作完成基板結構100。
需要注意的是,在本實施例的基板結構100中,第二增層線路結構160與第一增層線路結構130分別位於介電層150的相對兩側。電容元件170配置於第二增層線路結構160內的電容元件設置區C。銅柱140、141貫穿介電層150。銅柱140、141電性連接第二增層線路結構160與第一增層線路結構130。
圖1I繪示為圖1H中區域A2的立體示意圖,並省略繪示第二介電層135。請再同時參照圖1H與圖1I,在本實施例中,由於第三圖案化線路層161、銅柱140、141以及第二圖案化線路層134可形成一電感元件200,使得本實施例的基板結構100可同時包括電感元件200以及電容元件170,其中電感元件200配置在介電層150中,且電容元件170配置在介電層150上。
基於上述,本實施例的基板結構100包括第一增層線路結構130、介電層150、第二增層線路結構160、至少一銅柱140、141以及電容元件170。介電層150配置於第一增層線路結構130上。第二增層線路結構配160置於介電層150上。第二增層線路結構160與第一增層線路結構130分別位於介電層150的相對兩側。銅柱140、141貫穿介電層150且電性連接第二增層線路結構160與第一增層線路結構130。電容元件170配置於第二增層線路結構160內的電容元件設置區C。
在此必須說明的是,下述實施例沿用前述實施例的元件標號與部份內容,其中採用相同的標號來表示相同或近似的元件,並且省略了相同技術內容的說明。關於省略部份的說明可參考前述實施例,下述實施例不再重複贅述。
圖2A至圖2F繪示為本發明另一實施例的一種基板結構的製作方法的剖面示意圖。請同時參照圖1A至圖1I以及圖2A至圖2F,本實施例的基板結構的製作方法與圖1A至圖1I中的基板結構的製作方法相似,惟二者主要差異之處在於:本實施例是利用半導體製程的方式在介電層150上製作出一電容元件170a。
詳細來說,在本實施例的基板結構的製作方法中,先依據圖1A至圖1D的步驟製作出第一增層線路結構130、銅柱140、141以及介電層150。
接著,請參照圖2A至圖2E製作出電容元件170a。圖2E繪示為圖2D中區域A3的放大圖。在本實施例中,在形成第三圖案化線路層161時,同時形成第一電極171於介電層150上,並使第一電極171設置於電容元件設置區C中。接著,例如是以化學氣相層積法,形成第四介電層172於第一電極171上,並使第四介電層172覆蓋第三圖案化線路層161、介電層150以及第一電極171。然後,例如是以濺鍍的方式,依序形成鈦層173a1以及銅層173a2於第四介電層172上。然後,移除部份的鈦層173a1、銅層173a2以及第四介電層172,以形成電容元件170a。其中,鈦層173a1與銅層173a2可作為電容元件170a的第一電極173a。銅層173a2與第四介電層172分別位於鈦層173a1的相對兩側。
最後,再依據圖1G至圖1I的步驟製作出第二增層線路結構160、圖案化防焊層190,並分離離型層120以及玻璃基板110,以製作完成本實施例的基板結構100a,如圖2F所示。
綜上所述,在本發明的基板結構及其製作方法中,依序形成第一增層線路結構、銅柱、介電層、以及第二增層線路結構與電容元件。其中,第二增層線路結構與第一增層線路結構分別位於介電層的相對兩側。電容元件配置於第二增層線路結構內的電容元件設置區。銅柱貫穿介電層且電性連接第二增層線路結構與第一增層線路結構。藉此設計,使得本實施例的基板結構可同時包括電感元件以及電容元件,其中電感元件配置在介電層中,且電容元件配置在介電層上。因此,相較於習知將電感元件的導電通孔做在玻璃基板中,本發明的基板結構及其製作方法,具有減化製程、減少成本以及提高產量的優勢。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100a‧‧‧基板結構110‧‧‧玻璃基板120‧‧‧離型層130‧‧‧第一增層線路結構131‧‧‧第一圖案化線路層132‧‧‧第一介電層133‧‧‧第一導電通孔134‧‧‧第二圖案化線路層135‧‧‧第二介電層140、141‧‧‧銅柱140a、141a‧‧‧上表面150‧‧‧介電層160‧‧‧第二增層線路結構161‧‧‧第三圖案化線路層162‧‧‧第三介電層163‧‧‧第二導電通孔164‧‧‧第四圖案化線路層170、170a‧‧‧電容元件171‧‧‧第一電極172‧‧‧第四介電層173、173a‧‧‧第二電極173a1‧‧‧鈦層173a2‧‧‧銅層180‧‧‧黏著層190‧‧‧圖案化防焊層A1、A2、A3‧‧‧區域C‧‧‧電容元件設置區
圖1A至圖1H繪示為本發明一實施例的一種基板結構的製作方法的剖面示意圖。 圖1I繪示為圖1H中區域A2的立體示意圖。 圖2A至圖2F繪示為本發明另一實施例的一種基板結構的製作方法的剖面示意圖。
100‧‧‧基板結構
130‧‧‧第一增層線路結構
131‧‧‧第一圖案化線路層
132‧‧‧第一介電層
133‧‧‧第一導電通孔
134‧‧‧第二圖案化線路層
135‧‧‧第二介電層
140、141‧‧‧銅柱
140a、141a‧‧‧上表面
150‧‧‧介電層
160‧‧‧第二增層線路結構
161‧‧‧第三圖案化線路層
162‧‧‧第三介電層
163‧‧‧第二導電通孔
164‧‧‧第四圖案化線路層
170‧‧‧電容元件
190‧‧‧圖案化防焊層
A1、A2‧‧‧區域
C‧‧‧電容元件設置區
Claims (20)
- 一種基板結構的製作方法,包括: 形成一第一增層線路結構; 形成至少一銅柱於該第一增層線路結構上; 形成一介電層於該第一增層線路結構上,且該介電層包覆該至少一銅柱;以及 形成一第二增層線路結構與一電容元件於該介電層上,其中該第二增層線路結構與該第一增層線路結構分別位於該介電層的相對兩側,該電容元件配置於該第二增層線路結構內的一電容元件設置區,該至少一銅柱貫穿該介電層且電性連接該第二增層線路結構與該第一增層線路結構。
- 如申請專利範圍第1項所述的基板結構的製作方法,在形成該第一增層線路結構之前,更包括: 提供一玻璃基板;以及 形成一離型層於該玻璃基板上,其中該玻璃基板與該介電層分別位於該第一增層線路結構的相對兩側,且該離型層位於該第一增層線路結構與該玻璃基板之間。
- 如申請專利範圍第2項所述的基板結構的製作方法,其中形成該第一增層線路結構的步驟包括: 形成一第一圖案化線路層於該離型層上; 形成一第一介電層於該第一圖案化線路層上; 形成至少一第一導電通孔於該第一圖案化線路層上,且貫穿該第一介電層; 形成一第二圖案化線路層於該第一介電層上;以及 形成一第二介電層於該第二圖案化線路層上,其中該第一圖案化線路層透過該至少一第一導電通孔與該第二圖案化線路層電性連接。
- 如申請專利範圍第3項所述的基板結構的製作方法,其中該至少一銅柱貫穿該第一增層線路結構的該第二介電層,且與該第二圖案化線路層電性連接。
- 如申請專利範圍第2項所述的基板結構的製作方法,在形成該第二增層線路結構與該電容元件於該介電層上之後,更包括: 形成一圖案化防焊層於該第二增層線路結構上,其中該圖案化防焊層與該介電層分別位於該第二增層線路結構的相對兩側;以及 分離該離型層以及該玻璃基板,以形成該基板結構。
- 如申請專利範圍第1項所述的基板結構的製作方法,其中形成該第二增層線路結構與該電容元件於該介電層上的步驟包括: 形成一第三圖案化線路層於該介電層上; 配置該電容元件於該介電層上的該電容元件設置區; 形成一第三介電層於該第三圖案化線路層上,且使該第三介電層覆蓋該第三圖案化線路層與該電容元件; 形成多個第二導電通孔於該第三圖案化線路層上,且該些第二導電通孔貫穿該第三介電層;以及 形成一第四圖案化線路層於該第三介電層上,其中該第四圖案化線路層與該第三圖案化線路層分別位於該第三介電層的相對兩側,該第四圖案化線路層透過該些第二導電通孔電性連接至該第三圖案化線路層,且該第四圖案化線路層透過該些第二導電通孔電性連接至該電容元件。
- 如申請專利範圍第6項所述的基板結構的製作方法,其中該電容元件設置於該第四圖案化線路層與該介電層之間。
- 如申請專利範圍第6項所述的基板結構的製作方法,其中形成該電容元件的步驟包括: 在形成該第三圖案化線路層時,同時形成一第一電極於該介電層上,且該第一電極設置於該電容元件設置區, 形成一第四介電層於該第一電極上; 形成一第二電極於該電容元件設置區的該第四介電層上;以及 移除部份的該第二電極以及該第四介電層。
- 如申請專利範圍第8項所述的基板結構的製作方法,其中該第二電極包括一鈦層以及一銅層,且該銅層與該第四介電層分別位於該鈦層的相對兩側。
- 如申請專利範圍第1項所述的基板結構的製作方法,其中該電容元件包括: 一第一電極,配置於該介電層上; 一第四介電層,配置於該第一電極上;以及 一第二電極,配置於該第四介電層上,且該第二電極與該第一電極分別位於該第四介電層的相對兩側。
- 如申請專利範圍第1項所述的基板結構的製作方法,更包括: 形成一黏著層,並使該電容元件透過該黏著層配置於該介電層上的該電容元件設置區。
- 一種基板結構,包括: 一第一增層線路結構; 一介電層,配置於該第一增層線路結構上; 一第二增層線路結構,配置於該介電層上,且該第二增層線路結構與該第一增層線路結構分別位於該介電層的相對兩側; 至少一銅柱,貫穿該介電層,且電性連接該第二增層線路結構與該第一增層線路結構;以及 一電容元件,配置於該第二增層線路結構內的一電容元件設置區。
- 如申請專利範圍第12項所述的基板結構,更包括: 一玻璃基板,配置於該第一增層線路結構上,且該介電層與該玻璃基板分別位於該第一增層線路結構的相對兩側;以及 一離型層,配置於該玻璃基板上,且該離型層位於該第一增層線路結構與該玻璃基板之間。
- 如申請專利範圍第13項所述的基板結構,其中該第一增層線路結構包括:一第一圖案化線路層、一第一介電層、一第二圖案化線路層、一第二介電層以及至少一第一導電通孔,其中該第一圖案化線路層、該第一介電層、該第二圖案化線路層、該第二介電層依序疊置於該離型層上,該至少一第一導電通孔貫穿該第一介電層,且該第一圖案化線路層透過該至少一第一導電通孔與該第二圖案化線路層電性連接。
- 如申請專利範圍第14項所述的基板結構,其中該至少一銅柱貫穿該第一增層線路結構的該第二介電層,且與該第二圖案化線路層電性連接。
- 如申請專利範圍第12項所述的基板結構,其中該第二增層線路結構包括: 一第三圖案化線路層,配置於該介電層上; 一第三介電層,配置於該第三圖案化線路層上; 一第四圖案化線路層,配置於該第三介電層上,且該第四圖案化線路層與該第三圖案化線路層分別位於該第三介電層的相對兩側;以及 多個第二導電通孔,貫穿該第三介電層,其中該第四圖案化線路層透過該些第二導電通孔與該第三圖案化線路層電性連接,且該第四圖案化線路層透過該些第二導電通孔與該電容元件電性連接。
- 如申請專利範圍第16項所述的基板結構,其中該電容元件設置於該第四圖案化線路層與該介電層之間。
- 如申請專利範圍第12項所述的基板結構,其中該電容元件包括: 一第一電極,配置於該介電層上; 一第四介電層,配置於該第一電極上;以及 一第二電極,配置於該第四介電層上,且該第二電極與該第一電極分別位於該第四介電層的相對兩側。
- 如申請專利範圍第12項所述的基板結構,更包括: 一圖案化防焊層,配置於該第二增層線路結構上,且該圖案化防焊層與該介電層分別位於該第二增層線路結構的相對兩側。
- 如申請專利範圍第12項所述的基板結構,更包括: 一黏著層,使該電容元件透過該黏著層配置於該介電層上的該電容元件設置區。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW107130092A TWI663633B (zh) | 2018-08-29 | 2018-08-29 | 基板結構及其製作方法 |
US16/159,726 US10700161B2 (en) | 2018-08-29 | 2018-10-15 | Substrate structure and manufacturing method thereof |
US16/874,691 US10950687B2 (en) | 2018-08-29 | 2020-05-15 | Manufacturing method of substrate structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW107130092A TWI663633B (zh) | 2018-08-29 | 2018-08-29 | 基板結構及其製作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI663633B TWI663633B (zh) | 2019-06-21 |
TW202009983A true TW202009983A (zh) | 2020-03-01 |
Family
ID=67764267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW107130092A TWI663633B (zh) | 2018-08-29 | 2018-08-29 | 基板結構及其製作方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US10700161B2 (zh) |
TW (1) | TWI663633B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI789151B (zh) * | 2021-12-09 | 2023-01-01 | 恆勁科技股份有限公司 | 電子封裝件及其製法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7027289B2 (en) * | 2004-03-25 | 2006-04-11 | Intel Corporation | Extended thin film capacitor (TFC) |
US9331057B2 (en) * | 2007-10-26 | 2016-05-03 | Infineon Technologies Ag | Semiconductor device |
US8164158B2 (en) * | 2009-09-11 | 2012-04-24 | Stats Chippac, Ltd. | Semiconductor device and method of forming integrated passive device |
US20150035162A1 (en) * | 2013-08-02 | 2015-02-05 | Qualcomm Incorporated | Inductive device that includes conductive via and metal layer |
US9978729B2 (en) * | 2015-03-06 | 2018-05-22 | Mediatek Inc. | Semiconductor package assembly |
US9837352B2 (en) * | 2015-10-07 | 2017-12-05 | Advanced Semiconductor Engineering, Inc. | Semiconductor device and method for manufacturing the same |
US9852957B2 (en) * | 2016-05-27 | 2017-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Testing, manufacturing, and packaging methods for semiconductor devices |
US9922964B1 (en) * | 2016-09-19 | 2018-03-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure with dummy die |
JP6354016B1 (ja) * | 2016-12-28 | 2018-07-11 | 株式会社野田スクリーン | 薄膜キャパシタ、および半導体装置 |
-
2018
- 2018-08-29 TW TW107130092A patent/TWI663633B/zh active
- 2018-10-15 US US16/159,726 patent/US10700161B2/en active Active
-
2020
- 2020-05-15 US US16/874,691 patent/US10950687B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US10700161B2 (en) | 2020-06-30 |
TWI663633B (zh) | 2019-06-21 |
US10950687B2 (en) | 2021-03-16 |
US20200273948A1 (en) | 2020-08-27 |
US20200075711A1 (en) | 2020-03-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20220028602A1 (en) | Inductor component | |
JP2019106429A (ja) | ガラス配線基板、その製造方法及び半導体装置 | |
JP4450071B2 (ja) | 電子部品 | |
TW200414835A (en) | Integrated storage plate with embedded passive components and method for fabricating electronic device with the plate | |
KR20220116560A (ko) | 박막 캐패시터 및 이것을 구비하는 전자 회로 기판 | |
WO2017134761A1 (ja) | キャパシタ内蔵多層配線基板及びその製造方法 | |
US20120028459A1 (en) | Manufacturing process of circuit substrate | |
TWI663633B (zh) | 基板結構及其製作方法 | |
TWI643534B (zh) | 線路板結構及其製作方法 | |
CN110087392B (zh) | 线路板结构及其制作方法 | |
TWI669997B (zh) | 線路板結構及其製作方法 | |
US20220022317A1 (en) | Embedded component structure and manufacturing method thereof | |
CN110890316B (zh) | 基板结构及其制作方法 | |
US20070293014A1 (en) | Method for forming metal-insulator-metal capacitor of semiconductor device | |
CN108550531B (zh) | 封装基板的制造方法 | |
JP2006196811A (ja) | コンデンサおよびそれを用いた複合部品 | |
KR100641536B1 (ko) | 높은 정전용량을 갖는 금속-절연체-금속 커패시터의 제조방법 | |
TWI260189B (en) | Method of fabricating a device-containing substrate | |
TW201413887A (zh) | 封裝基板與封裝結構之製法 | |
CN113963935A (zh) | 一种电感结构及其制作方法 | |
CN108682630B (zh) | 封装基板的制造方法 | |
JP2002217373A (ja) | 半導体装置の製造方法及びその製造方法を用いて製造された半導体装置 | |
US10720338B1 (en) | Low temperature cofired ceramic substrates and fabrication techniques for the same | |
KR100900671B1 (ko) | 다층 배선 기판에 사용되는 도전성 비아 형성 방법 | |
JP2005535146A (ja) | 高周波技術に使用可能な導体構造を作製する方法 |