KR20120090745A - 공간 효율적 커패시터들을 구비한 집적 회로 및 그 제조 방법 - Google Patents

공간 효율적 커패시터들을 구비한 집적 회로 및 그 제조 방법 Download PDF

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Abstract

공간 효율적 커패시터를 구비한 집적 회로 및 그 제조 방법이 제공된다. 유전체층이 반도체 기판 위의 전도성 피처 위에 형성된다. 비아 개구가 상기 유전체층에 형성되어 상기 전도성 피처의 일부를 노출한다. 부분 개구가 상기 유전체층에 식각되고 상기 전도성 피쳐 위에 위치된다. 식각 방지 입자들은 상기 유전체층 위에 그리고 상기 부분 개구 내에 증착된다. 유전체층은 식각 마스크로서 식각 방지 입자들을 사용하여 더 식각되어 부분 개구를 연장한다. 제1 도전성층이 상기 연장된 부분 개구 위에 형성되고 상기 전도성 피쳐에 전기적으로 접촉한다. 커패시터 절연층이 제1 전도성 층 위에 형성된다. 제2 전도성 층은 상기 절연층 위에 형성된다.

Description

공간 효율적 커패시터들을 구비한 집적 회로 및 그 제조 방법{INTEGRATED CIRCUITS HAVING PLACE-EFFICIENT CAPACITORS AND METHODS FOR FABRICATION THE SAME}
본 발명은 일반적으로 집적 회로 및 집적 회로를 제조하는 방법에 관한 것이며, 보다 구체적으로는 공간 효율적 커패시터들(place-efficient capacitors)을 지닌 집적 회로들 및 그 제조 방법에 관한 것이다.
프론트 엔드 라인(front end-of-the line) 공정 동안, 복수의 반도체 디바이스들(예를 들어, 트랜지스터, 레지스터, 등)이 반도체 웨이퍼 위에 형성된다. 백 엔드 라인(back end-of-the line; BEOL) 공정 동안, 복수의 반도체 디바이스들이 상호연결되어 웨이퍼 위에 복수의 집적 회로들을 형성하고, 상기 집적 회로들은 후속적으로 웨이퍼 다이싱 중에 개별 다이로 분리된다. 반도체 디바이스들의 상호연결은 복수의 BEOL 층들의 형성을 통해 달성되며, 상기 BEOL 층들은, 부분적으로, 다수의 금속화 층들 및 다수의 층간 유전체 층들(ILD(interlayer dielectric))을 포함한다.
커패시터들은 다양한 기능들을 구현하기 위하여 많은 전기 및 전자 디바이스들에서 사용된다. 커패시터들은 백 엔드 라인(BEOL) 공정의 일부로서 제조될 수 있다. BEOL은 제1 금속화 층이 반도체 웨이퍼 상에 증착될 때 시작된다. 백 엔드 커패시터들은 일반적으로 큰 칩 영역을 필요로 하며 종종 트랜지스터들이 형성될 수 있는 유효한 칩 영역을 차지하기위해 서로 경쟁한다.
집적 회로 상의 커패시터 등과 같은 반도체 디바이스들의 집적 밀도(integration density)에 대한 지속적인 관심이 있어왔다. DRAM 저장 커패시터들을 포함하는 커패시터들을 위해서는 높은 커패시턴스가 바람직하다. "커패시턴스"는 전하(electric charge)를 저장하기 위한 디바이스의 용량(capacity)을 지칭한다. 커패시턴스를 증가시키기 위한 한가지 기법은 커패시터 전극들의 영역을 증가시키는 것이다. 커패시턴스는 전극들의 표면 영역에 직접적으로 비례한다. 그러나, 이러한 기법은 결과적으로 집적 회로 상에서 커패시터에 의해 점유되는 실제 영역이 증가되게하거나 칩(집적 회로)의 사이즈를 증가시킨다. 이러한 두가지 선택사항들은 모두 바람직하지 않은 것이다. 커패시터에 의해 점유되는 실제 영역이 증가하는 것은 다른 반도체 디바이스들이 사용되지 못하게 하고, 칩 사이즈의 증가는 집적 밀도에 대한 관심을 저하시킨다.
따라서, 단위 면적당 증가된 커패시턴스를 가지는 커패시터를 구비한 집적 회로 및 그 제조 방법을 제공하는 것이 요구된다. 또한, 집적 회로의 주어진 영역 위에 집적된 반도체 디바이스들의 수를 증가시킬 수 있게 하기 위하여 더 큰 칩 공간을 점유하거나 집적 회로의 사이즈를 증가시킴이 없이, 커패시터의 커패시턴스를 증가시키는 것이 바람직하다. 또한, 본 발명의 다른 바람직한 피쳐들 및 특성들은, 본 발명의 배경기술 및 첨부의 도면과 함께, 본 발명의 상세한 설명 및 첨부된 청구항들로부터 자명해질 것이다.
공간 효율적 커패시터들을 가진 집적 회로를 제조하기 위한 방법이 제공된다. 일 예시적인 실시예에 따르면, 본 방법은 반도체 기판 위의 전도성 피처 위에 유전체층을 형성하는 단계를 포함한다. 비아 개구가 상기 유전체층에 형성되어 전도성 피쳐의 일부를 노출한다. 부분 개구(partial opening)가 유전체층에 식각되고 전도성 피처 위에 배치된다. 식각 방지 입자들(etch resistant particles)이 유전체층 위에 그리고 상기 부분 개구 내에 증착된다. 유전체층은 식각 마스크로서 식각 방지 입자들을 사용하여 더 식각되어 부분 개구를 연장한다. 제1 전도성층이 상기 연장된 부분 개구 위에 형성되고 전도성 피쳐와 전기적으로 접촉한다. 전도성 절연층이 제1 전도성 층 위에 형성된다. 제2 전도성층이 상기 절연층 위에 형성된다.
공간 효율적 커패시터들을 구비한 집적 회로를 제작하는 방법은 본 발명의 또 다른 예시적인 실시예에 따라 제공된다. 본 방법은 반도체 기판 위의 전도성 피쳐들 위에 유전층을 형성하는 것을 포함한다. 비아 개구가 유전체층 내에 형성되어 전도성 피쳐의 일부를 노출한다. 비아 개구는 유기 평탄화층(OPL; organic planarization layer) 물질로 충전된다. 유전체층은 식각되어 전도성 피쳐 위에 위치된 부분 개구를 형성한다. 식각 방지 입자들이 상기 부분 개구 내의 유전체 층 위에 증착된다. 유전체 층은 상기 식각 방지 입자들 주위에서 더 식각되어 부분 개구를 연장하여 연장된 부분 개구를 형성한다. 비아 내부의 식각 방지 입자들 및 OPL 물질이 제거된다. 비아 개구 및 연장된 부분 개구 내에, 예를 들어, 금속 라이너로부터 하부 커패시터 전극이 형성된다. 커패시터 절연층이 금속 라이너 위에 형성된다. 비아 개구 및 연장된 부분 개구를 금속 충전재로 충전하여 상부 커패시터 전극이 형성된다.
본 발명의 또 다른 예시적인 실시예에 따라 공간 효율적 커패시터를 구비한 집적 회로들이 제공된다. 상기 집적 회로는, 반도체 기판 상의 패턴된 유전층에 형성된 비아 개구 및 연장된 부분 개구의 내부 표면 영역(inner surface area)을 포함하는 표면 영역을 가진 하부 커패시터 전극을 포함한다. 커패시터 절연층이 상기 하부 커패시터 전극 위에 놓인다. 상부 커패시터 전극 금속 충전재는 상기 연장된 부분 개구 및 비아 개구를 충전하고, 상기 연장된 부분 개구 및 비아 개구의 내부 표면 영역을 포함하는 표면 영역을 가진다.
이하에서는 본 발명이 하기의 도면들과 함께 설명될 것이며, 도면들에서 유사한 도면부호들은 유사한 구성요소들을 표시하는 것이다.
도 1은 본 발명의 예시적인 실시예들에 따라, 집적 회로를 제조하는 방법의 흐름도이다.
도 2는 예시적인 초기 집적 회로 부분의 단면을 도시한다.
도 3 내지 14는, 집적 회로 제조 공정의 백 엔드 라인 단계에서 공간 효율적 커패시터를 형성하는 다양한 단계들을 거쳐 완성되는 초기 집적 회로의 단면도를 도시한다.
본 발명에 대한 하기의 상세한 설명은 단지 예시적인 성질의 것이고, 본 발명 또는 본 발명의 응용 및 사용을 제약하려 의도된 것이 아니다. 또한, 상술한 본 발명의 배경 기술 또는 하기의 본 발명의 상세한 설명에서 제시되는 어떠한 이론도 본 발명을 제약하려 의도된 것은 아니다.
다양한 실시예들은 공간 효율적 커패시터들을 구비한 집적 회로들 및 이것의 제작 방법에 관한 것이다. 여기에서, 그리고 앞에서 기술한 바와 같이, "공간 효율적 커패시터들(place-efficient capacitors)"은 단위 면적당 증가된 커패시턴스를 가지는 커패시터들이다. 식각 방지 입자들이 패터닝 에이전트로서 사용되어, 집적 회로의 유전체 층에 다공성(porosity)이 생기게 하여 커패시터 전극들 사이의 유효 영역을 증가시키고, 그럼으로써 집적 회로의 사이즈를 증가시키거나 집적 회로 상의 더 큰 영역을 커패시터가 점유하게함이 없이 커패시터 커패시턴스를 증가시킨다. 공간 효율적 커패시터는 다른 반도체 디바이스들을 위한 집적 회로의 유효 공간을 해소시켜, 집적 회로 제조의 경제성을 향상시킨다.
이제 도 1을 참조하여, 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법(10)이, 집적 회로(12)를 제공하는 것(단계(20))에 의해 시작된다. 초기 집적 회로는 본 기술분야에서 잘 알려진 표준 반도체 공정을 사용하여 제작된다. 도 2는 반도체 기판(14), 상기 반도체 기판 위의 유전체 층(16)(유전체층(16)은 층간 유전체(ILD))이다), 상기 유전체층 내에 형성된 적어도 하나의 전도성 피쳐(18)(상기 유전체층은 상기 전도성 피쳐 위에 놓임), 및 이하에서 기술될 것과 같은 목적으로 유전체층 상면 위에 놓이는 제1 포토레지스트층(22)을 포함하는 예시적인 초기 집적 회로를 도시한다. 유전체층은 본 기술 분야에서 잘 알려져 있는 것과 같은 유전체 물질들로 형성된다. 설명의 편이를 위하여, 유전체 층 및 제1 포토레지스트층이 각각 단일 층으로서 도시되나, 추가적인 유전체 층 및/또는 포토레지스트 층, 그리고 예를 들어, 반사 방지 코팅(ARC) 층, 유기 평탄화 층(OPL) 등과 같은 다른 층들(도시되지 않음)이 존재할 수 있다는것이 이해되어야 한다. 반도체 기판은 단결정 실리콘, 다결정 실리콘, 실리콘-게르마늄 또는 이와 유사한 것을 포함하는 반도체 물질로 제작될 수 있으며, 절연층, 확산 장벽층들, 전도성 층들 뿐만아니라 트랜지스터, 커패시터, 레지스터 등(도시되지 않음)과 같은 하나 이상의 반도체 디바이스들을 포함하는 회로 및 다른 구조들을 포함할 수 있다. 간결성을 위하여, 반도체 기판은 후속적인 도면들에서는 도시되지 않을 것이다. 전도성 피쳐는 구리, 텅스텐, 알루미늄, 은, 금, 또는 다른 전도성 물질 등과 같은 금속으로부터 형성될 수 있다. 전도성 피쳐는 다른 금속 라인들, 비아들, 컨택 플러그들, 또는 MOS 디바이스들의 실리사이드 영역들과 같은 다른 하부에 놓인 피쳐들(도시되지 않음)에 연결될 수 있다.
도 3 및 4를 참조로, 알려진 리쏘그래피 공정들을 사용하여, 제1 포토레지스트층(22)이 형성되고 유전체층 내의 상호연결 구조(예를 들어, 비아)를 위한 제1 개구(24)를 위해 패터닝된다. 비아 개구(26)는 공간 효율적 커패시터(48)(도 14)가 형성될 유전체층 내에 형성되어 전도성 피쳐를 노출한다. 비아 개구는, 예를 들어, 반응성 이온 식각(RIE)과 같은 식각 공정을 사용하여 유전체층을 식각함으로써 형성된다. 비아 개구의 식각을 용이하게 하기 위하여 식각 정지층(도시되지 않음)이 사용될 수 있다. 도 4를 더 참조하면, 제1 포토레지스트층이 제거되고 기판이 다시 세정(re-cleaned)된다.
이제 도 5 내지 7을 참조로, 비아 개구(26)를 충전하는 것을 포함하여 유기 평탄화층(OPL)(28)이 유전체층 위에 형성된다. OPL 층은 유기 평탄화층의 상면 위에 형성될 제2 포토레지스트층(32)을 위하여 집적 회로의 상면을 평탄화한다. 알려진 리쏘그래피 공정을 사용하여, 제2 포토레지스트 및 OPL 층(도 6)에 제2 개구(34)가 형성되고 패터닝되어, 비아 개구 상부의 OPL 물질을 제거한다. OPL 층은 알려진 OPL 물질들로 형성될 수 있다.
구체적으로 도 7을 참조하여, 부분 개구(예를 들어, 트렌치)(36)가 유전체층에 식각되고 전도성 피쳐 위에 위치된다(도 1의 단계(25)). 유전체층(16)은 부분적으로 식각되고 유전체 층의 상면 바로 아래에서 정지되어 부분 개구(36)를 형성한다. 부분 개구는 비아 개구의 상부에 형성되며 상부를 횡단된다. 부분 개구가 형성되며, 여기서, 이하에서 설명될 바와 같이, 후속적으로 형성된 제1 전도성층이 바닥 커패시터 전극으로서 기능한다. 부분 개구는 예를 들어, C4F6/Ar/O2 식각 화학제를 사용하여 이방성으로 식각된다.
이제 도 8을 참조하여, 제2 포토레지스트층(32) 및 부분 개구 내의 유전체층 위에 식각 방지 입자들(38)을 증착함으로써 방법(10)이 계속된다(도 1의 단계(30)). 식각 방지 입자들은, 이하에서 설명될 바와 같이, 아래에 놓인 유전체 물질이 식각될 위치들에 대응하는 부분 개구 내의 유전체 층의 노출 상면 위에 공간을 남겨놓는 불연속 식각 방지 마스크(즉, 다공성 마스크(porosity mask))로서 기능한다. 모든 다른 영역들에서, 식각 방지 입자들은 물리적으로 식각제를 블로킹한다. 본 명세서에서, 용어 "식각 방지 입자들"은 식각 방지 다공성 층(etch-resistant porous layer) 또는 분포된 입자들(distributed particles)을 지칭한다. 식각 방지 다공성 층은 다공성 폴리머 층(예를 들어, 본 방법들에 의해 유도된 열린 기공률(open porosity)을 지닌 OPL 유사 물질들(OPL-like materials))일 수 있다. 분포된 입자들은 예를 들어, 백금(Pt), 금(Au), 탄소(C),또는 그것들의 조합들과 같은 유기 또는 무기 입자들일 수 있다. 무기 및 유기 입자들은 자기 조립(self-assembling)될 수 있다. 유기 또는 무기 입자들은 약 2nm 내지 약 150 nm, 바람직하게는 약 5 내지 약 70 nm의 사이즈 범위를 가진다. 유기 및 무기 입자들은 상기 입자들을 실질적으로 영역의 약 20% 내지 약 60%에 걸쳐 실질적으로 동일하게 분포시키는 방식으로 증착된다. 본 명세서에서 "분포(distribution)"은 퍼져있는(spreading out) 또는 산재한(scattering)의 의미이다. 다공성 층의 공극들(pores)이 유사하게 분포된다.
도 9 및 10을 참조하여, 방법(10)은 식각 마스크로서 식각 방지 입자들 및 제2 포토레지스트층을 사용하여 유전체 층을 더 식각하여 부분 개구를 유전체 층(16) 내부로 더 깊게 연장되게 하여 연장된 부분 개구(52)를 형성함으로써 계속된다(도 1의 단계(40)). 식각 마스크로서 식각 방지 입자들을 사용하여 유전체 층을 식각함으로써, 증가된 표면 영역의 불규칙한 표면이 생성된다. 연장된 부분 개구(52)는, 도시된 바와 같이, 비아 개구(26)에 의해 분리되는 적어도 제1 및 제2 부분들(54, 56)을 포함한다. 물론, 증착된 식각 방지 입자들의 밀도에 따라, 부분들(54, 56)과 유사한 다른 부분들이 생성되어 식각 패턴을 형성할 수 있다. 식각 방지 입자들은 보통의(normal) 포토리쏘그래피의 해상도 제약(resolution limit)보다 작을 수 있고 결과적으로 통상적인 포토리쏘그래피에 의해 얻어질 수 있는 해상도보다 큰 해상도를 가진 식각 패턴을 생성한다. 식각 방지 입자들 주위를 식각하는 것이 습식 식각제(wet etchant)를 사용하여 수행되어, 부분 개구를 연장하고 그것의 영역을 증가시켜, 상기 증가된 영역이 연장된 부분 개구를 형성하고, 그럼으로써 이하에서 기술될 것과 같이 유효 금속화 영역이 증가된다. 비아 개구 내의 OPL 층을 위한 물질은 유전체층을 식각하기 위하여 선택된 식각제에 대한 실질적으로 식각 방지 특성이 있는 물질이 되도록 선택된다. 추가적인 식각 단계의 완료 후, 집적 회로는 도 9에 도시된 것과 같이 된다. 식각 방지 입자들 아래의(즉, 식각 방지 입자들 그늘 하의) 영역들은 식각되지 않거나 또는 덜 강하게(less intensively) 식각된다. 유전체 층은 식각 방지 입자들 주위에서 식각되어 유전체 층의 표면에 공극(porosity)이 생성되며, 집적 회로 상에 더 많은 공간을 점유함이 없이 유효 커패시터 면적이 증가된다. 식각 패턴은 도 9에 도시된 것과 같이 이상적인 패턴이거나, 또는 무질서한 패턴일 수 있다.
추가적인 식각 단계가 완료된 후, 식각 방지 입자들, 나머지 제2 포토레지스트층, 및 비아 개구 내에 포함된 OPL층이 제거되어, 도 10에 도시된 것과 같이 증가된 표면 영역을 가진 거칠어진(roughen) 패턴 유전체층(42)를 남긴다. 앞에서 언급된 바와 같이, 패턴 유전체층은 증가된 다공성 및 거칠기를 가지므로 연장된 부분 개구(52) 및 비아 개구 내에 먼저 식각된(pre-etched) 유전체 층보다 증가된 활성 영역을 가지게 된다.
이제 도 11을 참조하면, 연장된 부분 개구(52) 및 비아 개구(26) 내에 포함된 유전체층을 덮는 제1 전도성층(44)을 형성하고 전도성 피쳐(18)를 접촉시키는 것에 의해 방법(10)이 계속된다(도 1의 단계(50)). 제1 전도성 층은 확산 장벽층일 수 있다. 제1 전도성 층은 동시에 부분 개구 및 비아 개구를 위한 금속 라이너로서 기능하며 하부 커패시터 전극(58)을 구성할 것이다(도 14 참조). 금속 라이너는 약 5nm 내지 약 20nm의 두께를 가지며, 예를 들어, 티타늄, 타티늄-니트라이드 등과 같은 전도성 물질로 형성된다. 하부 커패시터 전극의 표면 영역은 연장된 부분 개구의 불규칙한 표면 영역과 비아 개구의 내부 표면 영역을 포함한다.
도 12를 참조하면, 방법 10은 연장된 부분 개구 및 비아 개구(도 1의 단계(60)) 내부를 포함하는 제1 전도성층(44) 위에 커패시터 절연층(46)을 형성하는 단계(도 1의 단계(60))로 계속된다. 커패시터 절연층은 본 기술분야에서 알려져 있는 것과 같은 절연체들로부터 형성된다. 하기에서 기술될 바와 같이, 공간 효율적 커패시터(48)(도 14)는 커패시터 절연층으로 분리된 하부 커패시터 전극과 상부 커패시터 전극을 포함한다.
도 13 및 14를 참조하여, 방법(10)은, 연장된 부분 개구 및 비아 개구를 충전하는 것을 포함하여 커패시터 절연층(46) 위에 제2 전도성층(49)을 형성하는 것으로 계속된다(도 1의 단계(70)). 제2 전도성층은, 예를 들어, 구리, 텅스텐, 알루미늄, 은, 금, 등과 같은 금속 충전재로 형성된 금속층이다. 설명의 편이를 위하여, 제2 전도성층(49)은 단일 층으로 도시되나, 복수의 단계들로 형성될 수 있는 추가적인 금속 층들이 존재할 수 있음이 이해될 것이다. 연장된 부분 개구 및 비아 개구 내의 금속 충전재는 커패시터의 상부 플레이트를 형성한다(즉, 상부 커패시터 전극(62)). 과도 금속(excess metal)이, 예를 들어, 당업자에게 잘 알려진 화학 기계적 평탄화(CMP) 공정에 의해 제거되어, 공간 효율적 커패시터(48)의 상부 커패시터 전극을 형성하는 금속 오버필(overfill)을 제거한다(도 14). 식각 방지 입자들의 사용에 의해 부분 개구의 표면 영역이 증가됨에 따라, 연장된 부분 개구 내의 금속화 영역이 증가되며, 그럼으로써 하부 및 상부 커패시터 전극들의 표면 영역을 증가시키고 커패시터 커패시턴스를 증가시킨다. 상부 커패시터 전극의 표면 영역은 연장된 부분 개구 및 비아 개구의 내부 표면 영역을 포함한다. 공간 효율적 커패시터를 구비한 집적 회로는 복수 레벨 금속화 패키지 내 집적될 수 있다. 그후, 집적 회로의 제조 및 패키징을 완료하기 위하여 표준 공정들이 사용될 수 있다.
상술한 내용으로 부터, 예시적인 실시예들에 따라 제조된 공간 효율적 커패시터를 구비한 집적 회로는, 집적 회로 상의 단위 영역당 현저하게 더 높은 커패시터를 달성한다는 것이 이해될 것이다. 커패시터 전극들 사이의 유효 영역이 증가되며, 칩 영역의 보다 효율적인 사용이 가능해지고, 이는 고밀도 DRAM 어레이들에 특히 유용하다. 커패시터 전극들 사이의 유전층의 표면 영역을 증가시킴으로써 더 많은 칩 공간을 차지함이 없이 유효 커패시터 영역이 증가된다. 다수의 반도체 디바이스들이 주어진 집적 회로 영역에 집적되거나 단일 반도체 디바이스에서 더 높은 커패시턴스가 달성될 수 있다.

Claims (20)

  1. 공간 효율적 커패시터(place-efficient capacitor)를 구비한 집적 회로를 제조하는 방법으로서,
    반도체 기판 위의 전도성 피쳐 위에 유전체층을 형성하는 단계와;
    상기 전도성 피쳐의 일부를 노출하도록 상기 유전체층 내에 비아 개구를 형성하는 단계와;
    상기 유전체층 내에 부분 개구를 식각하는 단계와, 상기 부분 개구는 상기 전도성 피쳐 위에 위치하며;
    상기 부분 개구 내부 및 상기 유전체층 위에 식각 방지 입자들을 증착하는 단계와;
    상기 식각 방지 입자들을 식각 마스크로서 사용하여, 상기 유전체층을 더 식각하여 상기 부분 개구를 연장하는 단계와;
    상기 연장된 부분 개구 위에, 상기 전도성 피쳐와 전기적으로 접촉하는 제1 전도성 층을 형성하는 단계와;
    상기 제1 전도성 층 위에 커패시터 절연층을 형성하는 단계와; 그리고
    상기 절연층 위에 제2 전도성 층을 형성하는 단계를 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  2. 제1 항에 있어서,
    상기 유전체층에 비아 개구를 형성하는 단계는,
    제1 포토레지스트층 내에 개구를 형성하고 패터닝하는 단계와; 그리고
    상기 비아 개구를 식각하는 단계를 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  3. 제1 항에 있어서,
    비아 개구를 형성한 후 그리고 부분 개구를 식각하기 전에,
    상기 유전체층 위에 유기 평탄화 층(OPL; organic planarization layer)을 형성하는 단계와, 상기 유기 평탄화 층을 형성하는 단계는 상기 비아 개구를 충전하는 것을 포함하며;
    상기 유기 평탄화층(OPL) 위에 제2 포토레지스트층을 형성하는 단계와; 그리고
    상기 제2 포토레지스트층 및 OPL층 내에 제2 개구를 형성하고 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  4. 제1 항에 있어서,
    식각 방지 입자들을 증착하는 단계는 다공성 폴리머(porous polymers), 유기 또는 무기 입자들, 및 이것들의 조합으로부터 선택된 그룹의 식각 방지 입자들을 증착하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  5. 제1 항에 있어서,
    상기 식각 방지 입자들을 증착하는 단계는, 상기 부분 개구 내부 및 상기 유전체층 위에 식각 방지 입자들이 분포(distribution)되도록 상기 식각 방지 입자들을 증착하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  6. 제1 항에 있어서,
    상기 유전체층을 더 식각하는 것은 상기 유전체층 내에 이상적인(ideal) 또는 무질서한(chaotic) 식각 패턴을 더 식각하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  7. 제1 항에 있어서,
    상기 제1 전도성 층을 형성하는 단계는 금속 라이너를 형성하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  8. 제7 항에 있어서,
    상기 제1 전도성 층을 형성하는 단계는 연장된 부분 개구 및 비아 개구의 불규칙한 표면 영역(irregular surface area)을 가진 하부 커패시터 전극(lower capacitor electrode)을 형성하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  9. 제1 항에 있어서,
    상기 절연층 위에 제2 전도성 층을 형성하는 단계는, 상기 절연층 위에 금속층을 형성하는 것을 포함하며, 상기 절연층 위에 금속층을 형성하는 것은 상기 연장된 부분 개구를 금속 충전재로 충전하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  10. 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법으로서,
    반도체 기판 위에 전도성 층을 형성하는 단계와;
    전도성 피쳐의 일부를 노출하도록 상기 유전체 층 내에 비아 개구를 형성하는 단계와;
    유기 평탄화층(OPL) 물질로 상기 비아 개구를 충전하는 단계와;
    상기 전도성 피쳐 위에 위치한 부분 개구를 형성하기 위하여 상기 유전체층을 식각하는 단계와;
    상기 부분 개구 내의 상기 유전체 층 위에 식각 방지 입자들을 증착하는 단계와;
    상기 부분 개구를 연장하여 연장된 부분 개구를 형성하기 위하여 상기 식각 방지 입자들 주변의 상기 유전체층을 더 식각하는 단계와;
    상기 비아 개구 내에서 상기 식각 방지 입자들 및 상기 OPL 물질을 제거하는 단계와;
    상기 비아 개구 및 상기 연장된 부분 개구 내에 금속 라이너를 포함하는 하부 커패시터 전극(lower capacitor electrode)을 형성하는 단계와;
    상기 금속 라이너 위에 커패시터 절연층을 형성하는 단계와; 그리고
    상기 비아 개구 및 상기 연장된 부분 개구를 금속 충전재로 충전하는 것을 포함하는 상부 커패시터 전극(upper capacitor electrode)을 형성하는 단계를 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  11. 제10 항에 있어서,
    상기 유전체층 내에 비아 개구를 형성하는 단계는,
    제1 포토레지스트층 내에 개구를 형성 및 패터닝하는 단계와; 그리고
    상기 비아 개구를 식각하는 단계를 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  12. 제10 항에 있어서,
    상기 비아 개구를 충전하는 단계 및 상기 유전체층을 식각하는 단계 전에,
    OPL 물질 위에 제2 포토레지스트층을 형성하는 단계와; 그리고
    상기 제2 포토레지스트층 및 OPL 층 내에 제2 개구를 형성하고 패터닝하는 단계를 포함하며, 상기 부분 개구는 상기 제2 개구를 연장하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  13. 제10 항에 있어서,
    상기 유전체층을 식각하여 부분 개구를 형성하는 단계는, 상기 비아 개구를 횡단하는 부분 개구를 형성하도록 식각하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법
  14. 제10 항에 있어서,
    상기 식각 방지 입자들을 증착하는 단계는, 다공성 폴리머들, 유기 또는 무기 입자들, 그리고 이것들의 조합으로부터 선택된 그룹의 식각 방지 입자들을 증착하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  15. 제14 항에 있어서,
    상기 식각 방지 입자들을 증착하는 단계는 백금, 금, 탄소, 및 이것들의 조합으로 구성된 그룹으로부터 선택된 식각 방지 무기 입자들(etch-resistant inorganic particles)을 증착하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  16. 제14 항에 있어서,
    상기 식각 방지 입자들을 증착하는 단계는 약 20% 내지 약 60%의 영역 범위(area coverage)에 식각 방지 입자들을 증착하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  17. 제10 항에 있어서,
    상기 식각 방지 입자들 주변의 상기 유전체층을 더 식각하는 단계는 상기 유전체층 내에 이상적인 또는 무질서한 식각 패턴을 더 식각하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  18. 제10 항에 있어서,
    상기 하부 커패시터 전극을 형성하는 단계는,
    상기 연장된 부분 개구 및 비아 개구의 불규칙한 표면 영역을 가지는 하부 커패시터 전극을 형성하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  19. 제10 항에 있어서,
    상기 상부 커패시터 전극을 형성하는 단계는, 상기 커패시터 절연층 위에 금속층을 형성하는 것을 포함하며, 상기 커패시터 절연층 위에 금속층을 형성하는 것은 상기 비아 개구 및 상기 연장된 부분 개구를 상기 금속 층의 금속 충전재로 충전하는 것을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로를 제조하는 방법.
  20. 공간 효율적 커패시터를 구비한 집적 회로로서,
    반도체 기판 위의 패턴된 유전체층에 형성된 비아 개구 및 연장된 부분 개구의 내부 표면 영역을 포함하는 표면 영역을 가진 하부 커패시터 전극과;
    상기 하부 커패시터 전극 위에 놓인 커패시터 절연층과; 그리고
    상기 연장된 부분 개구를 충전하는 금속 충전재를 포함하며 상기 연장된 부분 개구 및 비아 개구의 내부 표면 영역을 포함하는 표면 영역을 가진 상부 커패시터 전극을 포함하는 것을 특징으로 하는 공간 효율적 커패시터를 구비한 집적 회로.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5455538B2 (ja) * 2008-10-21 2014-03-26 キヤノン株式会社 半導体装置及びその製造方法
US9048341B2 (en) * 2011-03-16 2015-06-02 Macronix International Co., Ltd. Integrated circuit capacitor and method
TWI488286B (zh) * 2012-12-25 2015-06-11 Univ Nat Chiao Tung 整合被動元件之半導體裝置
US10332790B2 (en) 2015-06-15 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with interconnect structure
JP6583220B2 (ja) * 2016-11-15 2019-10-02 株式会社村田製作所 コンデンサ及びコンデンサの製造方法
US10381263B1 (en) 2018-05-04 2019-08-13 International Business Machines Corporation Method of forming via contact with resistance control
US10373866B1 (en) * 2018-05-04 2019-08-06 International Business Machines Corporation Method of forming metal insulator metal capacitor with extended capacitor plates
CN108766953B (zh) * 2018-05-31 2021-01-01 德淮半导体有限公司 半导体器件及其形成方法

Family Cites Families (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1739112A (en) 1929-12-10 chicago
US1290799A (en) 1918-02-06 1919-01-07 Edwin R Talley Life-protecting body-guard.
US1513766A (en) 1924-03-27 1924-11-04 American Armor Corp Bullet-proof armor
US3179553A (en) 1963-03-12 1965-04-20 Philip J Franklin Lightweight armor plate
US5469773A (en) 1965-09-23 1995-11-28 The United States Of America As Represented By The Secretary Of The Army Light weight armor
US3563836A (en) 1968-05-23 1971-02-16 Bell Aerospace Corp Projectile armor fabrication
US3962976A (en) 1971-08-16 1976-06-15 Aluminum Company Of America Composite armor structure
US3977294A (en) 1971-09-07 1976-08-31 Fiber Materials, Inc. Composite armor and method
US3829899A (en) 1972-05-08 1974-08-20 R Davis Bulletproof protective body armor
US3813281A (en) 1973-01-30 1974-05-28 Gulf & Western Ind Prod Co Composite flexible armor
US3867239A (en) 1973-06-11 1975-02-18 Us Army Body armor construction
US4323000A (en) 1977-06-09 1982-04-06 The United States Of America As Represented By The Secretary Of The Navy Armor fabrication
FR2419498A1 (fr) 1978-03-08 1979-10-05 Merlin Gerin Blindage composite coule
US4292375A (en) 1979-05-30 1981-09-29 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Superplastically formed diffusion bonded metallic structure
US4307140A (en) 1980-07-31 1981-12-22 Davis Thomas E Abrasive resistant laminated article and method of manufacture
US4476660A (en) 1982-09-09 1984-10-16 Francovitch Thomas F Membrane anchor with flexure resisting regions
US4739690A (en) 1984-04-10 1988-04-26 Ceradyne, Inc. Ballistic armor with spall shield containing an outer layer of plasticized resin
US4633756A (en) 1984-05-21 1987-01-06 Rudoi Boris L Bullet proof armor shield
US5686689A (en) 1985-05-17 1997-11-11 Aeronautical Research Associates Of Princeton, Inc. Lightweight composite armor
JPH0650240B2 (ja) 1985-08-16 1994-06-29 伊藤忠商事株式会社 人体防護材
US4953442A (en) 1986-01-07 1990-09-04 Harsco Corporation Magnetized ceramic armor system
GB2191275B (en) 1986-06-04 1990-01-04 Royal Ordnance Plc Composite armour
FR2605267B1 (fr) 1986-10-15 1989-06-30 Goeury Walter Panneau de protection et notamment ecran balistique
US4744187A (en) 1987-01-27 1988-05-17 The Firestone Tire & Rubber Company Mechanical roof fastener
US4928575A (en) 1988-06-03 1990-05-29 Foster-Miller, Inc. Survivability enhancement
US5170690A (en) 1988-06-03 1992-12-15 Foster-Miller, Inc. Survivability enhancement
US5333532A (en) 1988-06-03 1994-08-02 Foster-Miller, Inc. Survivability enhancement
US4868040A (en) 1988-10-20 1989-09-19 Canadian Patents & Development Limited Antiballistic composite armor
US4987033A (en) 1988-12-20 1991-01-22 Dynamet Technology, Inc. Impact resistant clad composite armor and method for forming such armor
US5200256A (en) 1989-01-23 1993-04-06 Dunbar C R Composite lightweight bullet proof panel for use on vessels, aircraft and the like
US4911061A (en) 1989-03-22 1990-03-27 General Dynamics Land Systems, Inc. Composite ceramic armor and method for making same
US4965138A (en) 1989-09-20 1990-10-23 Rene Gonzalez Structural panel
US5361678A (en) 1989-09-21 1994-11-08 Aluminum Company Of America Coated ceramic bodies in composite armor
FR2654910B1 (fr) 1989-11-24 1992-04-03 Europ Propulsion Siege blinde en materiau composite et son procede de fabrication.
US5014592A (en) 1990-01-02 1991-05-14 The United States Of America As Represented By The Secretary Of The Army Multi-lug breech mechanism
JPH04165624A (ja) * 1990-10-30 1992-06-11 Fujitsu Ltd 絶縁膜上のめっき配線方法
US5196252A (en) 1990-11-19 1993-03-23 Allied-Signal Ballistic resistant fabric articles
US5191166A (en) 1991-06-10 1993-03-02 Foster-Miller, Inc. Survivability enhancement
US5480706A (en) 1991-09-05 1996-01-02 Alliedsignal Inc. Fire resistant ballistic resistant composite armor
US5213992A (en) * 1991-10-02 1993-05-25 Industrial Technology Research Institute Rippled polysilicon surface capacitor electrode plate for high density DRAM
US5350707A (en) * 1991-11-19 1994-09-27 Samsung Electronics Co., Ltd. Method for making a capacitor having an electrode surface with a plurality of trenches formed therein
WO1993010419A1 (en) 1991-11-23 1993-05-27 Dowty Armourshield Limited Armour
JPH05160342A (ja) * 1991-12-02 1993-06-25 Canon Inc 半導体装置及びその製造方法
US5326606A (en) 1992-08-12 1994-07-05 Armorvision Plastics & Glass Bullet proof panel
US5254383A (en) 1992-09-14 1993-10-19 Allied-Signal Inc. Composites having improved penetration resistance and articles fabricated from same
DK0588212T3 (da) 1992-09-17 1996-12-23 Fmc Corp Avanceret afsprængsbeklædningssystem
KR960005251B1 (ko) * 1992-10-29 1996-04-23 삼성전자주식회사 반도체 메모리장치의 제조방법
US5389691A (en) * 1993-09-07 1995-02-14 Univ. Of Wyoming Process for co-recycling tires and oils
US5437905A (en) 1994-05-17 1995-08-01 Park; Andrew D. Ballistic laminate structure in sheet form
US5560971A (en) 1995-04-18 1996-10-01 Milliken Research Corporation Multi-layer material for suppression of ceramic shrapnel created during a ballistic event
US5981992A (en) * 1995-06-07 1999-11-09 International Business Machines Corporation Mechanical supports for very thin stacked capacitor plates
TW345714B (en) * 1997-03-22 1998-11-21 United Microelectronics Corp Capacitive structure of DRAM and process for producing the same
US6043119A (en) * 1997-08-04 2000-03-28 Micron Technology, Inc. Method of making a capacitor
TW413932B (en) * 1999-03-05 2000-12-01 Nanya Plastics Corp Manufacturing method of crown-type capacitor structure
US6291289B2 (en) * 1999-06-25 2001-09-18 Micron Technology, Inc. Method of forming DRAM trench capacitor with metal layer over hemispherical grain polysilicon
US6236080B1 (en) * 1999-07-22 2001-05-22 Worldwide Semiconductor Manufacturing Corp. Method of manufacturing a capacitor for high density DRAMs
US6418832B1 (en) 2000-04-26 2002-07-16 Pyramid Technologies International, Inc. Body armor
US6532857B1 (en) 2000-05-12 2003-03-18 Ceradyne, Inc. Ceramic array armor
US7253076B1 (en) * 2000-06-08 2007-08-07 Micron Technologies, Inc. Methods for forming and integrated circuit structures containing ruthenium and tungsten containing layers
DE10038378A1 (de) * 2000-08-07 2002-02-28 Infineon Technologies Ag Verfahren zur Herstellung von Kondensatorelektroden
JP2002076297A (ja) * 2000-08-28 2002-03-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6204141B1 (en) 2000-09-13 2001-03-20 Taiwan Semiconductor Mfg. Co. Ltd. Method of manufacturing a deep trench capacitor
US6417066B1 (en) * 2001-02-15 2002-07-09 Taiwan Semiconductor Manufacturing Company Method of forming a DRAM capacitor structure including increasing the surface area using a discrete silicon mask
JP3895126B2 (ja) * 2001-04-23 2007-03-22 株式会社東芝 半導体装置の製造方法
US6548348B1 (en) * 2001-06-18 2003-04-15 Taiwan Semiconductor Manufacturing Company Method of forming a storage node contact hole in a porous insulator layer
US6912944B2 (en) 2001-07-25 2005-07-05 Aceram Technologies, Inc. Ceramic armour systems with a front spall layer and a shock absorbing layer
US6620675B2 (en) * 2001-09-26 2003-09-16 International Business Machines Corporation Increased capacitance trench capacitor
KR100870338B1 (ko) * 2002-07-18 2008-11-25 매그나칩 반도체 유한회사 반도체 소자의 커패시터 및 커패시터의 제조 방법
US6773984B2 (en) * 2002-08-29 2004-08-10 Micron Technology, Inc. Methods of depositing noble metals and methods of forming capacitor constructions
US6902973B2 (en) * 2003-08-18 2005-06-07 Micron Technology, Inc. Hemi-spherical grain silicon enhancement
JP4543378B2 (ja) * 2004-11-15 2010-09-15 エルピーダメモリ株式会社 半導体装置の製造方法
JP4630756B2 (ja) * 2005-08-05 2011-02-09 パナソニック株式会社 半導体装置及びその製造方法
US7651942B2 (en) * 2005-08-15 2010-01-26 Infineon Technologies Ag Metal interconnect structure and method
KR100698089B1 (ko) * 2005-12-29 2007-03-23 동부일렉트로닉스 주식회사 커패시터를 갖는 반도체 소자 및 이의 제조방법
FR2897467B1 (fr) * 2006-02-15 2009-04-03 St Microelectronics Crolles 2 Condensateur mim
CN101479031B (zh) * 2006-06-30 2012-11-14 王子制纸株式会社 单粒子膜蚀刻掩模及其制造方法、使用该单粒子膜蚀刻掩模的微细结构体的制造方法及通过该制造方法得到的微细结构体
US7602027B2 (en) * 2006-12-29 2009-10-13 Semiconductor Components Industries, L.L.C. Semiconductor component and method of manufacture
DE102007009383A1 (de) * 2007-02-20 2008-08-21 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiteranordnung und Verfahren zu deren Herstellung
JP2008311525A (ja) * 2007-06-15 2008-12-25 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP5464928B2 (ja) * 2009-07-02 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

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