JP4543378B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、スタック型のキャパシタを備える半導体装置について、キャパシタの容量を確保しつつ素子を微細化する技術に関する。
近年、半導体装置の大容量化が進められている。特にDRAM（Dynamic Random Access Memory）においては、最小加工寸法が１１０nm（F１１０）のギガビット級メモリが製品化されつつあり、更に最小加工寸法が９０nm（F９０）以下のDRAMの開発が進められている。このような素子の微細化に伴い、DRAMの主要構成要素であるキャパシタに許容される面積も必然的に縮小され、必要な容量を確保することが困難になっている。
小さな面積で大きな容量を得る技術として、例えばシリコンから成る下部電極の表面に凹凸、即ちHSG（Hemispherical Si Grain）を形成することによってキャパシタの表面積を拡大する方法が実用化されている。しかし、この方法は、素子の微細化に伴い、下部電極表面にHSGを形成する空間を確保することが困難になるため、F１１０以降の半導体装置では適用が難しい。
また、HSGを形成せずに容量絶縁膜に酸化タンタルを用いる方法もある。酸化タンタルは、酸化シリコン等に比して大きな誘電率を有するため、キャパシタの容量を増大させることが出来る。しかし、酸化タンタルの成膜に際して、キャパシタのリーク電流低減を目的として、酸化タンタルとシリコン電極との間に窒化シリコン膜を形成し、酸化性雰囲気で熱処理を行うことが必須であり、この熱処理による窒化シリコン膜及びシリコン電極表面の酸化によって酸化タンタルとシリコン電極との間に低誘電率のシリコンオキシナイトライドが形成される問題がある。このシリコンオキシナイトライドは、例えば3.5nm〜4.0nm程度の厚みに形成され、F９０以降の薄膜化に障害となっている。
キャパシタの容量絶縁膜を酸化タンタルで構成した半導体装置については、例えば特許文献１に記載されている。
特開２０００−１２７９６号
本発明者は、素子の微細化に対応して十分な容量を確保できるキャパシタの研究に際して、容量絶縁膜を薄膜化できる材料を検討し、上記熱処理を施さなくても低リーク電流を実現できる酸化アルミニウムに着目した。容量絶縁膜を酸化アルミニウムで構成すると、熱処理が不要であるため、シリコン電極表面の酸化によって形成される低誘電率膜の膜厚が1nm以下にできる。この場合、容量絶縁膜を酸化タンタルで構成した場合に比して、低誘電率膜の膜厚を2.5nm以上薄くでき、大幅に薄膜化できる。
ところが、容量絶縁膜に酸化アルミニウムを用いた従来のキャパシタは、BT（Bias Temperature）ストレスに対する耐性が小さく、BT試験で高温に晒されることによって半導体装置が劣化し、リーク電流が増大する問題があった。
本発明は、上記に鑑み、容量絶縁膜が酸化アルミニウムを含むスタック型のキャパシタを備える半導体装置であって、BT試験の際の半導体装置の劣化を抑制し、リーク電流の増大を抑制できる半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第１の視点に係る半導体装置は、順次に形成された下部電極、容量絶縁膜、及び上部電極を有するスタック型のキャパシタを備える半導体装置において、
前記下部電極及び上部電極が、金属又は金属化合物で構成され、
前記容量絶縁膜が、前記下部電極に接する膜厚が2nm以上で5nm以下の酸化アルミニウム膜を有することを特徴とする。
本発明の第２の視点に係る半導体装置は、順次に形成された下部電極、容量絶縁膜、及び上部電極を有するスタック型のキャパシタを備える半導体装置において、
前記下部電極及び上部電極が、金属又は金属化合物で構成され、
前記容量絶縁膜が第１の酸化アルミニウム膜、酸化ハフニウム膜、及び、第２の酸化アルミニウム膜の３層構造を有することを特徴とする。
本発明の第３の視点に係る半導体装置の製造方法は、半導体基板上にスタック型のキャパシタを形成する工程において、
金属又は金属化合物から成る下部電極を形成する工程と、
前記下部電極に接する膜厚が2nm以上で5nm以下の酸化アルミニウム膜を含む容量絶縁膜を形成する工程と、
前記容量絶縁膜に接する金属又は金属化合物から成る上部電極を形成する工程と
をこの順に有することを特徴とする。
本発明の第４の視点に係る半導体装置の製造方法は、半導体基板上にスタック型のキャパシタを形成する工程において、
金属又は金属化合物から成る下部電極を形成する工程と、
前記下部電極上に、第１の酸化アルミニウム膜、酸化ハフニウム膜、及び、第２の酸化アルミニウム膜を順次に成膜して容量絶縁膜を形成する工程と、
前記容量絶縁膜に接する金属又は金属化合物から成る上部電極を形成する工程と
をこの順に有することを特徴とする。
本発明の第１の視点に係る半導体装置によれば、容量絶縁膜が、リーク電流の低減を目的とした熱処理を不要とする酸化アルミニウムを含むことによって、EOT（Equivalent Oxide Thickness）を小さくして、キャパシタの容量を増大させることが出来る。これによって、キャパシタの容量を確保しつつ素子を微細化することが出来る。また、酸化アルミニウム膜が、空乏層が形成されない金属又は金属化合物で構成される下部電極に接するので、BT試験の際の半導体装置の劣化を抑制し、リーク電流の増大を抑制できる。従って、半導体装置の信頼性を向上させることが出来る。
なお、キャパシタのEOTは、容量絶縁膜を酸化シリコン膜で構成したキャパシタにおいて等価の容量が得られる膜厚を表すもので、容量絶縁膜を構成する材料の誘電率が異なるキャパシタの容量を相互に比較する指標として一般的に用いられる。EOTが小さいほど、大きな容量が得られることを意味している。例えば、比誘電率が3.9の酸化シリコンで、厚さが8nmの容量絶縁膜を構成した場合のEOTは、8nmである。これに対し、比誘電率が20の酸化タンタルで、同じ厚さで容量絶縁膜を構成した場合、後者は前者よりも比誘電率が約５倍大きいので、EOTは8nmの1/5で1.6nmとなる。つまり、酸化シリコン及び酸化タンタルでは、膜厚が同じであれば、酸化タンタルで容量絶縁膜を構成した方が５倍大きな容量が得られる。EOTは、通常、キャパシタの容量−電圧特性を測定し、特定の電圧における容量値を酸化シリコンの比誘電率3.9を用いて換算することによって求めている。
本発明の第１の視点に係る半導体装置によれば、酸化アルミニウム膜の膜厚が2nm以上であることによって、リーク電流を十分に抑制できると共に、十分な破壊耐性が得られる。また、酸化アルミニウム膜の膜厚が5nm以下であることによって、EOTを十分に小さくできると共に、下部電極を構成する金属又は金属化合物の酸化を十分に抑制できる。
本発明の好適な実施態様では、前記容量絶縁膜が、前記酸化アルミニウム膜に接する膜厚が3nm以上で6nm以下の酸化ハフニウム膜を更に有する。誘電率の大きな酸化ハフニウム膜を更に有することによって、EOTを更に小さくして、キャパシタの容量を更に増大させることが出来る。また、酸化ハフニウム膜の膜厚が3nm以上であることによって、リーク電流を十分に低減できる。酸化ハフニウム膜の膜厚が6nm以下であることによって、熱等による半導体装置の劣化を十分に抑制できる。
本発明の好適な実施態様では、前記容量絶縁膜が、前記酸化ハフニウム膜及び前記上部電極に接して別の酸化アルミニウム膜を有し、前記酸化アルミニウム膜及び別の酸化アルミニウム膜の膜厚の合計が2nm以上で5nm以下である。酸化ハフニウム膜が酸化アルミニウム膜で挟まれる構成によって、リーク電流をより効果的に抑制できる。この場合、別の酸化アルミニウム膜の膜厚が酸化アルミニウム膜の膜厚以下であることによって、比較的リーク電流が発生し易い下部電極側の酸化アルミニウム膜の膜厚を大きくして、リーク電流を更に効果的に抑制できる。
本発明の半導体装置では、前記上部電極及び下部電極が、チタン、タングステン、及び、ルテニウムから成る群から選択される金属で構成されるものとすることが出来る。また、前記上部電極及び下部電極が、窒化チタン又は窒化タングステンで構成されるものとすることが出来る。
本発明の半導体装置の好適な実施態様では、前記酸化ハフニウム膜が多結晶酸化ハフニウム膜であることにより、キャパシタの絶縁耐性を効果的に向上できる。
本発明の第４の視点に係る半導体装置の製造方法では、前記容量絶縁膜を形成する工程が、前記第１の酸化アルミニウム膜を堆積する工程と、非晶質酸化ハフニウム膜を堆積する工程と、前記第２の酸化アルミニウム膜を堆積する工程と、前記非晶質酸化ハフニウムを多結晶化する工程とを順次に含むものとすることが出来る。或いは、前記容量絶縁膜を形成する工程が、前記第１の酸化アルミニウム膜を堆積する工程と、非晶質酸化ハフニウム膜を堆積する工程と、該非晶質酸化ハフニウム膜を多結晶化する工程と、前記第２の酸化アルミニウム膜を堆積する工程とを順次に含むものとすることが出来る。
本発明の第４の視点に係る半導体装置の製造方法では、前記酸化ハフニウム膜を成膜する工程が、非晶質酸化ハフニウム膜を成膜する工程であり、前記上部電極を形成する工程が、前記非晶質酸化ハフニウム膜を多結晶化する工程を含むものとすることが出来る。なお、非晶質酸化ハフニウム膜を多結晶化するには、例えば非酸化性雰囲気中で温度が５００℃〜７５０℃の熱処理を行う。
本発明者は、本発明に先立ち、キャパシタの容量絶縁膜に酸化タンタルを用いた従来の半導体装置、及び容量絶縁膜に酸化アルミニウムを用いた従来の半導体装置をそれぞれ試作し、その試作した試料について評価を行った。
図１に、容量絶縁膜を酸化タンタルで構成した試料の半導体装置の断面を示す。図２は、図１のキャパシタを構成する下部電極、容量絶縁膜、及び上部電極の層構造を模式的に示している。半導体装置３０は、N型基板３１と、N型基板３１表面に素子分離のために形成された厚い酸化シリコンから成るLOCOS３２とを備える。N型基板３１上には、順次に、下部電極３３、容量絶縁膜３４、及び上部電極３５が積層されている。下部電極３３及び上部電極３５は、それぞれ多結晶シリコン及び窒化チタンで構成される。容量絶縁膜３４は、順次に積層された、シリコンオキシナイトライド３６及び酸化タンタル３７から構成される。
半導体装置３０の製造に際しては、先ず、N型基板３１表面に酸化シリコンから成るLOCOS３２を形成した後、多結晶シリコンから成る下部電極３３を形成する。次いで、NH3雰囲気中で温度が７５０℃の熱処理を行い、下部電極３３の表面に厚さが1nmの窒化シリコンを成膜する。引き続き、Ta(OC2H5)5及び酸素を原料ガスとするCVD(Chemical Vapor Deposition)法により、厚さが8nmの酸化タンタル３７を成膜する。
次いで、酸化性雰囲気で温度が７８０℃で３分間の熱処理を行う。この熱処理により窒化シリコン及び下部電極３３を構成する多結晶シリコンの表面が酸化され、酸化タンタル３７の下に厚さが3.5nm〜4.0nmのシリコンオキシナイトライド３６が形成される。更に、四塩化チタン及びアンモニアを原料ガスとするCVD法により、窒化チタンから成る上部電極３５を形成する。窒化チタンの成膜温度は５００℃とする。半導体装置３０で測定されたEOTは4.8nmであった。なお、半導体装置３０のEOTは、キャパシタの容量−電圧特性の-1Vにおける容量値から求めた。下記のEOTの測定においても同様である。
上記試料について、図１に示すようにN型基板３１を接地すると共に、上部電極３５に対して正負の電圧Vplを印加し、下部電極３３と上部電極３５との間に生じるリーク電流の大きさを測定した。測定に際して、先ず室温で初期特性を測定し、次いで温度を９０℃に上昇させて測定（高温測定）を行い、更に温度を室温に戻して測定（室温再測定）を行った。図３に結果を示す。同図中、縦軸はキャパシタの単位面積当たりのリーク電流の大きさを、横軸は上部電極に印加した電圧Vplを示し、グラフAは初期測定の結果を、グラフBは高温測定の結果を、グラフCは室温再測定の結果をそれぞれ示している。同図より、グラフBにおいて、リーク電流はグラフAより増大しているが、グラフCにおいてグラフAにおける初期測定の値に略戻っており、半導体装置の劣化は見られない。
半導体装置３０の他の複数の試料について、BT試験として、温度が１２０℃で上部電極３５に対して負の電圧を印加したBTストレスを加えた状態で、下部電極３３と上部電極３５との間に生じるリーク電流の経時変化を測定した。図４に結果を示す。グラフD〜Gは、印加した電圧による電界を8.9MV/cm、9.3MV/cm、10MV/cm、及び10.6MV/cmとした試料における測定結果をそれぞれ示し、縦軸はリーク電流の絶対値を、横軸は電圧の印加時間をそれぞれ示している。これら電界の値は、印加電圧VplをEOTで除した値である。同図において、グラフFの試料では時間が４００秒程度、グラフGの試料では時間が２０秒程度で破壊している。破壊しなかった試料については、電圧の印加中にリーク電流は安定し、半導体装置の劣化は見られない。
図４の測定において破壊しなかったグラフD、Eの試料について、室温で上部電極３５に対して正負の電圧を印加し、リーク電流の大きさを測定した。結果を図５に示す。同図より、何れの試料の測定結果もグラフAにおける初期測定の結果に略一致し、半導体装置の劣化は見られない。
図６に、容量絶縁膜を酸化アルミニウムで構成した試料の半導体装置の層構造を示す。半導体装置４０は、容量絶縁膜が、厚さが４nmの酸化アルミニウム４１で構成されることを除いては、図１、２に示した半導体装置３０と同様の構成を有している。半導体装置４０の製造に際しては、多結晶シリコンから成る下部電極３３を形成した後、下部電極３３上に厚さが４nmの酸化アルミニウム４１から成る容量絶縁膜を成膜する。更に、CVD法により窒化チタンから成る上部電極３５を形成する。
なお、酸化アルミニウム４１の成膜は、通常のCVD法とは異なり、全ての膜厚分を一度に形成するのではなく、アルミニウム原料の供給及び排気と、酸化剤の供給及び排気とを繰り返して成膜する方法、一般的にALD(Atomic Layer Deposition：原子層蒸着)と呼ばれるパルス成膜法により行う。上記アルミニウム原料として、例えばTMA（トリメチルアルミニウム：Al(CH3)3）を用い、酸化剤として、例えばオゾン（O3）を用いる。半導体装置４０で測定されたEOTは3.64nmで、前記半導体装置３０のEOTに比べて２４％程度小さくできた。
上記図６の試料について、図３の測定と同様にリーク電流の大きさを測定した。図７に結果を示す。同図より、グラフBの高温測定において、グラフAの初期測定よりもリーク電流が増大し、グラフCの室温再測定において、リーク電流がグラフAの値に戻っていないことが判る。即ち、半導体装置４０では、半導体装置３０の場合と異なり、半導体装置に劣化が生じている。
半導体装置４０の他の複数の試料について、図４の測定と同様なBT試験を行った。図８に結果を示す。グラフD〜Hは、印加された電圧による電界を9.3MV/cm、10MV/cm、10.6MV/cm、11.3MV/cm、及び12.4MV/cmとした試料における測定結果をそれぞれ示している。同図において、グラフHの試料では時間が２０秒程度で破壊し、その他の試料では測定時間内では破壊していない。半導体装置４０では、半導体装置３０の場合と異なり、破壊した試料及び破壊しなかった試料の何れにおいても、電圧印加中にリーク電流が安定せず、徐々に増大している。
図８の測定において破壊しなかったグラフD〜Gの試料について、図５の測定と同様に、室温で上部電極３５に対して正負の電圧を印加し、リーク電流の大きさを測定した。結果を図９に示す。半導体装置４０では、半導体装置３０と異なり、グラフD〜Gの試料でリーク電流が、グラフAにおける初期測定の値に戻っていない。
グラフD〜Gの試料におけるリーク電流の増加は、印加された電界が大きいほど大きく、図８においてリーク電流の増加が比較的小さいグラフDの試料についても、リーク電流が大幅に増加している。リーク電流の増加は、電界を印加した時間の長さにも依存し、同じ電界であれば、印加時間が長いほど増加している。図７、８の結果によれば、半導体装置４０の劣化は、高温下の電界印加中に酸化アルミニウムが劣化することによって生じていることが明らかである。なお、このような半導体装置の劣化は、半導体装置４０のように容量絶縁膜を酸化アルミニウムの単層で構成した場合だけでなく、半導体装置４０の構成において、容量絶縁膜を、酸化アルミニウムと酸化ハフニウムとの積層膜など、酸化アルミニウムを含んで構成した場合にも生じた。
ところで、半導体装置４０の劣化は、上部電極３５に負の電圧を印加した場合にのみ発生し、正の電圧を印加した場合には発生しない。上部電極３５に負の電圧を印加した場合には、図１０に示すように、下部電極３３を構成するｎ型の多結晶シリコンの表面近傍に空乏層４２が形成されるため、本発明者は、この空乏層４２が半導体装置４０の劣化に関与していると推察した。しかし、容量絶縁膜を酸化タンタルで構成した半導体装置３０でも、多結晶シリコンの表面近傍には空乏層が同様に形成されるが、この場合には劣化は生じなかった。そこで、本発明者は、劣化が半導体装置４０にのみ生じた原因として、酸化アルミニウム４１中の負電荷の存在に着目した。
酸化アルミニウム中に負電荷が存在することは、酸化アルミニウムを容量絶縁膜とするMOS(Metal Oxide Semiconductor)型キャパシタの容量―電圧特性から明らかである。つまり、このようなMOS型キャパシタでは、酸化シリコンを容量絶縁膜とする通常のMOS型キャパシタに比して、容量―電圧特性が１V以上、正の電圧側にシフトする。
容量―電圧特性が１V以上、正の電圧側にシフトすることは、酸化シリコンを容量絶縁膜とするキャパシタでは、上部電極に電圧を印加しない状態でも下部電極の表面が電荷蓄積状態にあるのに対し、酸化アルミニウムを容量絶縁膜とするキャパシタでは、＋１V以上の電圧を上部電極に印加しなければ、下部電極の表面に電荷蓄積状態が現れないことを示している。つまり、酸化アルミニウムを容量絶縁膜とするキャパシタでは、電圧を印加していない通常の状態でも、下部電極を構成するｎ型シリコンの表面は常に空乏化しており、空乏層が形成されるのに必要な電荷量にほぼ等しい量の負電荷が、酸化アルミニウム中に含まれていると考えられる。
酸化アルミニウム中の負電荷の実体については、明らかにされていないが、Al2O3の前駆体となるAl(OH)3 -のような負イオンに起因するものと考えている。この場合、キャパシタを形成した直後には、膜中に負イオンが多数含有された状態にあるため、リーク電流を制限するバランスが保持されている。しかし、上部電極に負の電圧が印加されると、下部電極の表面に空乏層が形成され、空乏層中に存在する正の固定電荷に、電界の効果が加わって負イオンが引き寄せられる。これによって、酸化アルミニウムが構造変化を生じ、リーク電流を発生させるリークパスが生成され、リーク電流を制限するバランスが崩壊するものと考えた。
ここで、半導体装置４０では、酸化アルミニウム４１を形成した後に温度が７５０℃以上の熱処理を行えば、酸化アルミニウム４１中の負イオンを消滅させることが可能である。しかし、本発明で対象とするスタック型のキャパシタにおいては、キャパシタの製造工程が、熱処理に敏感なトランジスタの不純物拡散層や金属コンタクト等が既に形成された後に行われるため、そのような熱処理を施すことが出来ない。従って、本発明者は、下部電極をシリコンとするMIS構造では、容量絶縁膜に酸化アルミニウムを含むスタック型のキャパシタの劣化を回避することは困難であると結論した。
なお、単結晶のシリコン基板表面に形成されるMOS型トランジスタのゲート絶縁膜を、酸化アルミニウムと酸化ハフニウムとの積層膜を含んだ材料で構成することが提案されている。この場合、ゲート絶縁膜において上記負イオンの存在によって膜中含有電荷量が変動するため、MOSトランジスタにおいて最も重要な性能因子である閾値電圧を制御できない問題がある。しかし、ゲート絶縁膜の形成は、半導体装置を製造する工程全体の初期であって、上記熱処理に敏感な構造が形成される前に行われるため、ほぼ自由な熱処理条件を選択することができ、製造段階で膜中に含有される負イオンを消滅させることが出来る。
本発明者は、上記考察に基づき、下部電極の材料として、多結晶シリコンに代えて空乏層が形成されない金属又は金属化合物を用いることに想到した。つまり、酸化アルミニウムは、リーク電流の低減を目的とした酸化性雰囲気での熱処理が不要であるため、下部電極を金属又は金属化合物で構成しても、下部電極の酸化を十分に抑制できる。この場合、劣化の一要因である下部電極の空乏化が抑制されるので、BT試験の際の半導体装置の劣化を抑制できるのではないかと考えた。下記実験１において、下部電極に窒化チタンを用いた半導体装置を試作し、その試作した試料について評価を行った。
図１１に、容量絶縁膜を酸化アルミニウムで、下部電極を窒化チタンでそれぞれ構成した実験１の試料の半導体装置について、層構造を示す。半導体装置５０は、下部電極が窒化チタン５１で、容量絶縁膜が膜厚が5nmの酸化アルミニウム５２でそれぞれ構成されることを除いては、図６に示した半導体装置４０と同様の構成を有している。半導体装置５０の製造に際しては、窒化チタン５１から成る下部電極を形成することを除いては、図６に示した半導体装置４０と同様に製造できる。
図１１の試料について、図３の測定と同様にリーク電流の大きさを測定した。図１２に結果を示す。同図によれば、半導体装置５０では、半導体装置４０の場合と異なり、グラフCの室温再測定で、リーク電流がグラフAの初期測定の値に略戻っている。
半導体装置５０の別の複数の試料について、図４の測定と同様なBT試験を行った。図１３に結果を示す。グラフD〜Iは、印加された電圧による電界を8.8MV/cm、10MV/cm、11.1MV/cm、12.5MV/cm、13.9MV/cm、及び15.3MV/cmとした試料の結果をそれぞれ示している。グラフH及びグラフIでは時間が１００秒程度で破壊した。その他の試料では測定時間内で破壊していない。半導体装置５０では、半導体装置４０の場合と異なり、破壊した試料及び破壊しなかった試料の何れも、電圧印加中にリーク電流が安定している。
図１３の測定において破壊しなかったグラフD〜Hの試料について、図５の測定と同様に、室温で上部電極３５に対して正負の電圧を印加し、リーク電流の大きさを測定した。結果を図１４に示す。何れもグラフAの初期測定の値に略戻っており、半導体装置の劣化は見られない。
実験２として、実験１の半導体装置５０において、酸化アルミニウムの膜厚を7nmとした半導体装置を試作した。その試作した試料について、図３の測定と同様にリーク電流の大きさを測定した。高温測定に際して、先ず温度を６０℃に上昇させた測定を行い、次に温度を９０℃に上昇させた測定を行い、更に温度を１２０℃に上昇させた測定を行った。結果を図１５に示す。同図中、グラフAが初期測定の結果を、グラフBが温度が６０℃の高温測定の結果を、グラフCが温度が９０℃の高温測定の結果を、グラフDが温度が１２０℃の高温測定の結果を、グラフEが室温再測定の結果をそれぞれ示している。同図より、実験２の半導体装置では、膜厚が5nmの実験１の半導体装置５０に比べ、リーク電流が大幅に低減されていることが判る。しかし、グラフB〜Dに示されるように、測定温度の上昇に従い、リーク電流が印加電圧の変化に伴って不安定に変化し、特性が極めて不安定になっている。
実験２の半導体装置の別の複数の試料について、図４の測定と同様なBT試験を行った。図１６に結果を示す。グラフF〜Kは、印加した電圧による電界を10MV/cm、11.1MV/cm、13.2MV/cm、14.2MV/cm、15.2MV/cm、及び16.2MV/cmとした試料の結果をそれぞれ示している。同図において、電界が15.2MV/cm以上のグラフJ、Kでは破壊している。破壊した試料及び破壊しなかった試料の何れも、リーク電流は時間の経過と共に減少し、電圧印加中のリーク電流の増大は見られない。
図１６の測定において破壊しなかったグラフF〜Iの試料について、図５の測定と同様に、室温で上部電極３５に対して正負の電圧を印加し、リーク電流の大きさを測定した。結果を図１７に示す。同図より、グラフF〜Iの試料の何れも、リーク電流がグラフAの初期測定の値に戻っていないことが判る。また、リーク電流が印加電圧の変化に伴って不安定に変化し、特性が極めて不安定になっている。
実験１の図１２〜１４の測定結果、及び実験２の図１５〜１７の測定結果を相互に比較すると、酸化アルミニウムの膜厚を7nmとすると、膜厚が5nmの場合に比してリーク電流は低減されるが特性が不安定になると言える。膜厚を7nmとした場合に特性が不安定となる原因は、酸化アルミニウムを厚くするほど、厚い酸化アルミニウムによって下地の下部電極を構成する窒化チタンがより多く酸化され、局所的に電位障壁が低下するためと考えている。更に実験を行った結果、このような特性の不安定さは、酸化アルミニウムの膜厚が5nmを超えた場合に生じ、また、酸化アルミニウムの膜厚が5nm以下である場合には、容量絶縁膜を酸化アルミニウムと酸化ハフニウムなどの他の材料とで組み合わせて構成しても、劣化は生じず且つ特性が安定することが判った。
本発明者は、上記実験１、２の測定結果に基づき、キャパシタの容量絶縁膜が酸化アルミニウムを含む半導体装置において、酸化アルミニウムに接する下部電極を金属又は金属化合物で構成したMIM構造とすることにより、酸化アルミニウムの劣化を抑制し、これによって半導体装置の劣化を抑制することとした。また、酸化アルミニウムの膜厚を5nm以下に設定することによって、半導体装置の安定な特性を得ることとした。
実験１、２との比較のために、実験３として、容量絶縁膜を、酸化アルミニウムに比べて大きな誘電率を有する酸化ハフニウムで、下部電極を窒化チタンでそれぞれ構成した半導体装置を試作した。図１８に層構造を示す。試作した試料の半導体装置６０は、容量絶縁膜が膜厚7nmの酸化ハフニウム６１で構成されることを除いては、図１１に示した半導体装置５０と同様の構成を有している。半導体装置６０の製造に際しては、下部電極を構成する窒化チタン５１上に、容量絶縁膜を構成する膜厚が7nmの酸化ハフニウム６１を成膜することを除いては、図１１に示した半導体装置５０と同様に製造できる。
試料の半導体装置６０について、図３の測定と同様にリーク電流の大きさを測定した。図１９（ａ）に結果を示す。同図の測定では、室温再測定は行っていない。同図より、グラフAではリーク電流は安定しているが、グラフBではほぼ破壊された状態を示している。容量絶縁膜を膜厚が7nmの酸化アルミニウムで構成した半導体装置についての図１５のグラフA、Cとそれぞれ比較すると、半導体装置６０ではリーク電流が高温測定において極めて変動し易い。
実験３との比較のために、実験４として、半導体装置６０において、酸化ハフニウムの膜厚を11nmとした半導体装置を試作した。試作した試料について、室温でリーク電流の大きさを測定した。図１９（ｂ）に結果を示す。同図中、グラフC、Dは、実験３及び本実験の試料について測定した結果をそれぞれ示している。同図より、グラフDでは、グラフCよりリーク電流が約2桁減少し、他の一般的な絶縁膜と同様に、膜厚の増加による電界の緩和によってリーク電流が減少する傾向が示されている。しかし、符号６２に示す絶縁破壊が発生した電圧を相互に比較すると、他の一般的な絶縁膜と異なり、膜厚の増加による変化は殆ど見られない。
従来用いられている、酸化シリコン、窒化シリコン、又は、酸化タンタルなどの容量絶縁膜では、リーク電流が1×10-1（A/cm2）以上で且つ飽和傾向を有する電圧で絶縁破壊が生じ、膜厚が厚いほど破壊されにくい。これに対して、酸化ハフニウムから成る容量絶縁膜は、上記容量絶縁膜に比べてリーク電流が十分低いにも拘らず、絶縁破壊が容易に生じる特徴を有している。従って、酸化ハフニウムから成る容量絶縁膜は、上記他の容量絶縁膜には見られない、構造上の相違を有しているものと推察される。
実験４との比較のために、実験５として、膜厚が11nmの酸化ハフニウムを成膜した後に、Ｎ2ガス雰囲気中で温度が700℃で、3分間の熱処理を行い、酸化ハフニウムを完全に結晶化させた半導体装置を試作した。試作した試料について、室温でリーク電流の大きさを測定した。図１９（ｃ）に結果を示す。同図中、グラフD、Eは、実験４及び本実験の試料についてそれぞれ測定した結果を示している。同図より、熱処理を施したグラフEの試料において、グラフDに比してリーク電流が大幅に増加し、実用上許容されるリーク電流値である1×10-8（A/cm2）以下に維持することが出来ない。
以上述べたように、酸化ハフニウムは、酸化アルミニウムに比して大きな誘電率を有するにも拘らず、絶縁破壊耐性が低く、印加される電圧や熱の影響を受け易いため、単層膜の容量絶縁膜として構成することは適さないと結論した。
以下に、実施形態を挙げ、添付図面を参照して、本発明の実施の形態を具体的且つ詳細に説明する。図２０に、本発明の第１実施形態に係る半導体装置の断面を示す。半導体装置１０は、容量絶縁膜を酸化アルミニウムを含む２層膜で構成した半導体装置であって、N型基板１１と、N型基板１１表面に素子分離のために形成された厚い酸化シリコンから成るLOCOS１２と、LOCOS１２に囲まれたN型基板１１の表面領域に形成されたチタンシリサイド１３とを備える。チタンシリサイド１３は接触抵抗の低減のために形成されている。
チタンシリサイド１３上には、順次に積層された下部電極１４、容量絶縁膜１５、及び上部電極１６が形成されている。容量絶縁膜１５は、下層を構成する膜厚が4nmの酸化アルミニウム１７、及び上層を構成する膜厚が3nmの酸化ハフニウム１８から成る。下部電極１４及び上部電極１６は、何れも窒化チタンから成る。
半導体装置１０の製造に際しては、先ず、N型基板１１表面に酸化シリコンから成るLOCOS１２を形成した後、LOCOS１２に囲まれたN型基板１１の表面領域にチタンシリサイド１３を形成する。次いで、四塩化チタン及びアンモニアを原料ガスとするCVD法により窒化チタンを成膜した後、パターニングを行い下部電極１４を形成する。
引き続き、アルミニウム有機化合物を原料ガスとし、オゾンを酸化剤とするパルス成膜法により厚さが4nmの酸化アルミニウム１７を成膜する。更に、ハフニウム有機化合物を原料ガスとし、オゾンを酸化剤とするパルス成膜法により厚さが3nmの酸化ハフニウム１８を成膜する。その後、下部電極１４の窒化チタンを成膜する際と同様の方法で、窒化チタンを成膜した後、パターニングを行い上部電極１６を形成する。これによって、下部電極１４、容量絶縁膜１５、及び上部電極１６から成るキャパシタを形成する。
本実施形態の半導体装置によれば、容量絶縁膜１５が、リーク電流の低減を目的とした熱処理を不要とする酸化アルミニウムを含むことによって、EOTを小さくして、キャパシタの容量を増大させることが出来る。また、酸化アルミニウム１７が、空乏層が形成されない窒化チタンで構成される下部電極１６に接するので、BT試験の際の半導体装置の劣化を抑制し、リーク電流の増大を抑制できる。
本実施形態の半導体装置によれば、酸化アルミニウム１７の上に、大きな誘電率を有する厚さが3nmの酸化ハフニウム１８を積層して容量絶縁膜を２層構造とすることにより、容量絶縁膜１５全体の誘電率を効果的に増大させ、キャパシタの容量を効果的に増大させることが出来る。
本実施形態の半導体装置１０では、測定されたEOTが2.39nmであり、容量絶縁膜を酸化タンタルで構成した従来の半導体装置３０に比して、EOTを５０％小さく出来た。従って、同じ形状のキャパシタを形成する場合には、容量を２倍程度に増加させることができる。また、同じ容量の場合で比較すると、キャパシタを収容する孔（深孔）の深さを従来の半分程度にすることが出来るので、半導体装置の製造を容易にすることが出来る。
半導体装置１０において、酸化アルミニウム１７及び酸化ハフニウム１８の最適な膜厚を得るために、半導体装置１０と概ね同程度のEOTが得られるように、酸化アルミニウム１７及び酸化ハフニウム１８の膜厚をそれぞれ様々な値に設定して半導体装置を試作した。試作した試料の評価を行ったところ、下記の結果が得られた。
酸化アルミニウムの膜厚を2nmより小さく、酸化ハフニウムの膜厚を6nmより大きくすると、リーク電流が増大し、また熱等によって特性が不安定になる傾向を示した。酸化アルミニウムの膜厚を5nmより大きく、酸化ハフニウムの膜厚を3nmより小さくすると、容量絶縁膜が酸化アルミニウムの単層膜に近い構成となる。従って、前述の酸化アルミニウムの膜厚を7nmとした半導体装置のように、高温状態を経ることによって下部電極１３を構成する窒化チタンが酸化され易く、図１５〜１７に示したように特性が不安定になった。また、この場合、EOTを十分に小さくすることが出来ない。
上記評価結果により、酸化アルミニウムの膜厚を2nm以上で5nm以下の範囲に、酸化ハフニウムの膜厚を3nm以上で6nm以下の範囲にそれぞれ設定することによって、容量絶縁膜を十分に薄膜化しつつ、リーク電流の増大や特性の不安定化を十分に抑制できると言える。
本実施形態では、下層を酸化アルミニウム１７で、上層を酸化ハフニウム１８でそれぞれ構成したが、逆に、下層を酸化ハフニウム１８で、上層を酸化アルミニウム１７でそれぞれ構成しても同様の効果が得られる。この場合、本実施形態の効果に加えて、上部電極１６を構成する窒化チタンを成膜する際に、酸化ハフニウム１８が飛散することを抑制でき、成膜装置内での異物等の発生を抑制できる。本実施形態では、更に、酸化アルミニウム１７が接しない側の電極を多結晶シリコンで構成することも出来る。
本実施形態の半導体装置１０の評価するために、半導体装置１０を試作した。その試作した試料について、図１に示したようにN型基板１１を接地すると共に、上部電極１６に対して正負の電圧Vplを印加し、図３の測定と同様にリーク電流の大きさを測定した。図２１に結果を示す。同図において、グラフBの高温状態で特性が安定し、実験２の半導体装置で図１５に見られたような特性の不安定性は観察されていない。また、グラフCの室温再測定において、リーク電流はグラフAの初期測定の値に略戻っており、半導体装置の劣化は見られない。
半導体装置１０の別の複数の試料について、図４の測定と同様なBT試験を行った。図２２に結果を示す。グラフD〜Jは、印加された電圧による電界を10MV/cm、11.3MV/cm、12.6MV/cm、13.8MV/cm、16.3MV/cm、15.1MV/cm、及び17.6MV/cmとした試料の結果をそれぞれ示している。同図において、電界が15.1MV/cm以上のグラフI、Jの試料では破壊している。破壊した試料及び破壊しなかった試料の何れについても、リーク電流は時間の経過と共に減少し、半導体装置の劣化は見られない。
図２２の測定において破壊しなかったグラフD〜Gの試料について、図５の測定と同様に、室温で上部電極１６に対して正負の電圧を印加し、リーク電流の大きさを測定した。結果を図２３に示す。同図より、グラフD〜Gの試料の何れも、リーク電流がグラフAの初期測定の値に略戻っており、半導体装置の劣化は見られない。
図２４は、本発明の第２実施形態に係る半導体装置の断面を示す。半導体装置２０は、容量絶縁膜を酸化アルミニウムを含む３層膜で構成した半導体装置であって、容量絶縁膜が、下層を構成する膜厚が2nmの酸化アルミニウム２１、中間層を構成する膜厚が3nmの酸化ハフニウム２２、及び上層を構成する膜厚が2nmの酸化アルミニウム２３から成ることを除いては、第１実施形態の半導体装置１０と同様の構成を有している。半導体装置２０の製造に際しては、下部電極１４の形成工程に後続して、第１実施形態と同様にパルス成膜法を用いて、厚さが2nmの酸化アルミニウム２１、厚さが3nmの酸化ハフニウム２２、及び厚さが2nmの酸化アルミニウム２３を順次に成膜することによって、容量絶縁膜を形成する。
本実施形態によれば、酸化ハフニウムを酸化アルミニウムで挟持する構成を有しているので、リーク電流が比較的大きい酸化ハフニウムが電極に接しないので、第１実施形態の半導体装置１０に比して、特に上部電極１６側のリーク電流を大きく低減できる。また、上部電極１６を構成する窒化チタンを成膜する際に、酸化ハフニウム１８が飛散することを抑制できる。なお、容量絶縁膜を３層で構成した場合でも、各材料の積算膜厚が同じであれば、容量絶縁膜を２層で構成した場合と同じEOTの値が得られる。半導体装置２０の各材料の積算膜厚は、第１実施形態の半導体装置１０と同様であり、半導体装置２０で測定されたEOTは、第１実施形態の半導体装置１０で測定されたEOTと略同様の2.49nmであった。
本実施形態の半導体装置２０を評価するために、半導体装置２０を試作した。その試作した試料について、図４の測定と同様なBT試験を行った。図２５に結果を示す。グラフB〜Gは、印加された電圧による電界を10MV/cm、11.2MV/cm、12.4MV/cm、13.3MV/cm、15.3MV/cm、及び16.5MV/cmとした試料の結果をそれぞれ示している。同図において、電界が15.3MV/cm以上のグラフF、Gの試料では破壊している。また、図には示していないが、電界を14.5MV/cmとした試料でも破壊していることが確認された。破壊した試料及び破壊しなかった試料の何れも、リーク電流は時間と共に減少し、半導体装置の劣化は見られない。
図２５の測定において破壊しなかったグラフB〜Eの試料について、図５の測定と同様に、室温で上部電極１６に対して正負の電圧を印加し、リーク電流の大きさを測定した。結果を図２６に示す。同図より、グラフB〜Eの試料の何れも、リーク電流がAの初期測定の値に略戻っており、半導体装置の劣化は見られない。
ところで、第１実施形態の半導体装置１０では、図２３に示したように、印加電圧Vplが+4.0(V)におけるリーク電流が約1×10-5(A/cm2)であり、-4.0(V)における約1×10-6(A/cm2)に比して１桁大きい。これに対して、本実施形態の半導体装置２０では、4.0(V)及び-4.0(V)の何れにおいてもリーク電流は3×10-7(A/cm2)あり、半導体装置２０の測定結果に比して正負何れの印加電圧Vplにおいてもリーク電流が１／１０以下に低減され、特に正の印加電圧Vplにおいて大きく低減されている。これは、半導体装置２０の上部電極１６側でリーク電流が大きく低減されていることを示している。
本発明の第２実施形態の変形例に係る半導体装置は、容量絶縁膜の中間層を構成する酸化ハフニウムが多結晶の状態に形成されていることを除いては、第２実施形態の半導体装置と同様の構成を有している。なお、本発明で多結晶の状態とは、形成された何れの領域においても結晶化が完結し、且つ非晶質の状態が存在していない状態をいう。このような状態は、X線回折法や透過電子顕微鏡による観察によって確認することが可能である。
本変形例の半導体装置の製造に際しては、下部電極１４の形成工程に後続して、第２実施形態と同様に、厚さが2nmの酸化アルミニウム２１、厚さが3nmの酸化ハフニウム２２、及び厚さが2nmの酸化アルミニウム２３を順次に成膜する。次いで、窒素雰囲気中で、温度が700℃で３分間の熱処理を施す。酸化ハフニウム２２が完全に結晶化する温度は550℃であるので、この熱処理により酸化ハフニウム２２は完全に結晶化して多結晶状態となり、下層を構成する非晶質の酸化アルミニウム２１、中間層を構成する多結晶の酸化ハフニウム２２、及び上層を構成する非晶質の酸化アルミニウム２３から成る容量絶縁膜が形成される。なお、酸化ハフニウム２２の成膜に後続して、酸化ハフニウム２２を多結晶化させる熱処理を行ってもよく、或いは、上部電極１６を構成する窒化チタンを成膜する際の熱によって酸化ハフニウム２２を多結晶化させても構わない。
本変形例によれば、中間層を構成する酸化ハフニウム２２が多結晶化されていることによって、電圧ストレスによる破壊耐性を向上させることが出来る。なお、本変形例の半導体装置で測定されたEOTは2.38nmであった。
本変形例の半導体装置を評価するために、本変形例の半導体装置を試作した。その試作した試料について、図４の測定と同様なBT試験を行った。図２７に結果を示す。グラフB〜Gは、印加された電圧による電界を10.5MV/cm、13.0MV/cm、14.3MV/cm、15.5MV/cm、16.8MV/cm、18.1MV/cm、及び19.3MV/cmとした試料の結果をそれぞれ示している。同図において、電界が18.1MV/cm以上のグラフG、Hでは破壊している。高い電界を印加した試料では、リーク電流がやや上昇する傾向を示しているが、リーク電流の上昇は電圧の印加を開始した時の値と同等以下であり、リーク電流の顕著な増大は見られない。
第１実施形態の半導体装置１０では、図２２において15.1MV/cm以上の電界で破壊しており、13.8MV/cmでは破壊が見られない。また、第２実施形態の半導体装置２０では、前述のように14.5MV/cm以上の電界で破壊しており、13.3MV/cmでは破壊が見られない。本変形例の半導体装置では、16.8MV/cmまで破壊が見られない。これら破壊しなかった電界における印加電圧は、第１実施形態及び第２実施形態の場合には3.3Vで、本変形例の場合には4.0Vであった。従って、本変形例の場合には前記２つの実施形態の場合よりも0.7V高くなっている。この印加電圧の差は、キャパシタおいて100倍程度の寿命の差に相当し、本変形例の半導体装置は、寿命向上に大きな効果を示している。
図２７の測定において破壊しなかったグラフB〜Fの試料について、図５の測定と同様に、室温で上部電極１６に対して正負の電圧を印加し、リーク電流の大きさを測定した。結果を図２８に示す。グラフB〜Fの試料の何れも、グラフAの初期測定の値に略戻っており、半導体装置の劣化は見られない。
図２９に、本発明の第３実施形態に係る半導体装置の断面を示す。半導体装置１００は、DRAMとして構成され、複数のメモリセルが配置されるメモリアレイ領域１００Ａの表面近傍にｎウエル１０２が形成されたｐ型のシリコン基板１０１を備える。ｎウエル１０２の表面近傍には、更に第一のｐウエル１０３が形成されている。シリコン基板１０１の周辺回路領域１００Ｂの表面近傍には第二のｐウエル１０４が形成され、第一のｐウエル１０３と第二のｐウエル１０４とは素子分離領域１０５で分離されている。
第一のｐウエル１０３の表面近傍には個々のメモリセルの一部を構成するスイッチングトランジスタ１０６，１０７が形成されている。トランジスタ１０６は、ドレイン１０８と、ソース１０９と、ゲート絶縁膜１１０を介して形成されたゲート電極１１１とから構成されている。トランジスタ１０７は、トランジスタ１０６と共通のソース１０９と、ドレイン１１２と、ゲート絶縁膜１１０を介して形成されたゲート電極１１１とから構成されている。トランジスタ１０６，１０７を覆って、シリコン基板１０１上には第一の層間絶縁膜１１３で成膜されている。
第一の層間絶縁膜１１３には、膜を貫通してソース１０９に達するコンタクト孔１１４が形成され、コンタクト孔１１４の内部に多結晶シリコン１１５が充填されている。コンタクト孔１１４に接して第一の層間絶縁膜１１３上には、窒化タングステン１１９及びタングステン１２０から成るビット線が形成されている。ビット線と多結晶シリコン１１５との間には、ビット線コンタクト１４３が形成されている。ビット線コンタクト１４３は、多結晶シリコン１１５上に形成されたチタンシリサイド１１６と、チタンシリサイド１１６上及びチタンシリサイド１１６より上のコンタクト孔１１４の壁面に成膜された窒化チタン１１７と、窒化チタン１１７を介してコンタクト孔１１４の内部に充填されたタングステン１１８とから構成されている。ビット線を覆って第一の層間絶縁膜１１３上には第二の層間絶縁膜１２１が成膜されている。
第一の層間絶縁膜１１３及び第二の層間絶縁膜１２１にはこれらの膜を貫通して、トランジスタのドレイン１０８，１１２に達するコンタクト孔１２２ａが形成されている。コンタクト孔１２２ａの内部には、シリコンから成るシリコンプラグ１２２と、シリコンプラグ１２２上であって、コンタクト孔１２２ａの開口付近に形成された金属シリサイド１２４とが充填されている。
第二の層間絶縁膜１２１上には第三の層間絶縁膜１２３が成膜されている。第三の層間絶縁膜１２３は、メモリアレイ領域１００Ａでは、その上面が周辺回路領域１００Ｂにおける上面よりも低く形成されている。第三の層間絶縁膜１２３には膜を貫通してコンタクト孔１２２ａを露出させる深孔１４４が形成されている。深孔１４４は、水平断面が円形に近い楕円形に形成されている。第三の層間絶縁膜１２３には、また、メモリアレイ領域１００Ａの周辺にメモリアレイ領域１００Ａを囲むように膜を貫通して形成された、ダミー孔￥が形成されている。ダミー孔￥は、コンタクト孔１２２ａには達していない。
深孔１４４の内部には、擬似王冠型の下部電極１２５が形成されている。下部電極１２５は、深孔１４４の底面に形成された底部１２５ａと、深孔１４４の壁面及び深孔１４４より上に突出して、略円筒形に形成された筒状部１２５ｂとを有する。下部電極１２５の表面及びメモリアレイ領域１００Ａで露出した第三の層間絶縁膜１２３の表面に、容量絶縁膜１２６が成膜されている。本実施形態では、容量絶縁膜１２６は２層膜で構成され、下層を構成する膜厚が4nmの酸化アルミニウム１４５、及び上層を構成する膜厚が3nmの酸化ハフニウム１４６から成る。
容量絶縁膜１２６を介して、深孔１４４の内部及び第三の層間絶縁膜１２３上に、上部電極１２７が堆積されている。上部電極１２７は、その上面が、周辺回路領域１００Ｂにおける第三の層間絶縁膜１２３の上面よりも高くなるように堆積されている。下部電極１２５、容量絶縁膜１２６、及び上部電極１２７は、キャパシタを構成する。容量絶縁膜１２６及び上部電極１２７は、周辺回路領域１００Ｂにおける第三の層間絶縁膜１２３上に、メモリアレイ領域１００Ａから連続して延在し、延在部分の上部電極１２７は引出し配線１３６を構成している。
上部電極１２７上及び露出した第三の層間絶縁膜１２３上には第四の層間絶縁膜１２８が成膜されている。第四の層間絶縁膜１２８に、膜を貫通して引出し配線１３６に達するコンタクト孔１４２ａが形成され、コンタクト孔１４２ａの内部にはプラグ１４２が形成されている。プラグ１４２は、コンタクト孔１４２ａの壁面及び底面に成膜された窒化チタン１３７と、窒化チタン１３７を介してコンタクト孔１４２ａの内部に充填されたタングステン１３８とから構成されている。
周辺回路領域１００Ｂにおいて、第二のｐウエル１０３の表面近傍には、ソース１０９と、ドレイン１１２と、ゲート絶縁膜１１０を介して形成されたゲート電極１１１とから成り、周辺回路の一部を構成するトランジスタが形成されている。第一の層間絶縁膜１１３には、膜を貫通してソース１０９及びドレイン１１２に達するコンタクト孔１２９ａが形成され、コンタクト孔１２９ａの内部にはコンタクトプラグ１２９が形成されている。コンタクトプラグ１２９は、コンタクト孔１２９ａの壁面及び底面に成膜された窒化チタン１１７と、窒化チタン１１７を介してコンタクト孔１２９ａの内部に充填されたタングステン１１８とから構成されている。コンタクトプラグ１２９に接するソース１０９及びドレイン１１２の表面部分にはチタンシリサイド１１６が形成されている。
コンタクトプラグ１２９に接して、第一の層間絶縁膜１１３上には、順次に成膜された窒化タングステン１１９及びタングステン１２０から成る第一の配線が形成されている。第一の配線は、第二の層間絶縁膜１２１に被覆されている。
第二の層間絶縁膜１２１、第三の層間絶縁膜１２３、及び第四の層間絶縁膜１２８を貫通して、一方の第一の配線に達するコンタクト孔１３０ａが形成され、コンタクト孔１３０ａの内部には、プラグ１３０が形成されている。プラグ１３０は、コンタクト孔１３０ａの壁面及び底面に成膜された窒化チタン１３１と、窒化チタン１３１を介してコンタクト孔１３０の内部に充填されたタングステン１３２とから構成されている。
プラグ１３０に接して第四の層間絶縁膜１２８上には、順次に成膜された、窒化チタン１３３、アルミニウム１３４、及び窒化チタン１３５から成る第二の配線が形成されている。プラグ１４２に接して第四の層間絶縁膜１２８上には、第二の配線と同様に、順次に成膜された、窒化チタン１３９、アルミニウム１４０、及び窒化チタン１４１から成る第三の配線が形成されている。半導体装置１００には、その他、DRAMを構成するのに必要な、層間絶縁膜、コンタクトプラグ、及び配線等が形成されている。本実施形態の半導体装置によれば、第１実施形態の半導体装置１０と同様の効果を得ることが出来る。
図３０（ａ）〜（ｄ）及び図３１（ｅ）〜（ｇ）に、第３実施形態に係る半導体装置の製造方法について、製造段階を順次に示す。これらの図は、図１の符号Ａに相当する部分を示している。先ず、シリコン基板にソース、ドレイン等を形成し、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。次いで、ゲート電極を覆ってシリコン基板上に第一の層間絶縁膜を形成する。
引き続き、第一の層間絶縁膜上に第二の層間絶縁膜２０１を成膜し、第一の層間絶縁膜及び第二の層間絶縁膜２０１を貫通して、ドレインに達するコンタクト孔２０２ａを形成する。次いで、ＣＶＤ法によりコンタクト孔２０２ａが埋まる程度に、リンをドープした多結晶のシリコンを堆積する。更に、コンタクト孔２０２ａの外部に堆積されたシリコンをＣＭＰ法（化学的機械研磨法）により除去し、コンタクト孔２０２ａの内部のシリコンを残存させることによって、シリコンプラグ２０２を形成する。
次いで、CVD法により、窒化シリコンから成る第三の層間絶縁膜２０３及び酸化シリコンから成る厚い第四の層間絶縁膜２０４をそれぞれ成膜する。引き続き、第三の層間絶縁膜２０３及び第四の層間絶縁膜２０４をエッチングし、シリコンプラグ２０２の表面が露出する深孔２０５を形成する。深孔２０５は、その水平断面が円形に近い楕円形になるように形成する。この工程では、メモリアレイ領域２００Ａを取り囲むダミー溝２０６を同時に形成する（図３０（ａ））。
次いで、CVD法によりチタンを成膜しつつ、シリコンプラグ２０２の表面からシリサイド化反応を生じさせる。これによって、シリコンプラグ２０２の表面部分をチタンシリサイド２０７に形成すると共に、全面に厚さが20nmの窒化チタン２１５を成膜する。CVD法を用いた窒化チタンの成膜は、四塩化チタンとアンモニアとの反応を利用して行う。窒化チタンの成膜は、CVD法以外にも、酸化アルミニウムと同様に、パルス成膜法で成膜することも出来る。引き続き、公知のリソグラフイ技術を用い、ホトレジストから成る第五の絶縁膜２０９を深孔２０５及びダミー溝２０６の内部に選択的に充填する（図３０（ｂ））。
次いで、公知のドライエッチング法により、表面に露出した窒化チタン２１５を除去する。深孔２０５の底面及び壁面に残留した窒化チタン２１５は、下部電極２０８の底部２０８ａ及び筒状部２０８ｂをそれぞれ構成する。引き続き、除去液を用いて、深孔２０５内の第五の絶縁膜２０９を除去する（図３０（ｃ））。なお、深孔２０５の開口幅と深さとによるアスペクト比が７以上になると、深孔の底面の窒化チタンはエッチングされなくなる。従って、アスペクト比が７以上の場合には、深孔２０５内を第五の絶縁膜２０９で充填しなくても、深孔２０５の底面に窒化チタンを残存させたまま、第四の層間絶縁膜２０４上に露出した窒化チタン２１５を除去することができる。
次いで、周辺回路領域２００Ｂ及びその近傍をホトレジスト２１０で被覆する。この際に、ホトレジスト２１０の端部がダミー溝２０６の内部に位置するようにする（図３０（ｄ））。引き続き、弗化水素酸溶液を用いた湿式エッチング法により、露出した第四の層間絶縁膜２０４をその厚さの半分程度で除去する。これによって、下部電極２０８の一部を第四の層間絶縁膜２０４より上に突出させると共に、その外壁の一部を露出させる（図３１（ｅ））。
ホトレジスト２１０を除去した後、有機アルミニウム化合物を原料とし、オゾンを酸化剤とするパルス成膜法により、膜厚が4nmの酸化アルミニウム２１１を成膜する。更に、連続して、有機ハフニウム化合物を原料とし、オゾンを酸化剤とするパルス成膜法により、膜厚が3nmの酸化ハフニウム２１２を成膜する。これによって、下層を構成する酸化アルミニウム２１１、及び上層を構成する酸化ハフニウム２１２から成る容量絶縁膜２１３を形成する（図３１（ｆ））。
引き続き、CVD法により、窒化チタンを深孔２０５の内部を充填しつつ全面に堆積し、上部電極２１４を形成する（図３１（ｇ））。更に、スルーホールの形成、及び配線層の形成などを行うことによって、DRAMとして半導体装置を完成させることが出来る。なお、上部電極２１４は、CVD法によって窒化チタンを成膜した後、スパッタ法で窒化チタンやタングステンを堆積して形成することも出来る。或いは、下部電極２０８と同様にパルス成膜法を用いて成膜することもでき、この場合、ステップカバレージを良好に維持できるので、薄い膜厚の電極を形成でき、より微細な構造のキャパシタを形成できる。
なお、本実施形態では、容量絶縁膜を２層膜で構成したが、第２実施形態のように３層膜で構成してもよく、更に、第２実施形態の変形例のように、酸化ハフニウムを多結晶化させても構わない。
図３２に、第３実施形態の第１変形例に係る半導体装置の断面を示す。半導体装置２３０では、第四の層間絶縁膜２０４が、メモリアレイ領域２００Ａにおいて周辺回路領域２００Ｂと同じ高さまで形成されている。また、下部電極２０８の上部が第四の層間絶縁膜２０４より上に突出せず、筒状部２０８ｂが、深孔２０５の壁面のみに形成されている。半導体装置２３０の製造に際しては、図３０（ｄ）、図３１（ｅ）に示した、ホトレジスト２１０の被覆、第四の層間絶縁膜２０４のエッチング、及びホトレジスト２１０の除去を行わず、図３０（ｃ）に示したの工程に後続して、容量絶縁膜の形成を行う。本変形例によれば、下部電極２０８が第四の層間絶縁膜２０４より上に突出しないので、下部電極２０８の倒壊等を抑制できる。
図３３に、第３実施形態の第２変形例に係る半導体装置の断面を示す。半導体装置２３１では、メモリアレイ領域２００Ａにおける第四の層間絶縁膜２０４が全て除去されている。また、下部電極２０８が王冠構造に形成され、筒状部２０８ｂの外壁面の殆どが容量絶縁膜２１３に覆われ、且つ酸化アルミニウム２１１の一部が第三の層間絶縁膜２０３に接している。半導体装置２３１の製造に際しては、図３１（ｅ）に示した工程において、露出した第四の層間絶縁膜２０４を全て除去する。本変形例によれば、大きな電極面積を確保できるので、キャパシタの容量を増大させることが出来る。
図３４に、第３実施形態の第３変形例に係る半導体装置の断面を示す。半導体装置２４０では、第一の層間絶縁膜２４１におけるシリコンプラグ２０２の上部が、金属シリサイド２４２に形成され、第二の層間絶縁膜２０１におけるコンタクト孔２０２ａの内部には、金属プラグ２４３が形成されている。本変形例によれば、下部電極２０８を構成する窒化チタンが、金属プラグ２４３及び金属シリサイド２４２を介して、シリコンプラグ２０２に接続されることによって、下部電極２０８とシリコンプラグ２０２との間の抵抗を低減できる。これによって、半導体装置の動作速度を向上させることが出来る。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
容量絶縁膜を酸化タンタルで構成した従来の半導体装置の構成を示す断面図である。 図１のキャパシタの層構造を模式的に示す断面図である。 図１、２の半導体装置について、リーク電流と印加電圧との関係を示すグラフである。 図１、２の半導体装置について、リーク電流と電圧の印加時間との関係を示すグラフである。 図１、２の半導体装置について、BTストレス印加後のリーク電流と印加電圧との関係を示すグラフである。 容量絶縁膜を酸化アルミニウムで構成した従来の半導体装置の層構造を模式的に示す断面図である。 図６の半導体装置について、リーク電流と印加電圧との関係を示すグラフである。 図６の半導体装置について、リーク電流と電圧の印加時間との関係を示すグラフである。 図６の半導体装置について、BTストレス印加後のリーク電流と印加電圧との関係を示すグラフである。 図６の半導体装置の上部電極に負の電圧を印加した際の様子を模式的に示す断面図である。 実験１の半導体装置について、キャパシタの層構造を模式的に示す断面図である。 実験１の半導体装置について、リーク電流と印加電圧との関係を示すグラフである。 実験１の半導体装置について、リーク電流と電圧の印加時間との関係を示すグラフである。 実験１の半導体装置について、BTストレス印加後のリーク電流と印加電圧との関係を示すグラフである。 実験２の半導体装置について、リーク電流と印加電圧との関係を示すグラフである。 実験２の半導体装置について、リーク電流と電圧の印加時間との関係を示すグラフである。 実験２の半導体装置について、BTストレス印加後のリーク電流と印加電圧との関係を示すグラフである。 実験３に用いた半導体装置について、キャパシタの層構造を模式的に示す図である。 図１９（ａ）〜（ｃ）は、実験３〜５の半導体装置について、リーク電流と印加電圧との関係をそれぞれ示すグラフである。 本発明の第１実施形態に係る半導体装置の構成を示す断面図である。 第１実施形態の半導体装置について、リーク電流と印加電圧との関係を示すグラフである。 第１実施形態の半導体装置について、リーク電流と電圧の印加時間との関係を示すグラフである。 第１実施形態の半導体装置について、BTストレス印加後のリーク電流と印加電圧との関係を示すグラフである。 本発明の第２実施形態に係る半導体装置について、キャパシタの層構造を模式的に示す図である。 第２実施形態の半導体装置について、リーク電流と電圧の印加時間との関係を示すグラフである。 第２実施形態の半導体装置について、BTストレス印加後のリーク電流と印加電圧との関係を示すグラフである。 第２実施形態の変形例の半導体装置について、リーク電流と電圧の印加時間との関係を示すグラフである。 第２実施形態の変形例の半導体装置について、BTストレス印加後のリーク電流と印加電圧との関係を示すグラフである。 本発明の第３実施形態に係る半導体装置の構成を示す断面図である。 図３０（ａ）〜（ｄ）は、第３実施形態に係る半導体装置の製造方法について、製造段階を順次に示す断面図である。 図３１（ｅ）〜（ｇ）は、第３実施形態に係る半導体装置の製造方法について、図３０に後続する製造段階を順次に示す断面図である。 第３実施形態の第１変形例に係る半導体装置の構成を示す断面図である。 第３実施形態の第２変形例に係る半導体装置の構成を示す断面図である。 第３実施形態の第３変形例に係る半導体装置の構成を示す断面図である。
符号の説明
１０、２０、１００、２３０、２３１、２４０：半導体装置
１１：N型基板
１２：LOCOS
１３：チタンシリサイド
１４：下部電極
１５：容量絶縁膜
１６：上部電極
１７：酸化アルミニウム
１８：酸化ハフニウム
２１：酸化アルミニウム
２２：酸化ハフニウム
２３：酸化アルミニウム
３１：N型基板
３２：LOCOS
３３：下部電極
３４：容量絶縁膜
３５：上部電極
３６：シリコンオキシナイトライド
３７：酸化タンタル
４１，５２：酸化アルミニウム
４２：空乏層
５１：窒化チタン
６１：酸化ハフニウム
１００Ａ：メモリアレイ領域
１００Ｂ：周辺回路領域
１０１：シリコン基板
１０２：ｎウエル
１０３：第一のｐウエル
１０４：第二のｐウエル
１０５：素子分離領域
１０６，１０７：スイッチングトランジスタ
１０８，１１２：ドレイン
１０９：ソース
１１０：ゲート絶縁膜
１１１：ゲート電極
１１３：第一の層間絶縁膜
１１４：コンタクト孔
１１５：シリコン
１１６：チタンシリサイド
１１７：窒化チタン
１１８：タングステン
１１９：窒化タングステン
１２０：タングステン
１２１：第二の層間絶縁膜
１２２：シリコンプラグ
１２２ａ：コンタクト孔
１２３：第三の層間絶縁膜
１２４：金属シリサイド
１２５：下部電極
１２５ａ：（下部電極の）底部
１２５ｂ：（下部電極の）筒状部
１２６：容量絶縁膜膜
１２７：上部電極
１２８：第四の層間絶縁膜
１２９：コンタクトプラグ
１２９ａ：コンタクト孔
１３０：プラグ
１３０ａ：コンタクト孔
１３１：窒化チタン
１３２：タングステン
１３３：窒化チタン
１３４：アルミニウム
１３５：窒化チタン
１３６：引出し配線
１３７：窒化チタン
１３８：タングステン
１３９：窒化チタン
１４０：アルミニウム
１４１：窒化チタン
１４２：プラグ
１４２ａ：コンタクト孔
１４３：ビット線コンタクト
１４４：深孔
１４５：酸化アルミニウム
１４６：酸化ハフニウム
２００Ａ：メモリアレイ領域
２００Ｂ：周辺回路領域
２０１：第二の層間絶縁膜
２０２：シリコンプラグ
２０２ａ：コンタクト孔
２０３：第三の層間絶縁膜
２０４：第四の層間絶縁膜
２０５：深孔
２０６：ダミー溝
２０７：チタンシリサイド
２０８：下部電極
２０８ａ：（下部電極の）底部
２０８ｂ：（下部電極の）筒状部
２０９：第五の絶縁膜
２１０：ホトレジスト
２１１：酸化アルミニウム
２１２：酸化ハフニウム
２１３：容量絶縁膜
２１４：上部電極
２１５：窒化チタン
２４１：第一の層間絶縁膜
２４２：金属シリサイド
２４３：金属プラグ
２４４：シリコン基板
２４５：ゲート電極

Claims (5)

  1. 半導体基板上にスタック型のキャパシタを形成する工程において、
    金属又は金属化合物から成る下部電極を形成する工程と、
    前記下部電極上に、第１の酸化アルミニウム膜、酸化ハフニウム膜、及び、第２の酸化アルミニウム膜を順次に成膜して容量絶縁膜を形成する工程と、
    前記容量絶縁膜に接する金属又は金属化合物から成る上部電極を形成する工程と、を有し、
    前記容量絶縁膜を形成する工程が、前記第１の酸化アルミニウム膜を堆積する工程と、非晶質酸化ハフニウム膜を堆積する工程と、前記第２の酸化アルミニウム膜を堆積する工程と、前記非晶質酸化ハフニウム膜を多結晶化する工程と、を順次に含むことを特徴とする半導体装置の製造方法。
  2. 半導体基板上にスタック型のキャパシタを形成する工程において、
    金属又は金属化合物から成る下部電極を形成する工程と、
    前記下部電極上に、第１の酸化アルミニウム膜、酸化ハフニウム膜、及び、第２の酸化アルミニウム膜を順次に成膜して容量絶縁膜を形成する工程と、
    前記容量絶縁膜に接する金属又は金属化合物から成る上部電極を形成する工程と、を有し、
    前記容量絶縁膜を形成する工程が、前記第１の酸化アルミニウム膜を堆積する工程と、非晶質酸化ハフニウム膜を堆積する工程と、該非晶質酸化ハフニウム膜を多結晶化する工程と、前記第２の酸化アルミニウム膜を堆積する工程と、を順次に含むことを特徴とする半導体装置の製造方法。
  3. 半導体基板上にスタック型のキャパシタを形成する工程において、
    金属又は金属化合物から成る下部電極を形成する工程と、
    前記下部電極上に、第１の酸化アルミニウム膜、非晶質酸化ハフニウム膜、及び、第２の酸化アルミニウム膜を順次に成膜して容量絶縁膜を形成する工程と、
    前記容量絶縁膜に接する金属又は金属化合物から成る上部電極を形成する工程と、を有し、
    前記上部電極を形成する工程が、前記非晶質酸化ハフニウム膜を多結晶化する工程を含むことを特徴とする半導体装置の製造方法。
  4. 前記第１の酸化アルミニウム膜と第２の酸化アルミニウム膜の膜厚の合計が、2nm以上で5nm以下である、請求項１〜３の何れか一に記載の半導体装置の製造方法。
  5. 前記酸化ハフニウム膜の膜厚が、3nm以上で6nm以下である、請求項１〜４の何れか一に記載の半導体装置の製造方法。
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