CN112713239A - 包括埋入式磁阻式随机存取存储器半导体装置的制作方法 - Google Patents
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Abstract
本发明公开一种包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，包括：提供半导体结构，包括存储器区域和逻辑区域，其中半导体结构包括第一层间介电层和设置于第一层间介电层上的至少一磁阻式随机存取存储器单元，磁阻式随机存取存储器单元会被设置于存储器区域内；沉积第二层间介电层，覆盖住第一层间介电层和磁阻式随机存取存储器单元；沉积掩模层，顺向性地覆盖住第二层间介电层；施行平坦化制作工艺，以去除位于存储器区域内的该掩模层；以及在施行平坦化制作工艺之后，去除位于逻辑区域内的掩模层。
Description
技术领域
本发明涉及一种形成半导体装置的方法，特别是涉及一种包括埋入式磁阻式随机存取存储器的半导体装置的制作方法。
背景技术
近年来半导体装置尺寸日益减小。对半导体技术来说，持续缩小半导体结构尺寸、改善速率、增进效能、提高密度及降低每单位集成电路的成本，为半导体技术重要的发展目标。
随着半导体装置尺寸的缩小，其电子特性仍然必须维持甚至是更进一步地改善，以符合市场上对应用的电子产品的要求。举例来说，半导体装置中各层结构与所属元件若有损伤或是表面不平整，都会对元件的电子特性造成不可忽视的影响，因此这对半导体业者而言是需注意的重要问题之一。
在制备半导体装置的后段制作工艺中，通常会对覆盖住基板的层间介电层施行平坦化制作工艺，以获得具有平坦表面的层间介电层。然而，由于现行的平坦化制作工艺通常是以消耗时间去判别平坦化制作工艺的终点，此通常造成晶片批次间或同一晶片的不同区域间的层间介电层具有较大的高度和平坦度的变异，因而不利于后续制作工艺的进行。
因此，需要提出一种改良的半导体装置的制作方法，以改善现有制作方法中存在的缺失。
发明内容
有鉴于此，本发明提出一种改良的半导体装置的制作方法，以改善现有制作方法中存在的缺陷。
本发明的一实施例揭露了一种包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，包括：提供半导体结构，包括存储器区域和逻辑区域，其中半导体结构包括第一层间介电层和设置于第一层间介电层上的至少一磁阻式随机存取存储器单元，磁阻式随机存取存储器单元会被设置于存储器区域内；沉积第二层间介电层，覆盖住第一层间介电层和磁阻式随机存取存储器单元；沉积掩模层，顺向性地覆盖住第二层间介电层；施行平坦化制作工艺，以去除位于存储器区域内的掩模层；以及在施行平坦化制作工艺之后，去除位于逻辑区域内的掩模层。
本发明的另一实施例揭露了一种包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，包括：提供半导体结构，包括第一层间介电层和设置于第一层间介电层之上的至少一磁阻式随机存取存储器单元；沉积第二层间介电层，覆盖住第一层间介电层和至少一磁阻式随机存取存储器单元，其中第二层间介电层包括突出部，设置于磁阻式随机存取存储器单元上；沉积掩模层，顺向性地覆盖住第二层间介电层；形成图案化掩模层于掩模层之上，其中图案化掩模层具有开口，致使突出部暴露出于开口；蚀刻暴露出于开口的突出部，以于突出部中形成沟槽；以及施行平坦化制作工艺，以移除突出部。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1是本发明一实施例在沉积层间介电层后的半导体装置的剖面示意图；
图2是本发明一实施例在沉积掩模层之后的半导体装置的剖面示意图；
图3是本发明一实施例对第二层间介电层和掩模层施行平坦化制作工艺后的半导体装置的剖面示意图；
图4是本发明一实施例去除掩模层后的半导体装置的剖面示意图；
图5是本发明一实施例在平坦化第二层间介电层后的半导体装置的剖面示意图；
图6是本发明一实施例在第二层间介电层上形成图案化掩模层后的半导体装置的剖面示意图；
图7是本发明一实施例蚀刻暴露出于开口的第二层间介电层的半导体装置的剖面示意图；
图8是本发明一实施例在第二层间介电层中形成导电内连线的半导体装置的剖面示意图；
图9是本发明另一实施例在第二层间介电层中形成沟槽的半导体装置的剖面示意图；
图10是本发明一实施例的半导体装置的制作方法流程图。
主要元件符号说明
10 基板
12 第一层间介电层
14-1～14-4 埋入式磁阻式存储器单元
16 磁隧道结堆叠
18-1 顶电极
18-2 底电极
20 掩模层
22 导电插塞
24 金属内连线
30 蚀刻停止层
32 介电层
34 保护层
36 第二层间介电层
38 突出部
40 掩模层
50 图案化掩模层
52 开口
54 沟槽
60 金属内连线
62 蚀刻停止层
70 图案化掩模层
74 沟槽
100 半导体装置
200 制作方法
202、204、206、208、210 步骤
A1 存储器区域
A2 逻辑区域
ΔH1 第一高度差
ΔH2 第二高度差
ΔH3 第三高度差
ΔH4 第四高度差
ΔH5 第五高度差
具体实施方式
通过参考下文中的详细说明并同时结合附图，本技术领域的技术人员可理解本发明的内容。需注意的是，考虑到附图的简洁性，并为了使本技术领域的技术人员能容易了解，附图中的特定元件并非依照实际比例绘制。此外，附图中各元件的数量及尺寸仅作为示意，并非用来限制本发明的范围。
本发明说明书与后附的权利要求中会使用某些词汇来指称特定元件。本领域的技术人员应理解，半导体元件制造商可能会以不同的名称来指称相同的元件。本文并不意在区分那些功能相同但名称不同的元件。在权利要求书与下文说明书中，「包含」、「包括」及「具有」等词为开放式用语，因此其应被解释为「含有但不限定为…」的意思。
说明书与权利要求中所使用的序数例如「第一」、「第二」等的用词，以修饰请求项的元件，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
在说明书及与权利要求中当中所提及的「电连接」、「耦接」、「耦合」一词包含任何直接及间接的电气连接手段。举例而言，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。
另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述附图中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了附图中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述也应通过类似的方式予以解释。
在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。
图1是本发明一实施例在沉积层间介电层后的半导体装置的剖面示意图。参照图1，半导体装置100包括基板10、第一层间介电层12、金属内连线24、埋入式磁阻式存储器单元14-1～14-4、以及第二层间介电层36。其中，半导体装置100可以被区分成至少二区域，例如存储器区域A1和逻辑区域A2。在本文中，「存储器区域」是指半导体装置100中的一区域，此区域中的第一层间介电层12和第二层间介电层36间会被设置有存储器单元，而「逻辑区域」是指半导体装置100中的另一区域，此区域中的第一层间介电层12和第二层间介电层36间没有设置任何存储器单元。此外，存储器区域A1所占基板的面积会远小于逻辑区域A2所占基板的面积，举例而言，根据本发明一实施例，存储器区域A1和逻辑区域A2占基板10面积间的比例可介于1：25至1：100之间。
其中，基板10可以是半导体基板或是绝缘体积板。第一层间介电层12会被设置于基板10之上，其可以具有一平坦的顶面。第一层间介电层12可组成可以是超低介电常数材料(ultra-low-k dielectric material)，其介电常数可介于1.5至3.5之间。金属内连线24可以被设置于第一层间介电层12的上部区域中，其可电连接至上方的埋入式磁阻式存储器单元14-1～14-4，并将埋入式磁阻式存储器单元14-1～14-4电连接至半导体装置100中的其他部件，或是将埋入式磁阻式存储器单元14-1～14-4电连接至其他半导体装置。埋入式磁阻式存储器单元14-1～14-4会被设置于第一层间介电层12上，其由下至上可至少包括底电极18-2、磁隧道结堆叠(magnetic tunnel junction stacks,MTJ stacks)16、顶电极18-1、以及掩模层20。各埋入式磁阻式存储器单元14-1～14-4可以通过导电插塞22而电连接至下方的金属内连线24。其中，上述的底电极18-2和顶电极18-1的组成可以是包括钌(Ru)的金属或合金，磁隧道结堆叠16可包括固定层(fixed layer)、自由层(free layer)、以及设置于固定层和自由层之间的隧穿层(tunnel dielectric layer)。此外，磁隧道结堆叠16也可包括蚀刻停止层和阻障层，但不限定此。上述掩模层20可以是导电掩模层，可例如是TiN。第二层间介电层36同样可由超低介电常数材料所组成，其介电常数可介于1.5至3.5之间。
此外，第一层间介电层12和基板10之间可以另设置有其他的层或是部件，例如另一层间介电层、金属内连线、导电插塞或半导体元件，但不限定于此。又，第一层间介电层12和第二层间介电层36间另可设置有蚀刻停止层30、介电层32、和保护层34。其中，蚀刻停止层30的组成可以是SiCN，在形成容纳导电插塞22的孔洞时，其可用于保护金属内连线24的顶面，避免金属内连线24被过度蚀刻。保护层34的组成可以不同于掩模层20和第二层间介电层36的组成，例如可以是SiN或其他合适的绝缘材料。保护层34可以顺向性地覆盖住各埋入式磁阻式存储器单元14-1～14-4，特别是可以顺向性地覆盖住掩模层20的顶面和磁隧道结堆叠16的侧面。
仍参照图1，由于存储器区域A1中设置有埋入式磁阻式存储器单元14-1～14-4，因此在沉积第二层间介电层36之后，第二层间介电层36在存储器区域A1中的顶面会高于第二层间介电层36在逻辑区域A2中的顶面，使得两者间存在高度差，例如第一高度差ΔH1，第一高度差ΔH1可以介于500埃至2000埃之间，但不限定于此。而落入上述高度差内的第二层间介电层36可以被视为是第二层间介电层36的突出部38。
图2是本发明一实施例在沉积掩模层之后的半导体装置的剖面示意图。参照图2，可以在第二层间介电层36的顶面沉积掩模层40，致使掩模层40可以顺向性的覆盖住第二层间介电层36的全部顶面。根据本发明的一实施例，掩模层40的组成会不同于第二层间介电层36的组成，因此在后续的平坦化制作工艺中，掩模层40被移除的速率会低于第二层间介电层36被移除的速率。举例来说，掩模层40可以是包括TiN或SiN的单层或复合层，其厚度可以是第二层间介电层36厚度的0.01至0.1之间。在后续的平坦化制作工艺中，掩模层40和第二层间介电层36间被移除的速率比(或称为蚀刻选择比)可介于1：5至1：1000之间。
另外，根据本发明的其他实施例，为了使得后续的平坦化制作工艺能够更有效的降低第二层间介电层36在不同区域间的高度差，特别是第一高度差ΔH1，可以选择性的在掩模层40上方沉积额外的单层或多层介电层，例如超低介电常数介电层、TEOS、或PEOS，但不限定于此。
图3是本发明一实施例对第二层间介电层和掩模层施行平坦化制作工艺后的半导体装置的剖面示意图。接着，可以对图2的半导体装置100施行平坦化制作工艺，以使得第二层间介电层36从原先的第一高度差ΔH1降低至第二高度差ΔH2，而形成如图3所示的结构。参照图3，在施行平坦化制作工艺之后，第二层间介电层36在存储器区域A1中的顶面和埋入式磁阻式存储器单元14-1～14-4中的掩模层20的顶面间会具有高度差，例如第三高度差ΔH3。此外，原本位于存储器区域A1中的掩模层40也会被完全去除，致使掩模层40只会残留于逻辑区域A2中。因此，在完成平坦化制作工艺之后，位于存储器区域A1中的第二层间介电层36的全部顶面会暴露出于掩模层40，而位于逻辑区域A2中的第二层间介电层36仅部分顶面会暴露出于掩模层40。
由于逻辑区域A2的面积会远大于存储器区域A1的面积，且掩模层40会覆盖住大部分的逻辑区域A2。通过将掩模层40和第二层间介电层36间的蚀刻选择比设定于1：5至1：1000之间，在平坦化制作工艺中，当发现蚀刻速率大幅降低或是检测到已研磨到大部分掩模层40的讯号时，则代表平坦化制作工艺已达终点，如此可以使得平坦化制作工艺的终点更容易被判断。
图4是本发明一实施例去除掩模层后的半导体装置的剖面示意图。接着，可以对图3的半导体装置100施行蚀刻制作工艺，例如干蚀刻制作工艺或湿蚀刻制作工艺，以完全移除位于第二层间介电层36上方的掩模层40。在此蚀刻制作工艺中，蚀刻剂对于掩模层40的蚀刻速率会远高于第二层间介电层36的蚀刻速率，两者间的蚀刻速率可以介于5：1至1000：1之间。因此当蚀刻制作工艺结束时，不同区域中的第二层间介电层36的顶面高度差仍可等同或略小于前述的第二高度差ΔH2。
图5是本发明一实施例在平坦化第二层间介电层后的半导体装置的剖面示意图。接着，可以对图4的半导体装置100施行另一平坦化制作工艺，以进一步降低第二层间介电层36的高度(或称厚度)，而得到如图5所示的结构。参照图5，在施行平坦化制作工艺之后，不同区域间的第二层间介电层36的高度差会从原先的第二高度差ΔH2降低至第四高度差ΔH4，而在存储器区域A1中的第二层间介电层36顶面和埋入式磁阻式存储器单元14-1～14-4中的掩模层20的顶面间的高度差会从原先的第三高度差ΔH3降低至第五高度差ΔH5。
图6是本发明一实施例在第二层间介电层上形成图案化掩模层后的半导体装置的剖面示意图。接着，可以在第二层间介电层36上形成图案化掩模层50。根据本发明的一实施例，图案化掩模层50可以是图案化光致抗蚀剂层，其可以通过适当的光刻制作工艺而形成。此外，根据本发明的另一实施例，图案化掩模层50也可以是图案化介电层，其可以通过适当的沉积、光刻、蚀刻制作工艺而形成。图案化掩模层50可以具有至少一开口52，设置于存储器区域A1内，且较佳不会被设置于逻辑区域A2内。换言之，只有位于存储器区域A1内的第二层间介电层36可以被暴露出于开口52。
图7是本发明一实施例蚀刻暴露出于开口的第二层间介电层的半导体装置的剖面示意图。接着，参照图7，可以施行一蚀刻制作工艺，以蚀刻暴露出于开口52的第二层间介电层36，直至暴露出覆盖住埋入式磁阻式存储器单元14-1～14-4的保护层34。在蚀刻过程中，当蚀刻至保护层34时，由于保护层34的组成相异于第二层间介电层36的组成，因此可通过检测器去检测蚀刻生成物的浓度，而判别蚀刻终点。当蚀刻制作工艺结束时，第二层间介电层36中会形成沟槽54，使得沟槽54的侧面会被第二层间介电层36包围，或被视为是被残留的突出部38包围，且沟槽54的底面大致会切齐保护层34的顶面。
接着，可以进一步去除图案化掩模层50，并施行另一蚀刻制作工艺或平坦化制作工艺，以得到一平坦的第二层间介电层36。
图8是本发明一实施例在第二层间介电层中形成导电内连线的半导体装置的剖面示意图。接着，参照图8，可以于第二层间介电层36中形成金属内连线60。接着，在第二层间介电层36和金属内连线60的顶面上沉积一蚀刻停止层62。在后续的制作工艺中，根据不同需求，可以进一步于蚀刻停止层62上形成层间介电层、导电内连线或导电插塞，以将各埋入式磁阻式存储器单元14-1～14-4的顶电极18-1电连接至其他半导体部件。
图9是本发明另一实施例在第二层间介电层中形成沟槽的半导体装置的剖面示意图。根据本发明的另一实施例，在图2和图3的制作工艺阶段间，可以额外于第二层间介电层36的突出部38间形成沟槽，以利于后续平坦化第二层间介电层36的制作工艺。参照图9，在完成图2的制作工艺阶段后，可以在第二层间介电层36和掩模层40上形成图案化掩模层70。根据本发明的一实施例，图案化掩模层70可以是图案化光致抗蚀剂层，其可以通过适当的光刻制作工艺而形成。此外，根据本发明的另一实施例，图案化掩模层70也可以是图案化介电层，其可以通过适当的沉积、光刻、蚀刻制作工艺而形成。图案化掩模层70可以具有至少一开口，设置于存储器区域A1内，且较佳不会被设置于逻辑区域A2内。换言之，仅位于存储器区域A1内的掩模层40可以被暴露出于开口。
接着，仍如图9所示，可以施行一蚀刻制作工艺，以蚀刻暴露出于开口的掩模层40和第二层间介电层36，以于第二层间介电层36中形成沟槽74。其中，沟槽74可以被视为是被设置于第二层间介电层36的突出部38中，使得沟槽74可以被残留的突出部38包围。沟槽74的深度D可以介于500埃至2000埃之间，且残留突出部的底面宽度W可介于0.25微米(μm)至0.35微米之间。
在完成沟槽74之后，接着可以施行类似图3的制作工艺步骤，以去除图案化掩模层70和大部分的突出部38。由于逻辑区域A2的面积会远大于存储器区域A1的面积，且掩模层40会覆盖住大部分的逻辑区域A2。通过将掩模层40和第二层间介电层36间的蚀刻选择比设定于1：5至1：1000之间，当发现蚀刻速率大幅降低或是检测到已研磨到大部分掩模层40的讯号时，则代表平坦化制作工艺已到终点，如此可以使得平坦化制作工艺的制作工艺终点更容易被判断。
图10是本发明一实施例的半导体装置的制作方法流程图。根据本发明的一实施例，半导体装置的制作方法200包括：步骤202：提供半导体结构，包括存储器区域和逻辑区域，其中半导体结构包括第一层间介电层和设置于第一层间介电层上的至少一磁阻式随机存取存储器单元，磁阻式随机存取存储器单元会被设置于存储器区域内；步骤204：沉积第二层间介电层，覆盖住第一层间介电层和磁阻式随机存取存储器单元；步骤206：沉积掩模层，顺向性地覆盖住第二层间介电层；步骤208：施行平坦化制作工艺，以去除位于存储器区域内的掩模层；以及步骤210：在施行平坦化制作工艺之后，去除位于逻辑区域内的掩模层。
如上述附图的结构和步骤，是用以叙述本发明的部分实施例或应用例，本发明并不限制于上述结构和步骤的范围与应用态样。其他不同结构态样的实施例，例如不同于附图半导体结构或存储器结构的已知组件或其他半导体结构或存储器结构态样都可应用，其示例的结构和步骤可根据实际应用的需求而调整。因此附图的结构仅为举例说明之用，而非限制之用。通常知识者当知，应用本发明的相关结构和步骤过程，例如半导体结构或存储器结构中相关元件和层的排列方式和设置位置、或者制造步骤细节等，都可能以依实际应用样态所需，而可能有相应的调整和变化。再者，通常知识者当知上述示例中所提出的高度、温度、比例等数值仅用以作示例，而非限制之用。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (20)
1.一种包括埋入式磁阻式随机存取存储器(embedded MRAM)的半导体装置的制作方法，其特征在于，包括：
提供半导体结构，包括存储器区域和逻辑区域，其中该半导体结构包括第一层间介电层和设置于该第一层间介电层上的至少一磁阻式随机存取存储器单元，该至少一磁阻式随机存取存储器单元会被设置于该存储器区域内；
沉积第二层间介电层，覆盖住该第一层间介电层和该至少一磁阻式随机存取存储器单元；
沉积掩模层，顺向性地覆盖住该第二层间介电层；
施行平坦化制作工艺，以去除位于该存储器区域内的该掩模层；以及
在施行该平坦化制作工艺之后，去除位于该逻辑区域内的该掩模层。
2.如权利要求1所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该至少一磁阻式随机存取存储器单元会被顺向性的保护层覆盖，且该方法还包括：
在去除位于该逻辑区域内的该掩模层之后，形成图案化掩模层，其中该图案化掩模层包括至少一开口，以暴露出位于该存储器区域内的该第二层间介电层；以及
自该开口蚀刻该第二层间介电层，直至暴露出该保护层。
3.如权利要求1所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该方法还包括：
在施行该平坦化制作工艺之前，形成图案化掩模层于该掩模层之上，其中该图案化掩模层包括设置于该存储器区域内的开口；以及
在施行该平坦化制作工艺之前，蚀刻暴露出于该图案化掩模层的该开口的该掩模层和该第二层间介电层。
4.如权利要求3所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，在蚀刻暴露出于该开口的该掩模层和该第二层间介电层时，会同时于该第二层间介电层中形成一沟槽。
5.如权利要求3所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该图案化掩模层是一图案化光致抗蚀剂。
6.如权利要求1所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，在施行该平坦化制作工艺时，该掩模层和该第二层间介电层间的蚀刻选择比介于1：5至1：1000之间。
7.如权利要求1所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，去除位于该逻辑区域内的该掩模层的步骤包括施行另一平坦化制作工艺。
8.如权利要求7所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，在施行该另一平坦化制作工艺时，该掩模层和该第二层间介电层间的蚀刻选择比介于5：1至1000：1之间。
9.如权利要求1所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该掩模层的厚度和该第二层间介电层的厚度间的比值介于0.01～0.1之间。
10.如权利要求1所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该方法另包括：
在施行该平坦化制作工艺之前，沉积另一掩模层，以顺向性地覆盖住该掩模层。
11.如权利要求10所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该另一掩模层是多层堆叠结构。
12.如权利要求1所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，在沉积该掩模层之前，位于该存储器区域中的该第二层间介电层的顶面会高于位于该逻辑区域中的该第二层间介电层的顶面。
13.如权利要求1所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，所述第一层间介电层具有平坦的表面。
14.如权利要求1所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该半导体结构另包括至少一内连线结构，设置于该第一层间介电层之中，该内连线结构会电连接至该磁阻式随机存取存储器单元。
15.一种制作埋入式磁阻式随机存取存储器的方法，其特征在于，包括：
提供半导体结构，包括第一层间介电层和设置于该第一层间介电层之上的至少一磁阻式随机存取存储器单元；
沉积第二层间介电层，覆盖住该第一层间介电层和该至少一磁阻式随机存取存储器单元，其中该第二层间介电层包括突出部，设置于该磁阻式随机存取存储器单元之上；
沉积掩模层，顺向性地覆盖住该第二层间介电层；
形成图案化掩模层于该掩模层之上，其中该图案化掩模层具有开口，致使该突出部暴露出于该开口；
蚀刻暴露出于该开口的该突出部，以于该突出部中形成沟槽；以及
施行平坦化制作工艺，以移除该突出部。
16.如权利要求15所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，在蚀刻暴露出于该开口的该突出部时，会同时形成该沟槽和位于该沟槽至少一侧的一残留突出部。
17.如权利要求16所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该沟槽的深度介于500埃至2000埃之间。
18.如权利要求16所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该残留突出部的底面宽度介于0.25微米(μm)至0.35微米之间。
19.如权利要求15所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，在施行该平坦化制作工艺时，该掩模层和该第二层间介电层间的蚀刻选择比介于1：5至1：1000之间。
20.如权利要求15所述的包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，其特征在于，该方法进一步包括：在移除该突出部之后，移除全部该掩模层。
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