CN109585285B - 半导体装置的形成方法 - Google Patents

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Abstract

半导体装置的形成方法包括形成自基板凸起的结构，形成介电层以覆盖结构，形成虚置层以覆盖介电层，以及进行平坦化工艺以完全移除虚置层。平坦化工艺对虚置层的移除速率小于对介电层的移除速率。

Description

半导体装置的形成方法
技术领域
本公开实施例关于半导体装置的形成方法，更特别关于平坦化介电层上表面的方法。
背景技术
沉积于结构上的薄膜，可能自基板凸起而具有不平坦的形貌。如此一来，需对薄膜进行平坦化工艺，使薄膜具有平坦表面以进行后续工艺。同时以光刻工艺提供图案化层于未形成结构的区域上，以作为平坦化薄膜时的控制层。然而这种工艺复杂又昂贵。
发明内容
本公开一实施例提供的半导体装置的形成方法，包括：形成结构，且结构自基板凸起；形成介电层，以覆盖结构；形成虚置层，以覆盖介电层；以及进行平坦化工艺，以完全移除虚置层，其中平坦化工艺对虚置层的材料的移除速率，小于对介电层的材料的移除速率。
附图说明
图1系本公开实施例中，半导体装置的形成方法其工艺步骤。
图2系本公开实施例中，半导体装置的形成方法其工艺步骤。
图3系本公开实施例中，半导体装置的形成方法其工艺步骤。
图4系本公开实施例中，半导体装置的形成方法其工艺步骤。
图5系本公开实施例中，记忆装置的剖视图，其层间介电层系由实施例的形成方法而成。
图6系本公开实施例中，半导体装置的形成方法其工艺步骤。
图7系本公开实施例中，半导体装置的形成方法其工艺步骤。
图8系本公开实施例中，半导体装置的形成方法其工艺步骤。
图9系本公开实施例中，半导体装置的形成方法其工艺步骤。
图10系本公开实施例中，半导体装置的形成方法其工艺步骤。
图11系本公开实施例中，半导体装置的形成方法其工艺步骤。
图12系本公开实施例中，半导体装置的形成方法其工艺步骤。
图13系本公开实施例中，半导体装置的形成方法其工艺步骤。
图14系本公开实施例中，半导体装置的形成方法其工艺步骤。
图15系本公开实施例中，半导体装置的形成方法其工艺步骤。
图16系本公开实施例中，半导体装置的形成方法其工艺步骤。
图17系本公开实施例中，半导体装置的形成方法其工艺步骤。
图18系本公开实施例中，半导体装置的形成方法其工艺步骤。
图19系本公开实施例中，半导体装置的形成方法其工艺步骤。附图标记说明：
A-A’水平面
C1、C2存储器
D漏极区
ESL1第一蚀刻停止层
ESL2第二蚀刻停止层
G栅极层
GI栅极介电层
ILD1第一层间介电层
ILD2第二层间介电层
ILD3第三层间介电层
ILD4第四层间介电层
ILD4’、ILD4”、17层间介电层
M、560金属层
p间距
PR光致抗蚀剂图案
R1记忆区
R2周边区
S源极区
t”、tc、t0、t1、t1’、t2、t3、t4厚度
w宽度
10、101基板
11图案
12、411’、414’、412’、415’、416’、418’、500开口
13介电层
14、141部分
15、151凸起
16、519虚置层
24、25、26晶体管
100记忆装置
111、112、113、114、115、311、312、314、318、411、412、414接点
211、212、213、214线路层
215、315、316、318、415、416、418金属线路
510、511底电极
512记忆膜
513顶电极
514、514”间隔物层
514’保留部分
559导电层
561电极层
562新兴记忆膜
563顶电极层
具体实施方式
下述公开内容提供许多不同实施例或实例以实施本公开的不同结构。下述特定构件与排列的实施例系用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多个实例可采用重复标号和/或符号使说明简化及明确，但这些重复不代表多种实施例中相同标号的元件之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
在本公开实施例中，用语“约”与“近似”指的参数数值等于所述数值，或者在所述数值的范围中考虑设计误差、工艺误差、量测误差、或类似误差。本领域普通技术人员应理解这些说明。
图1至图4系本公开实施例中，半导体装置的形成方法其工艺步骤。
如图1所示，半导体装置的图案11形成于基板10上。在一些实施例中，图案11包含但不限于视形成的半导体装置如晶体管而定的半导体材料层(如硅层、锗层、和/或硅锗层)，或视半导体装置的多种层中的电性连接而定的导电材料(如金属层或掺杂的多晶硅层)。在其他实施例中，每一图案11可为集成结构，其包含存储器如埋置磁阻随机存取存储器或埋置电阻随机存取存储器。在一些实施例中，图案11自基板10凸起，并彼此之间隔有空间或开口12。
基板10可为半导体基板，其组成可为硅、锗、硅锗、碳化硅、磷化硅、碳磷化硅、磷化铟、砷化铟、砷化镓、砷化铝铟、磷化铟镓、砷化铟镓、砷化镓锑、氮磷化镓、氮磷化铝、或任何其他合适材料。基板10亦可为绝缘基板如玻璃基板。
虽然图1未图示，但在形成图案11前，可形成一或多层如半导体层(组成可为硅、锗、或任何其他合适的半导体材料)、介电层(组成可为旋转涂布玻璃、氧化硅、氮化硅、氮氧化硅、或氮碳氧化硅)、或导电层(组成可为铜、钨、铝、铝铜、氮化钛、钛钨、钛、钴、镍、氮化钽、钽、碳化钽铝、碳化钛、碳化钽、钛铝、铪钛、钛硅、钽硅、镍硅、铂硅、或碳化钛铝)。在此例中，一或多层(未图示)位于图案11与基板10之间。
如图2所示，形成介电层13以覆盖图案11与图案11未覆盖的基板10的其余表面，且介电层13可作为层间介电层。介电层13包含一或多层的绝缘材料如氧化硅、氮化硅、氮氧化硅、或氮碳氧化硅，且其形成方法可为低压化学气相沉积、等离子体增强化学气相沉积、可流动的化学气相沉积、或任何其他合适工艺。在一些实施例中，介电层13为旋转涂布玻璃或掺杂氟的硅酸盐玻璃。在一些实施例中，介电层13的组成为介电常数低于约2.5的极低介电常数介电物，或介电常数大于极低常数介电物的介电常数但小于热氧化物的介电常数的低介电常数介电物。在一些实施例中，介电层13为多孔层。在一些实施例中，极低介电常数介电物包括掺杂氟的硅酸盐玻璃、掺杂碳的氧化硅、多孔氧化硅、或多孔的碳氧化硅。用于形成介电层13的材料不限于这些例子，而可为任何其他合适材料。
如图1所示，自基板10凸起的图案11彼此隔有开口12。在此例中，以等离子体增强化学气相沉积、低压化学气相沉积、化学气相沉积、可流动的化学气相沉积、或旋转涂布形成的介电层13可覆盖图案11，且具有对应图案11的形貌，如图2所示。举例来说，介电层13具有凸起15于图案11上。在一些实施例中，介电层13的凸起15其厚度t2可小于或等于图案11的厚度tc。介电层13的部分14(比如介电层13中凸起15以外的其余部分)具有厚度t1，且厚度t1大于图案11的厚度tc。如此一来，在搭配图4说明的下述内容中，对介电层13进行平坦化工艺如化学机械研磨之后，图案11仍维持埋置于保留的介电层13中，而不会被平坦化工艺影响或损伤。
虽然未图示，但介电层13其相邻的凸起15之间的介电层13其部分可具有朝基板10凹陷的下凹结构。当介电层13的材料填入图案11之间的开口12时，相同的材料亦以相同的沉积速率同时形成于图案11上。在介电层13其相邻的凸起15之间的介电层13其部分具有下凹结构的例子中，下凹结构其外表面的最低部分至基板10之间的最短距离可定义厚度t1，且厚度t1大于图案11的厚度tc。如此一来，不论介电层13的形貌为何，在平坦化工艺如化学机械研磨之后保留的介电层13可具有平坦化的表面于图案11上，如搭配图4说明的下述内容。
接着如图3所示，形成虚置层16于介电层13上。在一些实施例中，虚置层16覆盖介电层13的所有上表面，不过本公开实施例不局限于此。
虚置层16可为氮化钛、氮化钽、未掺杂的硅酸盐玻璃、氮氧化硅、或四乙氧基硅烷形成的氧化硅，其移除速率的选择性、摩擦力、光谱、反射率、或其他参数不同于介电层13，可让终点检测工具原位监测平坦化工艺(如化学机械研磨)。在一些实施例中，虚置层16的形成方法可为化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积、物理气相沉积、或任何其他合适工艺。
本领域普通技术人员应理解，形成虚置层16的材料不同于形成介电层13的材料。在一些实施例中，虚置层16可为介电层，但其组成不同于形成介电层13的材料。在一些实施例中，虚置层16与介电层13的材料相同但形成方法不同，因此虚置层16以及介电层13的组合与介电层13相较，具有不同性质如移除速率、摩擦力、光谱、反射率、或其他性质。如此一来，可让终点检测工具原位监测平坦化工艺如化学机械研磨。
如上所述的一些实施例中，虚置层16可作为终点检测层，以监测平坦化工具进行的平坦化工艺(其将搭配图4说明如下)。由于形成介电层13与虚置层16的材料不同，整合至平坦化工具的原位传感与终点检测工具可依据反射光的光谱变化或摩擦力变化，准确检测虚置层16是否完全移除，而避免预料之外的过研磨介电层13。
在一些实施例的相同工艺条件下，化学机械研磨工艺采用的研磨液对介电层13的移除速率，以及对虚置层16的移除速率之间的比例，大于1且小于或等于3。在一些实施例中，相同化学机械研磨工艺对介电层13的移除速率，以及对虚置层16的移除速率之间的比例，可介于1.1至2.9之间，或介于1.5至2.5之间。不过本公开实施例不局限于此。在一些实施例中，用于虚置层16的材料可取决于平坦化工艺所用的研磨液与介电层13的材料。一旦确认研磨液与介电层13的材料，即可确认形成虚置层16的材料选择。在一些实施例中，用于形成虚置层16的材料选择可进一步缩小，比如考虑原位传感与终点检测工具所能检测到的虚置层16以及介电层13其材料之间的摩擦力、光谱、反射率、或其他性质的相对选择性或比例。在一些实施例中，虚置层16的材料相对于介电层13的材料，在原位传感与终点检测工具所能检测到的摩擦力、光谱、反射率、或其他性质上具有较高选择性。在一些实施例中，平坦化工艺如化学机械研磨对虚置层16的移除速率，小于对介电层13的移除速率。在一些实施例中，介电层13的组成为极低介电常数介电材料，比如介电常数低于热氧化硅的介电材料层；而此例的虚置层16可为氮化钛、氮化钽、未掺杂的硅酸盐玻璃氧化物、氮氧化硅、或四乙氧基硅烷形成的氧化硅，其与极低介电常数介电材料之间具有优异的选择性。
在一些实施例中，虚置层16的厚度可介于约30nm至约100nm之间。
在虚置层16的厚度t3小于约30nm的例子中，虚置层16可能无法完全覆盖因图案11而具有不平坦形貌的介电层13，因此原位传感与终点检测工具可能无法准确检测对虚置层16与介电层13的混合进行的化学机械研磨，转变成对整个介电层13进行的化学机械研磨。这会降低平坦化工艺的准确度控制其可信度。
另一方面，当虚置层16的厚度t3大于约100nm时，形成虚置层16的工艺时间较长且产品处理时间较长，这将增加工艺成本。
然而本公开实施例不局限于此。在其他实施例中，虚置层16的厚度t3可介于约10nm至约300nm之间，端视设计细节而定。
在一些实施例中，虚置层16的厚度t3可大于或等于图案11的厚度tc。在其他实施例中，虚置层16的厚度t3可小于图案11的厚度tc。在一实施例中，厚度t3＝(厚度tc)+(厚度t0)可符合需求，其中厚度t0为预定厚度(比如介于约15nm至约25nm之间)，且厚度t0依据化学机械研磨所择的研磨液。
在形成虚置层之后，以化学机械研磨工具对虚置层16进行平坦化工艺如化学机械研磨工艺，直到完全移除虚置层16。整合至化学机械研磨工具中的原位传感与终点检测工具，可用于检测并确认是否完全移除虚置层16。在对虚置层16与介电层13的混合进行的化学机械研磨工艺，转变为只对介电层13进行的化学机械研磨工艺时，原位传感与终点检测工具将依据预定标准检测到反射光如光谱或摩擦力的改变。原位传感与终点检测工具可确认上述改变符合虚置层16已完全移除的预定标准。综上所述，原位传感与终点检测工具将传送控制信号至化学机械研磨工具，以要求停止化学机械研磨工艺。
图4系化学机械研磨工艺之后的结构剖视图。
在一些实施例中，化学机械研磨工具一旦收到控制讯后，就停止化学机械研磨工艺。不过本公开实施例不局限于此。
在其他实施例中，化学机械研磨工艺可持续一段预定时间(如10秒至20秒之间)，或持续预定的循环次数(比如10次至20次化学机械研磨循环)。一旦原位传感与终点检测工具传感到改变，即传送控制信号至化学机械研磨工具以停止化学机械研磨工艺。在此例中，额外的化学机械研磨时间和/或循环次数可确保完全移除虚置层16，且不直接影响埋置于介电层13其保留部分中的图案11。在一些实施例中，化学机械研磨工艺后保留的介电层13其厚度缩减至厚度t1’，并转变为具有平坦上表面的层间介电层17，以适用于额外工艺。在一些实施例中，15nm≤(厚度t1)-(厚度t1’)≤25nm可符合需求，其中额外化学机械研磨工艺可确保完全移除虚置层16。不过本公开实施例不局限于此。在其他实施例中，在完全移除虚置层16时即不进行额外化学机械研磨工艺，且此例中的层间介电层17其厚度t1’与厚度t1相同。
虽然未图示，但可进行额外工艺如形成开口于层间介电层17中以露出图案11、沉积导电材料如金属以填入开口并覆盖层间介电层17的平坦化上表面、以及平坦化导电材料以将其转变为接点(通孔)或线路于层间介电层17的开口中，以电性连接图案11至后续形成于层间介电层17、接点、或线路上的上方层。
在一些实施例中，对虚置层16直接进行化学机械研磨工艺，而不需采用补偿层如图案化光致抗蚀剂。在此例中，在形成虚置层16或形成介电层13之后，且在进行化学机械研磨工艺之前，不需进行光刻工艺。如此一来，与在化学机械研磨工艺之前采用光刻工艺，以形成监测化学机械研磨工艺的补偿图案的比较例相较，本公开实施例的工艺可降低工艺成本与工艺复杂度。
上述方法可用于形成半导体装置，其包含介电层于自基板凸起的结构上。举例来说，下述的图5显示半导体装置，而下述的图6至图19显示图5所示的半导体装置其形成方法的工艺步骤，且这些工艺步骤至少依据图1至图4所述的原理。
图5系记忆装置的剖视图，其层间介电层系由本公开实施例的方法所形成。
如图5所示，记忆装置100包含多个存储器配置成矩阵形状，其位于基板101上的记忆区R1中。记忆装置100亦包含多个逻辑电路，其包含一或多个晶体管24于基板101上的周边区R2中，且周边区R2与记忆区R1相邻。为方便说明，下述内容以两个存储器C1与C2作为多个存储器的例子。
每一存储器C1与C2包含底电极510与额外的底电极511。底电极510的组成可为氮化钛和/或氮化钽，或上述的组合。底电极511的组成可为钛和/或钽，或上述的组合。每一存储器C1与C2更包含记忆膜512。当存储器为电阻随机存取存储器时，记忆膜512可包含金属氧化物半导体材料如氧化铪、氧化铝、氧化锆、二氧化钽、或五氧化二钽。当存储器为磁阻随机存取存储器时，记忆膜512可包含磁穿隧接面膜。每一存储器C1与C2亦包含顶电极513。举例来说，顶电极513的组成可为氮化钛和/或氮化钽。不过本公开实施例不局限于此。底电极510、额外的底电极511、与顶电极513的组成可为任何其他合适膜。
存储器C1的底电极510经由内连线(包含穿过第一蚀刻停止层ESL1与第一层间介电层ILD1的接点(或通孔)111、穿过第一蚀刻停止层ESL1上的第二层间介电层ILD2的线路层211、穿过第二层间介电层ILD2上的第二蚀刻停止层ESL2的接点(或通孔)311、以及与接点311一起形成于第二蚀刻停止层ESL2上的第三层间介电层ILD3中的金属线路315)电性耦接至存储器C1下的晶体管25其源极区S。
在一些实施例中，每一第一蚀刻停止层ESL1与第二蚀刻停止层ESL2可为碳化硅、氮化硅、或氧化硅，且其厚度可介于约20nm至约50nm之间。
在一些实施例中，每一第一层间介电层ILD1、第二层间介电层ILD2、与第三层间介电层ILD3的组成可为旋转涂布玻璃、氧化硅、氮化硅、氮氧化硅、或氮碳氧化硅。在一些实施例中，每一第一层间介电层ILD1、第二层间介电层ILD2、与第三层间介电层ILD3的组成可为极低介电常数介电层。在一些实施例中，第一层间介电层ILD1、第二层间介电层ILD2、与第三层间介电层ILD3的组成可为多孔层，且每一第一蚀刻停止层ESL1与第二蚀刻停止层ESL2为非多孔层(或多孔程度低于每一第一层间介电层ILD1、第二层间介电层ILD2、与第三层间介电层ILD3的多孔程度的多孔层)。
如图5所示，存储器C1的顶电极513经由第四层间介电层ILD4中的接点411电性连接至金属线路415。
存储器C2的底电极510经由内连线，电性耦接至存储器C2下的晶体管26的源极区S。内连线包括穿过第一蚀刻停止层ESL1与第一层间介电层ILD1的接点(或通孔)112、穿过第一蚀刻停止层ESL1上的第二层间介电层ILD2的线路层212、穿过第二层间介电层ILD2上的第二蚀刻停止层ESL2的接点(或通孔)312、以及与接点312一起形成于第二蚀刻停止层ESL2上的第三层间介电层ILD3中的金属线路316。存储器C2的顶电极513经由第四层间介电层ILD4中的接点412电性连接至金属线路416。
同样如图5所示，每一存储器C1与C2包含间隔物层514覆盖记忆膜512的侧表面，以避免露出记忆膜512的侧表面。举例来说，间隔物层514的组成可为氮化硅或碳化硅。每一间隔物层514具有开口以露出个别的顶电极513，因此接点411与412填入间隔物层514的开口并分别电性连接至存储器C1与C2的顶电极513。
在一些实施例中，晶体管25与26的漏极区D的组成为相同的重掺杂半导体区，并经由穿过第一蚀刻停止层ESL1与第一层间介电层ILD1的接点(或通孔)113，电性连接至第二层间介电层ILD2中的线路213。
记忆装置100亦包含周边区R2中的金属线路418，其经由内连线(包含穿过第一蚀刻停止层ESL1与第一层间介电层ILD1的接点(或通孔)114、穿过第一蚀刻停止层ESL1上的第二层间介电层ILD2的线路层214、穿过第二层间介电层ILD2上的第二蚀刻停止层ESL2的接点(或通孔)314、第二蚀刻停止层ESL2上的第三层间介电层ILD3中的接点(或通孔)318、以及与存储器C1与C2和接点(或通孔)411与412的组合结构相同水平的接点(或通孔)414)电性耦接至周边区R2中的晶体管24其源极区S。在一些实施例中，晶体管24的漏极区D经由穿过第一蚀刻停止层ESL1与第一层间介电层ILD1的接点(或通孔)115，电性连接至第二层间介电层ILD2中的金属线路215。
同样如图5所示，基板101中的浅沟槽隔离区可封闭周边区R2中的晶体管24与记忆区R1中的晶体管25与26。
基板101可为半导体基板，其组成可为硅、锗、硅锗、碳化硅、磷化硅、碳磷化硅、磷化铟、砷化铟、砷化镓、砷化铝铟、磷化铟镓、砷化铟镓、砷化镓锑、氮磷化镓、氮磷化铝、或任何其他合适材料。基板101亦可为绝缘基板如玻璃基板。
晶体管25与26各自包含栅极介电层GI形成于源极区S与漏极区D之间的沟道区上，以及栅极层G位于栅极介电层GI上。虽然未图示，但晶体管25与26的栅极G可经由形成在一或多个层间介电层中的接点与线路，连接至控制信号。
在低于第三蚀刻停止层ESL3的水平(比如低于图5所示的水平面A-A’)，记忆区R1与周边区R2中的垂直设置实质上相同，虽然记忆区R1与周边区R2中的电路布局彼此不同。本领域普通技术人员应理解，用于形成记忆区R1与周边区R2中且低于水平面A-A’的结构的方法实质上相同。这些工艺包含但不限于形成晶体管24、25、与26，以及形成接点(或通孔)于个别层间介电层与蚀刻停止层中。
为方便说明，搭配图6至图19说明的下述内容只叙述记忆装置100的结构中，自水平面A-A’至金属线路415、416、与418的形成方法其工艺步骤。
图6至图19显示本公开实施例中，图5所示的记忆装置100的结构中，自水平面A-A’至金属线路415、416、与418的形成方法其工艺步骤。记忆装置100其低于金属线路315、316、与318的结构可参考图5，但省略于图6至图19中以方便说明。
如图6所示，形成第三蚀刻停止层ESL3于第三层间介电层ILD3上，且其形成方法可为化学气相沉积或低压化学气相沉积。蚀刻停止层ESL3可为碳化硅、氮化硅、或氧化硅，其厚度可介于约10nm至约50nm之间。
接着如图7所示，进行光刻工艺及之后的蚀刻工艺，可移除图案化光致抗蚀剂层露出的第三蚀刻停止层ESL3的部分，以形成开口500于第三蚀刻停止层ESL3中。开口500可露出金属线路315与316，使后述的存储器的底电极得以电性连接至金属线路315与316。在此步骤中，第三蚀刻停止层ESL3仍维持覆盖周边区R2中的金属线路318。
之后如图8所示，导电层559如氮化钛或氮化钽(取决于存储器的底电极为何)可填入开口500并覆盖蚀刻停止层ESL3的上表面，且其形成方法可为化学气相沉积或物理气相沉积。
如图9所示，对导电层559进行化学机械研磨，使导电层559的厚度减少并转变为具有平坦化上表面的金属层560。在一些实施例中，位于第三层间介电层ESL3上的金属层560其部分可具有厚度t4，且厚度t4介于约10nm至约40nm之间(或介于约15nm至约20nm之间)。
如图10所示，依序形成另一电极层561、新兴记忆膜562、顶电极层563于金属层560上。在记忆装置100为电阻随机存取存储器的例子中，新兴记忆膜562为金属氧化物半导体组成如氧化铪、氧化铝、氧化锆、二氧化钽、或五氧化二钽。在记忆装置100为磁阻随机存取存储器的例子中，新兴记忆膜562为磁穿隧接面膜。不过本公开实施例不局限于此。接着以光刻工艺形成光致抗蚀剂图案PR，以定义对应存储器的区域。
如图11所示，采用光致抗蚀剂图案PR作为蚀刻掩模，并对顶电极层563与新兴记忆膜562进行蚀刻工艺，可转移光致抗蚀剂图案PR以形成顶电极513与记忆膜512。综上所述，可移除光致抗蚀剂图案PR未覆盖的顶电极层563与新兴记忆膜562的部分，因此可露出另一电极层561。
之后移除光致抗蚀剂图案PR。接着形成氮化硅或碳化硅组成的间隔物层514”，以覆盖图11所示的工艺步骤形成的结构与露出的另一电极层561，如图12所示。
接着如图13所示，对间隔物层514”进行另一蚀刻工艺，将原本覆盖露出的另一电极层561的间隔物层514”的部分移除。之后蚀刻间隔物层514”的保留部分514’未覆盖的金属层560以及露出的另一电极层561，直到蚀刻停止层ESL3为止。在此例中，间隔物层514”的保留部分514’仍维持覆盖存储器C1与C2的顶电极513。
如图14所示，层间介电层ILD4”的形成方法可为等离子体增强化学气相沉积、低压化学气相沉积、化学气相沉积、可流动的化学气相沉积、或旋转涂布，以覆盖蚀刻停止层ESL3和存储器C1与C2。由于图13所示的工艺完成时，存储器只形成于记忆区R1，且无任何其他结构自周边区R2中的蚀刻停止层ESL3凸起，周边区R2与记忆区R1中的层间介电层ILD4”具有不同形貌。在一些实施例中，形成于周边区R2中的层间介电层ILD4”其部分141具有平坦上表面，而形成于记忆区R1中的层间介电层ILD4”其凸起151高于周边区R2中的层间介电层ILD4”其部分141。
在一些实施例中，每一存储器的宽度w可介于约50nm至约500nm之间。在一些实施例中，每一存储器的宽度w可介于约100nm至约200nm之间。然而本公开实施例不局限于上述范围。
在一些实施例中，存储器的间距可介于约100nm至约1000nm之间。在一些实施例中，存储器的间距p可介于约180nm至约500nm之间。不过本公开实施例不局限于此。
在一些实施例中，每一存储器的厚度tc可介于约30nm至约150nm之间。在一些实施例中，每一存储器的厚度tc可介于约50nm至约100nm之间。
在一些实施例中，层间介电层ILD4”的部分141其厚度t1，大于存储器的厚度tc。层间介电层ILD4”的部分141其厚度t1可介于约90nm至约400nm之间。在一些实施例中，层间介电层ILD4”的凸起151其厚度t1可介于约100nm至约300nm之间。不过本公开实施例不局限于此。
虽然未图示，但层间介电层ILD4”其相邻的凸起151之间的层间介电层ILD4”其部分可具有朝基板101凹陷的下凹结构。当层间介电层ILD4”的材料填入存储器之间的空间时，相同的材料亦以相同的沉积速率同时形成于存储器上。在层间介电层ILD4”其相邻的凸起151之间的层间介电层ILD4”其部分具有下凹结构的例子中，下凹结构其外表面的最低部分至基板101之间的最短距离可定义厚度t1，且厚度t1大于存储器的厚度tc。如此一来，不论存储器的形貌为何，在平坦化工艺如化学机械研磨之后保留的层间介电层ILD4”可具有平坦化的表面于存储器上。
在一些实施例中，层间介电层ILD4”的凸起151其厚度t2等于或小于每一存储器的厚度tc。在其他实施例中，层间介电层ILD4”的凸起151其厚度t2介于约30nm至约150nm之间，或介于约50nm至约100nm之间。不过本公开实施例不局限于此。
如图15所示，形成虚置层519以覆盖层间介电层ILD4”。
在一些实施例中，虚置层519的厚度t3可介于约30nm至约100nm之间。
在虚置层519的厚度t3小于约30nm时，虚置层519可能无法完全覆盖层间介电层ILD4”(层间介电层ILD4”因存储器而具有不平坦的形貌)。如此一来，原位传感与终点检测工具可能无法准确检测对虚置层519与层间介电层ILD4”的混合进行的化学机械研磨，转变成对整个层间介电层ILD4”进行的化学机械研磨。这会降低平坦化工艺的准确度控制其可信度。
另一方面，当虚置层519的厚度t3大于约100nm时，用于形成虚置层519的工艺时间较长且产品处理时间较长，这将增加工艺成本。
不过本公开实施例不局限于此。在其他实施例中，虚置层519的厚度t3可介于约10nm至约300nm之间，端视设计细节而定。
在一些实施例中，虚置层519的厚度可大于或等于存储器的厚度tc。在其他实施例中，虚置层519的厚度t3可小于存储器的厚度tc。在其他实施例中，厚度t3＝(厚度tc)+(厚度t0)，其中厚度t0为预定厚度(比如介于约15nm至约25nm之间)，且厚度t0依据化学机械研磨所择的研磨液。
在一些实施例中，与层间介电层ILD4”的材料相较，平坦化工艺如化学机械研磨对虚置层519的材料具有较慢的移除速率。在一些实施例的相同工艺条件下，化学机械研磨工艺采用的研磨液对层间介电层ILD4”的移除速率，以及对虚置层519的移除速率之间的比例，大于1且小于或等于3。在一些实施例中，相同化学机械研磨工艺对层间介电层ILD4”的移除速率，以及对虚置层519的移除速率之间的比例，可介于1.1至2.9之间，或介于1.5至2.5之间。不过本公开实施例不局限于此。
接着对虚置层519进行化学机械研磨工艺，直到完全移除虚置层519。在对虚置层519与层间介电层ILD4”的混合进行化学机械研磨工艺，转变为只对层间介电层ILD4”进行化学机械研磨工艺时，原位传感与终点检测工具将依据预定标准检测到反射光(如光谱)或摩擦力的改变。原位传感与终点检测工具可确认上述改变是否符合虚置层519完全移除的预定标准。综上所述，原位传感与终点检测工具将传送控制信号至化学机械研磨工具，以要求停止化学机械研磨工艺。
在以化学机械研磨工具移除虚置层519之后，使层间介电层ILD4”平坦化并转变成平坦化的层间介电层ILD4’，如图16所示。
在其他实施例中，化学机械研磨工艺可持续一段预定时间(如10秒至20秒之间)，或持续预定的循环次数(比如10次至20次化学机械研磨循环)。一旦原位传感与终点检测工具传感到改变，即传送控制信号至化学机械研磨工具以停止化学机械研磨工艺。在此例中，额外的化学机械研磨时间和/或循环次数可确保完全移除虚置层519，但不直接影响埋置于层间介电层ILD4”其保留部分中的存储器。在一些实施例中，化学机械研磨工艺之后周边区R2中保留的层间介电层ILD4”其厚度可减少至厚度t1’，并转变为具有平坦化上表面的层间介电层ILD4’，以适用于额外工艺。在一些实施例中，15nm≤(厚度t1)-(厚度t1’)≤25nm可符合需求，且此例进行额外化学机械研磨工艺以确保完全移除虚置层519。不过本公开实施例不局限于此。在其他实施例中，当虚置层519完全移除时即不进行额外化学机械研磨工艺。在此例中，周边区R2中的层间介电层ILD4’其厚度t1’与厚度t1相同。
在一些实施例中，周边区R2中的层间介电层ILD4’其厚度t1’，与记忆区R1中的层间介电层ILD4’其厚度t”可相同或实质上相同。在其他实施例中，由于工艺变异/误差和/或存储器的水平上的材料不同，周边区R2中的层间介电层ILD4’其厚度t1’，与记忆区R1中的层间介电层ILD4’其厚度t”之间的差异可介于1nm至15nm之间。
由于层间介电层ILD4”的部分141其厚度t1大于存储器的厚度tc，即使进行额外化学机械研磨亦不会移除层间介电层ILD4”至低于存储器的水平。如此一来，化学机械研磨工艺后的存储器仍维持埋置在层间介电ILD4’中，而不会被平坦化工艺影响或损伤。
图14至图16所示的工艺步骤其额外说明，可对应图2至图4的内容，因此可省略以避免重复说明。在一些实施例中，关于介电层13与形成介电层13的材料，以及关于层间介电层ILD4”与形成层间介电层ILD4”的材料可互换。在一些实施例中，关于虚置层16与形成虚置层16的材料的工艺，以及关于虚置层519与形成虚置层519的材料的工艺可互换。在一些实施例中，关于层间介电层17与形成层间介电层17的材料，以及关于层间介电层ILD4’与形成层间介电层ILD4’的材料可互换。
接着如图17所示，形成开口414’、418’、411’、415’、412’、与416’于层间介电层ILD4’中，以露出第三蚀刻停止层ESL3与间隔物层514。可对第三蚀刻停止层ESL3与间隔物层514露出的部分进行额外的蚀刻工艺，以露出存储器C1与C2的顶电极513以及第三蚀刻停止层ESL3下方的接点318。
之后如图14所示，形成金属层M以填入层间介电层ILD4’中的开口414’、418’、411’、415’、412’、与416’，并覆盖层间介电层ILD4’的上表面。上述金属层M的组成可为铜、钨、铝、铝铜、氮化钛、钛钨、钛、钴、镍、氮化钽、钽、任何其他合适金属、或上述的组合。
如图15所示，对金属层M进行化学机械研磨，以移除高于层间介电层ILD4’的上表面的金属层M的部分，且金属层M的保留部分转变为接点411、412、与414以及金属线路415、416、与418。
如此一来，形成图5所示的记忆装置100。
在一些实施例中，存储器C1与C2插置于金属间介电层之间，比如晶体管层上的末段工艺中的接点411/金属线路415/接点412/金属线路416与接点311/金属线路315/接点312/金属线路316。
在一些实施例中，对虚置层与介电层直接进行化学机械研磨工艺，且不需补偿层如图案化光致抗蚀剂，即可得介电层的平坦上表面。在此例中，在形成虚置层或介电层之后，且在进行化学机械研磨工艺之前，不需进行光刻工艺。如此一来，与在化学机械研磨工艺之前采用光刻工艺形成补偿图案以监测化学机械研磨工艺的比较例相较，可减少工艺成本与工艺复杂度。
在一些实施例中，覆盖结构(如存储器)的介电层形貌，可经由平坦化步骤如化学机械研磨/平坦化工艺改善。在进行互补式金属氧化物半导体工艺以形成晶体管和/或一些金属线路、通孔、与层间介电层之后，可形成结构与介电层。
在一些实施例中，在形成结构如存储器之后，沉积介电层如极低介电常数介电层以覆盖结构与基板的其余部分。
在一些实施例中，在化学机械研磨之前，形成虚置层以覆盖介电层。化学机械研磨采用虚置层作为化学机械研磨控制层。与对介电层直接进行化学机械研磨工艺相较，形成虚置层的工艺可在后段工艺中提供较大的工艺容忍度且成本较低。
在一些实施例中，在形成介电层之后且在对介电层进行化学机械研磨工艺之前，不需进行光刻工艺即可得平坦化的介电层于结构上。
在一些实施例中，上述方法不只用于平坦化后段工艺中的介电层，亦可平坦化前段工艺中的介电层。
在一些实施例中，上述方法可采用虚置层以平坦化介电层。本领域普通技术人员应理解，可调整上述方法以采用另一合适的虚置层，其可平坦化介电层以外的其他层。
在一实施例中，半导体装置的形成方法包括：形成结构，且结构自基板凸起；形成介电层，以覆盖结构；形成虚置层，以覆盖介电层；以及进行平坦化工艺，以完全移除虚置层。平坦化工艺对虚置层的材料的移除速率，小于对介电层的材料的移除速率。在一实施例中，在形成虚置层之后，对虚置层直接进行平坦化工艺。在一实施例中，上述方法还包括检测平坦化工艺中的变化并确认完全移除虚置层，其中平坦化工艺持续一段预定时间或预定的平坦化循环数目，以对应检测平坦化工艺的变化并确认完全移除虚置层。在一实施例中，平坦化工艺前的介电层厚度大于结构厚度。在一实施例中，形成虚置层之后与进行平坦化工艺之前不形成光致抗蚀剂。在一实施例中，结构的阵列形成于基板的第一区中，且基板包含与第一区相邻的第二区，且在进行平坦化工艺之前，第一区上的介电层的第一部分其外表面至基板表面之间沿着基板厚度方向的距离，大于第二区上的介电层的第二部分其外表面至基板表面之间沿着基板厚度方向的距离。在一实施例中，介电层为极低介电常数介电层。在一实施例中，极低介电常数介电层包含掺杂氟的硅酸盐玻璃、掺杂碳的氧化硅、多孔氧化硅、或多孔碳氧化硅。在一实施例中，极低介电常数介电层的组成为氮化钛、氮化钽、未掺杂的硅酸盐玻璃氧化物、氮氧化硅、四乙氧基硅烷所成的氧化硅、或上述的组合。在一实施例中，平坦化工艺对介电层的蚀刻速率与对虚置层的蚀刻速率之间的比例大于1且小于或等于3。在一实施例中，结构为存储器。在一实施例中，存储器包含底电极、记忆膜、与顶电极沿着基板厚度方向彼此堆叠，且记忆膜的组成为金属氧化物半导体材料，其包含氧化铪、氧化铝、氧化锆、二氧化钽、或五氧化二钽。在一实施例中，存储器包含底电极、记忆膜、与顶电极沿着基板厚度方向彼此堆叠，且记忆膜的组成为磁穿隧接面膜。在一实施例中，上述方法还包括在形成结构之前，形成多个晶体管，并形成多个晶体管上的通孔与金属线路，以电性连接至多个晶体管的源极和/或漏极区。结构经由通孔与金属线路电性连接至一或多个晶体管。在一实施例中，上述方法还包括在平坦化工艺之后，形成开口于介电层中，并形成接点于介电层中的开口中，以电性连接至结构。
在一实施例中，记忆装置的形成方法包括形成第一晶体管于基板的第一区上，并形成第二晶体管于基板的第二区上；形成存储器阵列于第一区上，且存储器阵列电性连接至第一晶体管；形成介电层以覆盖存储器并延伸至基板的第二区；形成虚置层以覆盖介电层的所有上表面；以及对虚置层直接进行平坦化工艺。平坦化工艺对虚置层材料的蚀刻速率，小于对介电层材料的蚀刻速率。在一实施例中，每一存储器包含底电极、记忆膜、与顶电极沿着基板厚度方向彼此堆叠，且记忆膜的组成为金属氧化物半导体材料，其包含氧化铪、氧化铝、氧化锆、二氧化钽、或五氧化二钽；或者记忆膜的组成为磁穿隧接面膜。在一实施例中，上述方法还包括在平坦化工艺之后，形成开口于介电层中；以及形成接点于介电层中的开口中，以电性连接至存储器与第二晶体管。
在一实施例中，记忆装置的形成方法包括形成第一晶体管于基板的第一区上，并形成第二晶体管于基板的第二区上；形成层间介电层与层间介电层中的接点，以电性连接至第一晶体管与第二晶体管；形成存储器阵列于第一区中，且存储器阵列电性连接至第一晶体管；形成介电层以覆盖存储器并延伸至基板的第二区；形成虚置层以覆盖介电层的所有上表面，且虚置层的组成为氮化钛、氮化钽、未掺杂的硅酸研玻璃氧化物、氮氧化硅、四乙氧硅烷形成的氧化硅、或上述的组合；以及对虚置层直接进行平坦化工艺，直到完全移除虚置层。在一实施例中，上述方法还包括在平坦化工艺之后，形成开口于介电层中，以及形成接点于介电层中的开口中，以电性连接至存储器与第二晶体管。
上述用语“实施例”或“多个实施例”并非指相同实施例或相同的多个实施例，仅用以强调其结构或特性不同于其他实施例或其他的多个实施例。本领域普通技术人员应理解，上述用语“实施例”或“多个实施例”可结合实施或分开实施，除非有相反的说明。
上述实施例的特征有利于本领域普通技术人员理解本公开。本领域普通技术人员应理解可采用本公开作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的和/或相同优点。本领域普通技术人员亦应理解，这些等效置换并未脱离本公开构思与范畴，并可在未脱离本公开的权利要求的构思与范畴的前提下进行改变、替换、或更动。

Claims (39)

1.一种半导体装置的形成方法，包括：
形成一存储器，且该存储器自一基板凸起；
形成一介电层，以覆盖该存储器；
形成一虚置层，以覆盖该介电层；以及
进行一化学机械研磨/平坦化工艺，以完全移除该虚置层，
其中该化学机械研磨/平坦化工艺对该虚置层的材料的移除速率，小于对该介电层的材料的移除速率，
该存储器包括一底电极、一记忆膜、与一顶电极沿着该基板的厚度方向彼此堆叠，以及
该记忆膜的组成为磁穿隧接面膜。
2.如权利要求1所述的半导体装置的形成方法，其中在形成该虚置层之后，对该虚置层直接进行该化学机械研磨/平坦化工艺。
3.如权利要求1所述的半导体装置的形成方法，还包括：
检测该化学机械研磨/平坦化工艺中的变化并确认完全移除该虚置层，其中该化学机械研磨/平坦化工艺持续一段预定时间或预定的化学机械研磨/平坦化循环数目，以对应检测化学机械研磨/平坦化工艺中的变化并确认完全移除该虚置层。
4.如权利要求3所述的半导体装置的形成方法，化学机械研磨/平坦化工艺前的该介电层的厚度大于该存储器的厚度。
5.如权利要求1所述的半导体装置的形成方法，其中在形成该虚置层之后与进行该化学机械研磨/平坦化工艺之前，不形成光致抗蚀剂。
6.如权利要求1所述的半导体装置的形成方法，其中该存储器的阵列形成于该基板的一第一区中，且该基板包含与该第一区相邻的一第二区，以及
在进行该化学机械研磨/平坦化工艺之前，该第一区上的该介电层的一第一部分其外表面至该基板的表面之间沿着该基板的厚度方向的距离，大于该第二区上的该介电层的一第二部分其外表面至该基板的表面之间沿着该基板的厚度方向的距离。
7.如权利要求1所述的半导体装置的形成方法，其中该介电层为一极低介电常数介电层。
8.如权利要求7所述的半导体装置的形成方法，其中该极低介电常数介电层包含掺杂氟的硅酸盐玻璃、掺杂碳的氧化硅、多孔氧化硅、多孔掺杂碳的氧化硅、或上述的组合。
9.如权利要求1所述的半导体装置的形成方法，其中该虚置层的组成为氮化钛、氮化钽、未掺杂的硅酸盐玻璃氧化物、氮氧化硅、四乙氧基硅烷所成的氧化硅、或上述的组合。
10.如权利要求1所述的半导体装置的形成方法，其中该化学机械研磨/平坦化工艺对该介电层的移除速率与对该虚置层的移除速率之间的比例大于1且小于或等于3。
11.如权利要求1所述的半导体装置的形成方法，其中该记忆膜的组成为过渡金属氧化物材料，其包含氧化铪、氧化铝、氧化锆、二氧化钽、五氧化二钽、或上述的组合。
12.如权利要求1所述的半导体装置的形成方法，还包括：
在形成该存储器之前形成多个晶体管，并形成所述多个晶体管上的多个通孔与多个金属线路，以电性连接至所述多个晶体管的源极和/或漏极区，
其中该存储器经由所述多个通孔与所述多个金属线路电性连接至所述多个晶体管的一或多者。
13.如权利要求1所述的半导体装置的形成方法，还包括：
在化学机械研磨/平坦化工艺之后，形成一开口于该介电层中；以及
形成一接点于该介电层中的该开口中，以电性连接至该存储器。
14.一种记忆装置的形成方法，包括：
形成多个第一晶体管于一基板的一第一区上，并形成多个第二晶体管于该基板的一第二区上；
形成多个存储器的一阵列于该第一区上，且所述多个存储器的该阵列电性连接至所述多个第一晶体管；
形成一介电层以覆盖所述多个存储器并延伸至该基板的该第二区；
形成一虚置层以覆盖该介电层的所有上表面；以及
对该虚置层直接进行一化学机械研磨/平坦化工艺，以完全移除该虚置层，
其中该化学机械研磨/平坦化工艺对该虚置层的材料的移除速率，小于对该介电层的材料的移除速率。
15.如权利要求14所述的记忆装置的形成方法，其中每一所述多个存储器包含一底电极、一记忆膜、与一顶电极沿着该基板的厚度方向彼此堆叠，以及
该记忆膜的组成为过渡金属氧化物，其包含氧化铪、氧化铝、氧化锆、二氧化钽、五氧化二钽、或上述的组合；或者
该记忆膜的组成为磁穿隧接面膜。
16.如权利要求14所述的记忆装置的形成方法，还包括：
在该化学机械研磨/平坦化工艺之后，形成多个开口于该介电层中；以及
形成多个接点于该介电层中的所述多个开口中，以电性连接至所述多个存储器与所述多个第二晶体管。
17.一种记忆装置的形成方法，包括：
形成多个第一晶体管于一基板的一第一区上，并形成多个第二晶体管于该基板的一第二区上；
形成一层间介电层与该层间介电层中的多个接点，以电性连接至所述多个第一晶体管与所述多个第二晶体管；
形成多个存储器的一阵列于该第一区中，且所述多个存储器的该阵列电性连接至所述多个第一晶体管；
形成一介电层以覆盖所述多个存储器并延伸至该基板的该第二区；
形成一虚置层以覆盖该介电层的所有上表面，且该虚置层的组成为氮化钛、氮化钽、未掺杂的硅酸盐玻璃氧化物、氮氧化硅、四乙氧硅烷形成的氧化硅、或上述的组合；以及
对该虚置层直接进行一化学机械研磨/平坦化工艺，直到完全移除该虚置层，其中该化学机械研磨/平坦化工艺对该虚置层的材料的移除速率小于对该介电层的材料的移除速率。
18.如权利要求17的记忆装置的形成方法，还包括：
在该化学机械研磨/平坦化工艺之后，形成多个开口于该介电层中，以及
形成多个接点于该介电层中的所述多个开口中，以电性连接至所述多个存储器与所述多个第二晶体管。
19.如权利要求17所述的记忆装置的形成方法，其中每一所述多个存储器包括一记忆膜，且该记忆膜的组成为过渡金属氧化物，其包含氧化铪、氧化铝、氧化锆、二氧化钽、五氧化二钽、或上述的组合。
20.如权利要求17所述的记忆装置的形成方法，还包括检测化学机械研磨/平坦化工艺中的变化并确认完全移除该虚置层，其中该化学机械研磨/平坦化工艺持续一段预定时间或预定的化学机械研磨/平坦化循环数目，以对应检测化学机械研磨/平坦化工艺中的变化并确认完全移除该虚置层。
21.一种半导体装置的形成方法，包括：
形成一介电层于一基板上的一存储器上；
形成一虚置层于该介电层上，且该虚置层包括氮化钛或氮化钽；以及
化学机械研磨/平坦化该虚置层，以完全移除该虚置层，
其中化学机械研磨/平坦化该虚置层的移除速率，小于化学机械研磨/平坦化该介电层的移除速率；以及
该存储器包括的记忆膜的组成为磁穿隧接面膜。
22.如权利要求21的半导体装置的形成方法，还包括检测该化学机械研磨/平坦化工艺中的变化并确认完全移除该虚置层。
23.如权利要求22所述的半导体装置的形成方法，其中该化学机械研磨/平坦化工艺持续一段预定时间或预定的化学机械研磨/平坦化循环数目，以对应检测化学机械研磨/平坦化工艺中的变化并确认完全移除该虚置层。
24.如权利要求21所述的半导体装置的形成方法，其中在化学机械研磨/平坦化之前的该介电层的厚度，大于该存储器的高度。
25.如权利要求21所述的半导体装置的形成方法，其中形成该介电层之前，形成该存储器的一阵列于该基板的一第一区中。
26.如权利要求21所述的半导体装置的形成方法，其中该介电层为一极低介电常数的介电层。
27.如权利要求26所述的半导体装置的形成方法，其中该极低介电常数的介电层包括掺杂氟的氧化硅、掺杂碳的氧化硅、多孔氧化硅、多孔掺杂碳的氧化硅、或上述的组合。
28.如权利要求21所述的半导体装置的形成方法，其中化学机械研磨/平坦化对该介电层的移除速率与对该虚置层的移除速率之间的比例大于1且小于或等于3。
29.如权利要求21所述的半导体装置的形成方法，其中该存储器包括一底电极、该记忆膜、与一顶电极沿着该基板的厚度方向彼此堆叠。
30.如权利要求21所述的半导体装置的形成方法，其中该记忆膜的组成为氧化铪、氧化铝、氧化锆、二氧化钽、五氧化二钽、或上述的组合。
31.如权利要求21所述的半导体装置的形成方法，还包括在形成该存储器之前，形成一晶体管与该晶体管上的一通孔与一金属线路，以电性连接该晶体管至该存储器。
32.如权利要求21所述的半导体装置的形成方法，还包括：
在化学机械研磨/平坦化之后，形成一开口于该介电层中；以及
形成一接点于该介电层中的该开口中，以电性连接至该存储器。
33.一种记忆装置的形成方法，包括：
形成一第一晶体管于一基板的一第一区中，并形成一第二晶体管于该基板的一第二区中；
形成一存储器以电性连接至该第一区中的该第一晶体管；
形成一介电层于该存储器上；
形成一虚置层于该介电层的上表面上；以及
化学机械研磨/平坦化该虚置层，以完全移除该虚置层，
其中化学机械研磨/平坦化对该虚置层的移除速率小于对该介电层的移除速率。
34.如权利要求33所述的记忆装置的形成方法，其中化学机械研磨/平坦化对该介电层的移除速率与对该虚置层的移除速率之间的比例大于1且小于或等于3。
35.如权利要求33所述的记忆装置的形成方法，其中该存储器包括一底电极、一记忆膜、与一顶电极沿着该基板的厚度方向彼此堆叠。
36.一种记忆装置的形成方法，包括：
形成多个第一晶体管于一基板的一第一区上，并形成一第二晶体管于该基板的一第二区上；
形成多个层间介电层与所述多个层间介电层中的多个接点，以电性连接至所述多个第一晶体管与该第二晶体管；
形成多个存储器于该第一区中，且每一所述多个存储器电性连接至所述多个第一晶体管的一者，
其中每一所述多个存储器包括一记忆膜位于一底电极与一顶电极之间；
形成一介电层于所述多个存储器上；
形成一虚置层于该介电层的上表面上；以及
化学机械研磨/平坦化该虚置层，直到完全移除该虚置层，其中该化学机械研磨/平坦化工艺对该虚置层的材料的移除速率小于对该介电层的材料的移除速率。
37.如权利要求36所述的记忆装置的形成方法，其中化学机械研磨对该介电层的移除速率与对该虚置层的移除速率的比例大于1且小于或等于3。
38.如权利要求36所述的记忆装置的形成方法，还包括检测化学机械研磨/平坦化中的变化并确认完全移除该虚置层。
39.如权利要求38所述的记忆装置的形成方法，其中化学机械研磨/平坦化持续一段预定时间或预定的化学机械研磨/平坦化循环数目，以对应检测化学机械研磨/平坦化中的变化并确认完全移除该虚置层。
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