KR100245561B1 - 반도체 장치의 트렌치 격리 형성 방법 - Google Patents

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Abstract

본 발명은 트렌치 필링 절연막의 CMP 평탄도 및 균일도를 향상시키는 반도체 장치의 트렌치 격리 형성 방법에 관한 것으로, 반도체 기판 상에 엑티브 영역 보호를 위한 식각 정지층을 형성하고, 상기 식각 정지층 및 반도체 기판의 일부를 식각 하여 트렌치를 형성한다. 상기 트렌치가 오버필 되도록 반도체 기판 전면에 트렌치 격리용 절연막을 형성하고, 상기 절연막 상에 저단차 영역의 절연막의 소모를 최소화하기 위한 마스크층을 형성한다. 상기 마스크층의 평탄화 식각 및 절연막의 평탄화 식각을 교대로 필요한 만큼 반복적으로 수행하여 트렌치 격리를 형성한다. 이와 같은 반도체 장치의 트렌치 격리 형성 방법에 의해서, 저단차 영역의 트렌치 필링 절연막의 소모를 최소화 할 수 있고, 따라서 트렌치 필링 절연막의 형성 두께를 줄일 수 있으며, 트렌치 필링 절연막의 CMP 평탄도 및 균일도를 향상시킬 수 있다.

Description

반도체 장치의 트렌치 격리 형성 방법(A Method of Forming Trench Isolation of Semiconductor Device)
본 발명은 반도체 장치의 트렌치 격리(trench isolation) 형성 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 격리용 절연막을 CMP(Chemical Mechanical Polishing) 하는데 있어서, 우수한 균일도(uniformity) 및 평탄도(planarization)를 갖도록 하는 반도체 장치의 얕은 트렌치 격리(Shallow Trench Isolation) 형성 방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 트렌치 격리 형성 방법을 순차적으로 보여주는 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 실리콘 질화막(SiN)(12)을 형성한다. 그리고, 이 분야에서 잘 알려진 포토리소그라피(photolithography) 공정으로 상기 실리콘 질화막(12) 및 그 하부의 반도체 기판(10)을 식각 하여 트렌치(14a, 14b)를 형성한다.
여기서, 상기 실리콘 질화막(12)은 식각 정지층(stopping layer)으로 사용된다.
도 1b에 있어서, 상기 트렌치(14a, 14b)가 오버필(overfill) 되도록 반도체 기판(10) 전면에 트렌치 격리용 절연막(16)을 형성한다.
마지막으로, 상기 절연막(16)을 CMP 공정 등의 평탄화 공정으로 식각 하면 도 1c에 도시된 바와 같이, 트렌치 격리(18a, 18b)가 완성된다.
상술한 바와 같은 종래 기술의 문제점은 상기 트렌치 격리용 절연막(16)이 두껍게 형성되어 CMP 량이 많다는 것이다.
이것은 CMP 공정 수행시 저단차 부위의 절연막도 함께 식각 되므로 이를 고려하여 절연막의 두께를 결정하기 때문이다. 초기 단차 즉, 트렌치 깊이가 증가할수록 형성되는 절연막(16)의 두께도 증가하게 된다.
그리고, 상기 CMP 량이 증가할수록 웨이퍼(wafer) 내의 균일도가 악화된다. 즉, 상기 CMP 공정 후 웨이퍼 내의 잔존 절연막의 두께 균일도가 불량하게 된다.
이에 따라, 웨이퍼의 일부 영역의 실리콘 질화막(12)이 모두 제거될 때까지도 다른 영역의 실리콘 질화막(12)이 노출되지 않아 결국 후속 공정에서 실리콘 질화막(12)이 제거되지 않는 이른바, 실리콘 질화막 언 스트립(silicon nitride unstrip) 문제가 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치 격리용 절연막의 CMP 량을 줄일 수 있고, 트렌치 필링 절연막의 CMP 평탄도 및 균일도를 향상시킬 수 있는 반도체 장치의 트렌치 격리 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 트렌치 격리 형성 방법을 순차적으로 보여주는 단면도;
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치의 트렌치 격리 형성 방법을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12 : 실리콘 질화막
14, 104 : 트렌치 16, 106 : 트렌치 격리용 절연막
18, 110 : 트렌치 격리 102 : 제 1 마스크층
108 : 제 2 마스크층
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 트렌치 격리 형성 방법은, 반도체 기판 상에 제 1 마스크층을 형성하는 단계와; 상기 제 1 마스크층 및 그 하부의 반도체 기판의 일부를 식각 하여 트렌치를 형성하는 단계와; 상기 트렌치가 오버필 되도록 반도체 기판 전면에 트렌치 격리용 절연막을 형성하는 단계와; 상기 절연막은, 상기 트렌치가 형성된 영역이 트렌치가 형성되지 않은 영역에 비해 저단차를 갖도록 형성되고, 상기 절연막 상에 상기 제 2 마스크층을 형성하는 단계와; 상기 트렌치가 형성되지 않은 고단차 영역의 상기 절연막의 일부가 노출되도록 상기 제 2 마스크층을 평탄화 식각 하는 제 1 식각 단계와; 상기 고단차 영역의 상기 노출된 절연막의 일부를 선택적으로 평탄화 식각 하는 제 2 식각 단계와; 상기 제 2 마스크층을 평탄화 식각 하여 제거하는 제 3 식각 단계와; 상기 제 1 마스크층의 표면이 노출되도록 상기 절연막을 평탄화 식각 하여 트렌치 격리를 형성하는 제 4 식각 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 마스크층 물질은, SiN, SiON, poly-Si, W, Ti, TiN, 그리고 Al2O3중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 트렌치 깊이는, 2000Å ~ 8000Å 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막은, SiO2, USG, BPSG, PSG, SiN, SiON, SOG, FOX, 그리고 절연성 폴리머 중 어느 하나로 형성된 단일막 및 그 조합으로 형성된 다층막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막은, LPCVD, PECVD, 그리고 HDP 중 어느 하나로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 마스크층 물질은, W, Ti, 그리고 TiN 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 내지 제 3 식각 단계는, CMP 공정으로 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 4 식각 단계는, 미량의 CMP 공정 및 버핑 공정 중 어느 하나로 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 3 식각 단계는, 상기 제 2 마스크층을 CMP 식각할 수 있는 슬러리를 사용하여 상기 제 2 마스크층을 식각해 내는 단계이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 3 식각 단계는, 상기 제 2 마스크층을 상기 절연막에 대해 약 10 : 1 이상의 식각 선택비를 갖는 물질로 식각 해내는 단계이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 및 제 4 식각 단계는, 산화막 CMP 슬러리를 사용하여 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 및 제 4 식각 단계, 상기 절연막을 상기 제 2 마스크층에 대해 약 50 : 1 이상의 식각 선택비를 갖는 물질로 식각 해내는 단계이다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 트렌치 격리 형성 방법은, 상기 제 4 식각 단계 전에 상기 제 2 식각 단계와 제 3 식각 단계를 교대로 반복하여 고단차 영역과 저단차 영역의 절연막의 차이를 최소화시키는 단계를 더 포함한다.
(작용)
본 발명에 의한 반도체 장치의 트렌치 격리 형성 방법은 다중 CMP 공정을 통해 저단차 영역의 트렌치 필링 절연막의 소모를 최소화하고, 트렌치 필링 절연막의 CMP 평탄도 및 균일도를 향상시킨다.
(실시예)
도 2e를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 트렌치 격리 형성 방법은, 반도체 기판(100) 상에 엑티브 영역(active region) 보호를 위한 식각 정지층(102)을 형성하고, 상기 식각 정지층(102) 및 반도체 기판(100)의 일부를 식각 하여 트렌치(104a, 104b)를 형성한다. 상기 트렌치(104a, 104b)가 오버필 되도록 반도체 기판(100) 전면에 트렌치 격리용 절연막(106)을 형성하고, 상기 절연막(106) 상에 저단차 영역의 절연막(106)의 소모를 최소화하기 위한 마스크층(108)을 형성한다. 상기 마스크층(108)의 평탄화 식각 및 절연막(106)의 평탄화 식각을 교대로 필요한 만큼 반복적으로 수행하여 트렌치 격리(110a, 110b)를 형성한다. 이와 같은 반도체 장치의 트렌치 격리 형성 방법에 의해서, 저단차 영역의 트렌치 필링 절연막(106)의 소모를 최소화 할 수 있고, 따라서 트렌치 필링 절연막(106)의 형성 두께를 줄일 수 있으며, 식각 되는 트렌치 필링 절연막(106)의 평탄도 및 균일도를 향상시킬 수 있다.
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 트렌치 격리(110a, 110b) 형성 방법을 순차적으로 보여주는 단면도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 얕은 트렌치 격리(Shallow Trench Isolation)(110a, 110b) 형성 방법은 먼저, 반도체 기판(100) 상에 제 1 마스크층(102)을 형성한다.
상기 제 1 마스크층(102)은, 후속 트렌치 형성시 엑티브 영역의 반도체 기판(100)을 보호하는 식각 정지층(102)으로 사용된다. 그리고, 상기 제 1 마스크층(102) 물질은, SiN, SiON, poly-Si, W, Ti, TiN, 그리고 Al2O3중 어느 하나가 사용된다.
이 분야에서 잘 알려진 포토리소그라피 공정으로 엑티브 영역과 소자 격리 영역을 정의하여 상기 소자 격리 영역의 실리콘 질화막(102) 및 그 하부의 반도체 기판(100)의 일부를 식각 하여 트렌치(104a, 104b)를 형성한다.
상기 트렌치(104a, 104b)는, 반도체 메모리 장치의 셀 어레이 영역 등에서 그 폭이 상대적으로 작게 형성되고, 주변 회로 영역에서는 그 폭이 상대적으로 크게 형성된다.
상기 트렌치(104a, 104b) 깊이는, 2000Å ~ 8000Å 범위를 갖도록 형성한다.
다음, 상기 트렌치(104a, 104b)가 오버필 되도록 반도체 기판(100) 전면에 트렌치 격리용 절연막(106)을 형성한다.
상기 절연막(106)은, LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 HDP(High Density Plasma) 등의 방법으로 형성된다.
상기 절연막(106) 물질은, SiO2, USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass), SiN, SiON, SOG(Spin On Glass), FOX(Flowable OXide), 그리고 절연성 폴리머(polymer) 중 어느 하나로 형성된 단일막 또는 그 조합으로 형성된 다층막 중 어느 하나로 형성된다.
상기 절연막(106)의 형성으로, 상기 트렌치(104a, 104b)가 형성된 영역과 형성되지 않은 영역은 각각 저단차 및 고단차 영역이 된다.
본 발명에서는 저단차 영역의 절연막 소모가 거의 없게 되므로 상기 절연막(106)을 최소한의 두께로 형성하는 것이 가능하다.
도 2b에 있어서, 상기 절연막(106) 상에 제 2 마스크층(108)을 형성한다.
상기 제 2 마스크층(108)은, 상기 절연막(106)에 대해 상호간 선택적으로 평탄화 공정을 수행할 수 있는 막이다. 상기 제 2 마스크층(108)은, 상기 트렌치(104a, 104b)가 형성된 저단차 영역의 상기 절연막(106)의 소모를 최소화시킨다.
상기 제 2 마스크층(108) 물질은, W, Ti, 그리고 TiN 중 어느 하나가 사용된다.
도 2c를 참조하면, 제 2 마스크층(108)을 상기 고단차 영역의 절연막(106)이 노출되도록 제 1 평탄화 공정을 수행한다.
상기 제 1 평탄화 공정은, 예를 들어 W CMP 슬러리를 사용하여 수행되고, 3000Å/min의 이상의 식각률로 상기 제 2 마스크층(108)을 선택적으로 식각 한다.
또한, 상기 W CMP 슬러리를 사용하면 상기 제 2 마스크층(108) 물질이 상기 절연막(106)에 대해 약 10 : 1 이상의 식각 선택비를 갖게 된다.
도 2d에 있어서, 상기 제 2 마스크층(108)에 대해 선택적으로 상기 노출된 절연막(106)의 일부가 제거되도록 제 2 평탄화 공정을 수행한다. 또는, 상기 제 1 마스크층(102)을 식각 정지층(102)으로하여 상기 노출된 절연막(106)이 모두 제거되도록 한다.
상기 제 2 평탄화 공정은, 이 분야에서 잘 알려진 일반적인 절연막 CMP 슬러리를 사용하여 수행되고, 상기 제 2 마스크층(108)에 대해 50 : 1 이상의 식각 선택비를 갖는 물질로 수행된다.
상기 제 2 평탄화 공정으로 고단차 영역의 절연막과 저단차 영역의 절연막의 단차가 줄어들게 된다.
도 2e를 참조하면, 상기 저단차 영역에 남아 있는 제 2 마스크층(108)이 선택적으로 모두 제거되도록 제 3 평탄화 공정을 수행한다.
상기 제 3 평탄화 공정은, 상기 제 1 평탄화 공정에서 사용된 CMP 물질 즉, W CMP 슬러리를 사용하여 수행된다.
마지막으로, 상기 제 1 마스크층(102)을 식각 정지층(102)으로하여 상기 절연막(106)을 식각 하는 제 4 평탄화 공정을 수행하면 도 2f에 도시된 바와 같이, 균일하고, 매끄러운 표면을 갖는 트렌치 격리(110a, 110b)가 형성된다.
상기 제 4 평탄화 공정은, 미량의 절연막 CMP 공정 또는 버핑(buffing) 공정으로 수행된다.
한편, 상기 제 2 평탄화 공정과 제 3 평탄화 공정을 필요에 의해 반복적으로 수행할 수도 있다.
상기 CMP 공정들은, 실리카(silica), 산화세륨(ceria), 그리고 알루미나(alumina) 중 어느 하나를 베이스(base)로 하는 슬러리 또는 이들의 혼합 물질을 베이스로 하는 슬러리를 사용하여 수행된다.
상술한 바와 같은 다중 CMP 공정을 수행하기 위한 장비는 적어도 두 개 이상의 플래튼(platen)을 갖는 CMP 장비가 바람직하다.
그러나, 상기 W CMP 슬러리와 산화막 CMP 슬러리의 상호 오염(cross contamination)이 없을 경우 동일 패드(pad)에서 진행할 수도 있다.
상기 CMP 장비가 두 개의 플래튼(platen)을 갖는 경우, 하나는 W CMP용으로 다른 하나는 절연막 CMP용으로 사용한다. 그리고, 상기 CMP 장비가 네 개의 플래튼을 갖는 경우, W CMP - 절연막 CMP - W CMP - 절연막 CMP 순으로 사용한다. 이때, 같은 W CMP 또는 산화막 CMP 슬러리라도 각 식각 단계에 따라 적절한 슬러리의 사용이 가능하다는 장점을 갖는다.
본 발명은 저단차 영역의 트렌치 필링 절연막의 소모를 최소화 할 수 있고, 따라서 트렌치 필링 절연막의 형성 두께를 줄일 수 있으며, 트렌치 필링 절연막의 CMP 평탄도 및 균일도를 향상시킬 수 있는 효과가 있다. 또한, 선택적인 평탄화 식각 공정으로 공정 제어가 용이하고, 충분한 CMP 시간 마진을 확보할 수 있는 효과가 있다.

Claims (13)

  1. 반도체 기판(100) 상에 제 1 마스크층(102)을 형성하는 단계와;
    상기 제 1 마스크층(102) 및 그 하부의 반도체 기판(100)의 일부를 식각 하여 트렌치(104a, 104b)를 형성하는 단계와;
    상기 트렌치(104a, 104b)가 오버필 되도록 반도체 기판(100) 전면에 트렌치 격리용 절연막(106)을 형성하는 단계와;
    상기 절연막(106)은, 상기 트렌치(104a, 104b)가 형성된 영역이 트렌치(104a, 104b)가 형성되지 않은 영역에 비해 저단차를 갖도록 형성되고,
    상기 절연막(106) 상에 상기 제 2 마스크층(108)을 형성하는 단계와;
    상기 트렌치(104a, 104b)가 형성되지 않은 고단차 영역의 상기 절연막(106)의 일부가 노출되도록 상기 제 2 마스크층(108)을 평탄화 식각 하는 제 1 식각 단계와;
    상기 고단차 영역의 상기 노출된 절연막(106)의 일부를 선택적으로 평탄화 식각 하는 제 2 식각 단계와;
    상기 제 2 마스크층(108)을 평탄화 식각 하여 제거하는 제 3 식각 단계와;
    상기 제 1 마스크층(102)의 표면이 노출되도록 상기 절연막(106)을 평탄화 식각 하여 트렌치 격리(110a, 110b)를 형성하는 제 4 식각 단계를 포함하는 트렌치 격리 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 마스크층(102) 물질은, SiN, SiON, poly-Si, W, Ti, TiN, 그리고 Al2O3 중 어느 하나인 반도체 장치의 트렌치 격리 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치(104a, 104b) 깊이는, 2000Å ~ 8000Å 범위를 갖는 반도체 장치의 트렌치 격리 형성 방법.
  4. 제 1 항에 있어서,
    상기 절연막(106)은, SiO2, USG, BPSG, PSG, SiN, SiON, SOG, FOX, 그리고 절연성 폴리머 중 어느 하나로 형성된 단일막 및 그 조합으로 형성된 다층막 중 어느 하나인 반도체 장치의 트렌치 격리 형성 방법.
  5. 제 1 항에 있어서,
    상기 절연막(106)은, LPCVD, PECVD, 그리고 HDP 중 어느 하나로 형성되는 반도체 장치의 트렌치 격리 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 2 마스크층(108) 물질은, W, Ti, 그리고 TiN 중 어느 하나인 반도체 장치의 트렌치 격리 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 내지 제 3 식각 단계는, CMP 공정으로 수행되는 반도체 장치의 트렌치 격리 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 4 식각 단계는, 미량의 CMP 공정 및 버핑 공정 중 어느 하나로 수행되는 반도체 장치의 트렌치 격리 형성 방법.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 3 식각 단계는, 상기 제 2 마스크층(108)을 CMP 식각할 수 있는 슬러리를 사용하여 상기 제 2 마스크층(108)을 식각해 내는 단계인 트렌치 격리 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 3 식각 단계는, 상기 제 2 마스크층(108)을 상기 절연막(106)에 대해 약 10 : 1 이상의 식각 선택비를 갖는 물질로 식각 해내는 단계인 반도체 장치의 트렌치 격리 형성 방법.
  11. 제 1 항에 있어서,
    상기 제 2 및 제 4 식각 단계는, 산화막 CMP 슬러리를 사용하여 수행되는 반도체 장치의 트렌치 격리 형성 방법.
  12. 제 1 항에 있어서,
    상기 제 2 및 제 4 식각 단계, 상기 절연막(106)을 상기 제 2 마스크층(108)에 대해 약 50 : 1 이상의 식각 선택비를 갖는 물질로 식각 해내는 단계인 반도체 장치의 트렌치 격리 형성 방법.
  13. 제 1 항에 있어서,
    상기 반도체 장치의 트렌치 격리 형성 방법은, 상기 제 4 식각 단계 전에 상기 제 2 식각 단계와 제 3 식각 단계를 교대로 반복하여 고단차 영역과 저단차 영역의 절연막의 차이를 최소화시키는 단계를 더 포함하는 반도체 장치의 트렌치 격리 형성 방법.
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