JPH10313051A - ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 広い（長い）凸部領域上に埋め込み材料が残
ることなく平坦化を達成でき、よって平坦性の良好なト
レンチアイソレーションを形成できる手段、被ポリッシ
ュ部上にポリッシュストッパの作用を示す部分の分布に
疎密がある場合にあっても、良好な平坦化形状を形成す
ることができる手段を提供する。 【解決手段】 エッチング工程、多層エッチングストッ
パ構造、凸部均一化構造を設けることにより、均一な、
あるいはポリッシュ残りのないポリッシュを達成して、
平坦性の良好なトレンチアイソレーション、半導体装置
を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ポリッシュ工程を
備えたトレンチアイソレーションの形成方法、及びポリ
ッシュ工程を備えた半導体装置の製造方法に関する。本
発明は、各種電子材料等におけるトレンチアイソレーシ
ョン（溝型素子間分離）の形成や、トレンチアイソレー
ションを有する各種半導体装置の製造方法、その他凹部
埋め込み工程とその後の平坦化ポリッシュ工程とを有す
る各種半導体装置の製造方法として利用することができ
る。また、複数の凸部パターンにより形成された（即ち
凸部パターンと凸部パターンとの間に画成された）凹部
を埋め込み材料により埋め込み工程と、凸部パターン上
に形成された埋め込み材料をポリッシュにより平坦化す
る工程を含むポリッシュ工程を備えた半導体装置の製造
方法として利用することができる。

【０００２】

【従来の技術】ポリッシュ技術の適用分野は広く、例え
ば半導体装置の製造の際に、半導体基板などの基体上に
生じた凹凸を平坦化するのに利用することが可能である
（例えば、特開昭６０−３９８３５号参照）。

【０００３】一方半導体装置の分野では、デバイスの大
容量化が進んでおり、チップ面積をできる限り小さくし
て大容量化を図るための各種技術が開発されており、例
えばそのために、多層配線技術が必須のものとなってい
る。この多層配線技術においては、多層配線の断切れを
防止するために、下地の平坦化が非常に重要となる。な
ぜならば、下地に凹凸があると、これによって生じる段
差上で断線（いわゆる断切れ）が発生するからである。
下地の平坦化を良好に行うためには、初期工程からの平
坦化が重要となる。

【０００４】このため例えば、平坦なトレンチアイソレ
ーション等が考えられている。トレンチアイソレーショ
ンとは、半導体基板に形成した溝（トレンチ）に絶縁材
を埋め込んで素子間分離を行うための技術であり、溝
（トレンチ）を微細に形成できるので高集積化にとって
有利である。しかし、溝（トレンチ）の埋め込み後は、
溝以外に堆積した埋め込み材料からなる凸状部を除去し
て平坦化する必要がある。溝は、２つの凸部パターンの
間の凹部として形成できるが、この凹部（溝）に埋め込
み材料を埋め込むと、それ以外の凸部パターン上にも埋
め込み材料が堆積して凸状部を形成するので、これを平
坦化しなければならないからである。この平坦なトレン
チアイソレーションを形成する方法として、図22に示す
方法がある。

【０００５】この手法においては、まず図22（Ａ）に示
したように、シリコンなどからなる半導体基板１上に薄
いシリコン酸化膜２及び薄いシリコンナイトライド膜３
を形成した後、フォトリソグラフィー工程を用いてエッ
チングにより溝41，42，43を形成し、更に酸化により酸
化シリコン層２である内壁酸化膜を形成した半導体基板
を用意する。

【０００６】次に、図22（Ｂ）に示すように溝41〜43
に、ＣＶＤ等の堆積手法により埋め込み材料５を堆積さ
せ、図示の構造とする。このとき溝42〜43以外の部分に
も埋め込み材料５が厚く堆積してしまい、凸状部51が生
じる。

【０００７】よって、図22（Ｃ）に示すように、この凸
状部51をポリッシュにより除去して、平坦化する。この
ときのポリッシュのストッパ層としては、埋め込み材料
５がシリコン酸化物であれば、例えばこれよりポリッシ
ュ速度の遅いシリコンナイトライド膜３を用いればよ
い。

【０００８】このような手法については、トレンチアイ
ソレーションプロセスの他にも、溝の埋め込みを伴うト
レンチキャパシタの形成、トレンチコンタクト（トレン
チプラグ）の形成、ブランケットＷ−ＣＶＤ法による層
形成等の平坦な層間絶縁膜形成プロセスにも応用されて
いる。

【０００９】

【発明が解決しようとする課題】ところがこの技術の問
題点は、図23（Ａ）に示すように広い凹部領域と狭い
凸部領域とが形成されている場合、トレンチ41〜43の
埋め込み後、ダイレクトにポリッシュを行うと、図23
（Ｂ）のように、広い凸部領域上の埋め込み材料５に
ついて、その中央部に、除去しきれない埋め込み材料52
（ＳｉＯ₂ 等）が残ってしまい、次工程において例えば
ホットリン酸によりストッパ層２である例えばＳｉ₃ Ｎ
₄ 等を除去する際、埋め込み材料52であるＳｉＯ₂ 等が
浮いてしまい、パーティクルの発生を招く結果となる。

【００１０】この問題を解決するための対策法として、
例えばＩＢＭでは、１９８９年のＩＥＤＭに次のような
技術を発表している（ＩＥＤＭ８９，ＰＰ６１−６
４）。即ち図24（ａ）に示されるブロックレジスト31を
埋め込み材料５であるＣＶＤ−ＳｉＯ₂ の凹部に形成
し、その上にレジストコーティング膜３を形成し、次に
エッチバックを行う。これにより図24（ｂ）の構造を得
る。そしてポリッシュにより平坦化を行って、図24
（ｃ）の平坦化構造とする。ところがこの方法では、図
25（ｄ）に示すようにブロックレジストのパターニング
がずれて符号31′に示すような凹部から外れたレジスト
が形成されると、レジストコーティング膜３′を形成し
ても十分な平坦性が得られず、図25（ｅ）に示すように
埋め込み材料５が平坦にならず、結果としてポリッシュ
による平坦化も難しくなる。

【００１１】また、次のような問題もある。即ち、ポリ
ッシュによる平坦化技術は、ポリッシュ（研磨）の度合
いが下地パターンに依存して、不均一になることがある
という問題を有する。図26を用いてこの問題点を説明す
る。

【００１２】図26において、複数の凸部パターン61〜64
の各間の凹部として、溝41〜43が構成されている。この
これらの凸部パターン61〜64は、ポリッシュの際のスト
ッパとして機能する。図26に示すように、凸部パターン
61が存在する図示Ａの部分は、凸部パターン61の密度が
小さい。凸部パターン62〜64が存在する図示Ｂの部分
は、単位面積中に凸部パターンの存在する率（凸部パタ
ーンの面積が占める割合）が大きく、凸部パターンの密
度は大である。図示例は、凸部パターン61〜64上にポリ
ッシュストッパ層３であるシリコンナイトライド等が形
成されているので、図示Ａの部分は単位面積中にストッ
パ層３の占める面積が小さく、よってその密度は小とな
り、一方、図示Ｂの部分は単位面積中にストッパ層３の
占める面積が大きいため、ポリッシュストッパ層３の密
度は大となる。このようにポリッシュストッパ層３（こ
こでは凸部パターン61〜64に伴って存在する）の占める
率に疎密があると、ポリッシュが不均一になる傾向が大
きい。

【００１３】例えば、周辺回路において、そこに存在す
るポリッシュストッパ層として機能する凸部パターンの
単位面積当たりの面積比が低い場合（例えば、図26中の
領域Ａのような場合）には、該凸部パターン（ストッパ
層）にポリッシュ時の研磨圧力が集中するためポリッシ
ュレートが速くなり、凸部パターン（ストッパ層）の選
択比だけでは不十分となり、図26（ｂ）に示すように孤
立するパターン61が削られてしまい、ストッパ層として
の所定の効果を有さなくなる。この結果、図26（ｂ）の
ように領域Ａは凹んだ形になって、均一で良好な平坦化
は達成できない。

【００１４】従って、このようにポリッシュストッパ層
の分布に疎密がある場合（例えば上記のように凸部パタ
ーンに疎密があって、これに伴ってポリッシュストッパ
層の占める率に疎密ができる場合）についても、その面
積比の低い部分、即ちポリッシュストッパの役割を果た
す部分が疎である回路パターン部分においても、良好な
ポリッシュ平坦化が達成できる技術が所望されている。

【００１５】

【発明が解決しようとする課題】本発明は、上述した従
来の問題点を解決して、広い（長い）凸部領域上に埋め
込み材料が残ることなく平坦化を達成でき、よって平坦
性の良好なトレンチアイソレーションを形成できる手
段、及びこのようなトレンチアイソレーションを形成し
た半導体装置の製造手段を提供することが目的である。

【００１６】また本発明は、埋め込み後平坦化を行うポ
リッシュ工程を備えた半導体装置の製造方法において、
被ポリッシュ部上にポリッシュストッパの作用を示す部
分の分布に疎密がある場合にあっても、単位面積当たり
の該ストッパ層の面積比が低い部分でも良好な平坦化形
状を形成することができる半導体装置の製造方法を提供
することを目的とする。

【００１７】

【課題を解決するための手段】本出願の請求項１の発明
は、エッチングと堆積とを同時進行的に行う堆積手段に
よりトレンチを埋め込む埋め込み工程と、ポリッシュに
より埋め込み材料を平坦化するポリッシュ工程とを含む
トレンチアイソレーションの形成方法において、ポリッ
シュ工程前に、埋め込み材料をエッチングするエッチン
グ工程を少なくとも含むことを特徴とするトレンチアイ
ソレーションの形成方法であり、これによって上述した
目的を達成するものである。

【００１８】本出願の請求項２の発明は、埋め込み材料
をエッチングするエッチング工程が、埋め込み材料を等
方的にエッチングする等方エッチング工程である請求項
１に記載のトレンチアイソレーションの形成方法であ
り、これによって上述した目的を達成するものである。

【００１９】本出願の請求項３の発明は、３層構造から
なるエッチングストッパ層を有し、そのエッチングスト
ッパ層の上層が埋め込み材料のポリッシュレートより小
さいレートを有しかつエッチングレートも埋め込み材料
より小さいレートである膜で形成され、中間層が上層の
エッチレートより小さいエッチレートを有する膜で形成
され、下層が中間層より小さいエッチレートでなおかつ
基板よりエッチレートの大きい膜で形成された構造にお
いてトレンチを形成することを特徴とする請求項１に記
載のトレンチアイソレーションの形成方法であり、これ
によって上述した目的を達成するものである。

【００２０】本出願の請求項４の発明は、請求項１に記
載のトレンチアイソレーションの形成方法を用いること
によってトレンチアイソレーションを形成する半導体装
置の製造方法であり、これによって上述した目的を達成
するものである。

【００２１】本出願の請求項５の発明は、請求項３に記
載のトレンチアイソレーションの形成方法を用いること
によってトレンチアイソレーションを形成する半導体装
置の製造方法であり、これによって上述した目的を達成
するものである。

【００２２】本出願の請求項６記載の発明は、バイアス
ＥＣＲ−ＣＶＤ法によりトレンチを埋め込む埋め込み工
程と、埋め込み材料をエッチングすることにより広い凸
部領域上の埋め込み材料をエッチングするエッチング工
程と、ポリッシュにより埋め込み材料を平坦化するポリ
ッシュ工程とを含む工程によりトレンチアイソレーショ
ンを形成する半導体装置の製造方法であり、これによっ
て上述した目的を達成するものである。

【００２３】本出願の請求項７の発明は、埋め込み材料
をエッチングすることにより広い凸部領域上の埋め込み
材料をエッチングするエッチング工程が、埋め込み材料
を等方的にエッチングすることにより広い凸部領域上の
埋め込み材料をエッチングする等方エッチング工程であ
る請求項６に記載の半導体装置の製造方法であり、これ
によって上述した目的を達成するものである。

【００２４】本出願の請求項８の発明は、トレンチアイ
ソレーションを形成する基板が３層構造から成るエッチ
ングストッパ層を有し、該エッチングストッパ層の上層
がシリコンナイトライドから成り、中間層がポリシリコ
ンから成り、下層が二酸化シリコン膜から成る構造にお
いてトレンチを形成することによって、トレンチアイソ
レーションを形成する半導体装置の製造方法であり、こ
れによって上述した目的を達成するものである。

【００２５】本出願の請求項９の発明は、複数の凸部パ
ターンにより形成された凹部を埋め込み材料により埋め
込む工程と、凸部パターン上に形成された埋め込み材料
をポリッシュにより平坦化する工程を含むポリッシュ工
程を備えた半導体装置の製造方法において、ポリッシュ
のストッパ層の密度が疎である部分に、あらかじめポリ
ッシュのストッパ層となるパターンを形成し、該パター
ンは最終的には除去することを特徴とするポリッシュ工
程を備えた半導体装置の製造方法であり、これによって
上述した目的を達成するものである。

【００２６】本出願の請求項10の発明は、広い凸部領域
と狭い凸部狭域とを有する複数の凸部パターンを有する
半導体基板上において、該複数の凸部パターンにより形
成された凹部を埋め込み材料により埋め込む工程と、凸
部パターン上に形成された埋め込み材料をポリッシュに
より平坦化する工程を含むポリッシュ工程を備えた半導
体装置の製造方法において、ポリッシュのストッパ層の
密度が疎である部分に、あらかじめポリッシュのストッ
パ層となるパターンでかつ最終的には除去するものであ
るパターンを形成する工程と、ポリッシュによる平坦化
工程に先立って広い凸部領域上の埋め込み材料を少なく
とも部分的にエッチングする工程とを備えることを特徴
とするポリッシュ工程を備えた半導体装置の製造方法で
あり、これによって上述した目的を達成するものであ
る。

【００２７】本出願の請求項11の発明は、複数の凹部が
形成された基板上に堆積手段により凹部埋め込み材料を
形成する埋め込み工程と、ポリッシュにより埋め込み材
料を平坦化するポリッシュ工程とを含む半導体装置の製
造方法において、ポリッシュ工程の後に基板上にレジス
トを形成するレジスト形成工程と、被埋め込み凹部以外
の部分に残存する埋め込み材料を露出させてレジストパ
ターンを形成するレジストパターン形成工程と、レジス
トパターンをマスクとして、被埋め込み凹部以外の部分
に残存する埋め込み材料を除去する除去工程を備えるこ
とを特徴とする半導体装置の製造方法であり、これによ
って上述した目的を達成するものである。

【００２８】本出願の請求項12の発明は、バイアスＥＣ
Ｒ−ＣＶＤ法により、ポリッシュのストッパとなる層と
してのシリコンナイトライド膜を有する基板上の複数の
凹部を二酸化シリコンを埋め込み材料として埋め込み、
次にポリッシュにより埋め込み材料を平坦化するポリッ
シュ工程を行い、このポリッシュ工程の後の基板上にレ
ジストを形成するレジスト形成工程と、被埋め込み凹部
以外の部分に残存する埋め込み材料である除去しきれな
い埋め込み材料を露出させてレジストパターンを形成す
るレジストパターン形成工程とを行い、次いで該レジス
トパターンをマスクとして、被埋め込み凹部以外の部分
に残存する埋め込み材料を除去する除去工程を行うこと
により、除去しきれない埋め込み材料の残存なく埋め込
み平坦化を行うことを特徴とする半導体装置の製造方法
であり、これによって上述した目的を達成するものであ
る。

【００２９】本出願の請求項13の発明は、上部にポリッ
シュのストッパ層を備えた複数の凸部パターンを形成す
る工程と、該複数の凸部パターンにより形成された凹部
を埋め込み材料により埋め込む工程と、凸部パターン上
に形成された埋め込み材料をポリッシュにより平坦化す
る工程を含むポリッシュ工程を備えた半導体装置の製造
方法において、凹部埋め込み後、少なくとも、前記凹部
の埋め込み材料上に、第２のポリッシュストッパ層を形
成することを特徴とするポリッシュ工程を備えた半導体
装置の製造方法であり、これによって上述した目的を達
成するものである。

【００３０】本出願の請求項14の発明は、上部にポリッ
シュのストッパ層を備えた複数の凸部パターンを形成す
る工程と、該複数の凸部パターンにより形成された広い
凹部と狭い凹部とを含む複数の凹部を埋め込み材料によ
り埋め込む工程と、凸部パターン上に形成された埋め込
み材料をポリッシュにより平坦化する工程を含むポリッ
シュ工程を備えた半導体装置の製造方法において、凹部
埋め込み後、少なくとも、前記凹部の埋め込み材料上全
面に、第２のポリッシュストッパ層を形成することを特
徴とするポリッシュ工程を備えた半導体装置の製造方法
であり、これによって上述した目的を達成するものであ
る。

【００３１】本出願の請求項15の発明は、上部にポリッ
シュのストッパ層であるシリコンナイトライド層とこの
シリコンナイトライド層のエッチングストッパ層である
ポリＳｉ層とを備えた基板上に複数の凸部パターンを形
成し、該複数の凸部パターンにより形成された凹部を二
酸化シリコンを埋め込み材料としてＣＶＤ法により形成
し、その凹部埋め込み後、全面に第２のポリッシュスト
ッパ層を形成し、レジストを用いたエッチング工程によ
って、前記ポリッシュのストッパ層の密度が疎である部
分の広い凹部の埋め込み材料上にのみ第２のポリッシュ
ストッパ層を残し、その後、凹部パターン上に形成され
た埋め込み材料をポリッシュにより平坦化する工程を行
う半導体装置の製造方法であり、これによって上述した
目的を達成するものである。

【００３２】本出願の発明によれば、広く（長い）凸部
領域上のポリッシュされるべき被ポリッシュ材料の大部
分はポリッシュに先立つエッチング工程において除去さ
れており、また、残った被ポリッシュ部分は全て突起形
状になっているがゆえ平坦面よりポリッシュレートが速
く、容易に平坦化が行える。これにより平坦なアイソレ
ーション形成が可能となる。

【００３３】例えば、エッチングストッパ層の上層が埋
め込み材料のエッチングの際のエッチングストッパとし
て機能し、更に、中間層22は上層23に対するストッパと
して働き（図３及び図４の例示参照）、また下層21は中
間層22に対するエッチングストッパとして作用するの
で、埋め込み材料のエッチングをストッパ層表面が出る
まで行うように出来、また、凸部領域上に残る埋め込み
材料を、エッチバックを要さず、完全に除去できる。

【００３４】また、本出願の発明によれば、上記のよう
に平坦化が良好であるトレンチアイソレーションを有す
る半導体装置を得ることができる。

【００３５】また、本出願の発明によれば、ポリッシュ
前にあらかじめ、例えば埋め込み材料をＣＶＤ等で堆積
させる前、ポリッシュのストッパとして機能する例えば
凸部パターンが疎である部分について、ポリッシュのス
トッパ層となるダミーパターンを形成し、これによって
ストッパ層の機能を被ポリッシュ部全面で均一に近くな
るようにし、好ましくはストッパ層面積比が一定以上と
なるようにダミーパターンを形成し、その後、ポリッシ
ュを行うので、これにより良好な平坦化形状を形成する
ことができる。

【００３６】よって、この発明によれば、ポリッシュス
トッパ層の被ポリッシュ部単位面積当たりの面積比が低
い場合においても、良好な平坦化形状を形成することが
可能となる。

【００３７】また、本出願の発明によれば、広い（長
い）凸部領域上のポリッシュされるべき被ポリッシュ材
料は、これがポリッシュ後残存していても、レジストパ
ターンをマスクとした除去工程により容易に除去され、
平坦化が行える。これにより平坦な埋め込みが達成され
た半導体装置の製造が可能となる。

【００３８】また、本出願の発明によれば、広い（長
い）凸部領域上のポリッシュされるべき被ポリッシュ材
料は、これがポリッシュ後残存していても、エッチバッ
ク工程により容易に除去され、平坦化が行える。これに
より平坦な埋め込みが達成された半導体装置の製造が可
能となる。

【００３９】また、本出願の発明によれば、凹部埋め込
み後、例えば埋め込み材料をＣＶＤ等で堆積させた後、
少なくとも、凹部埋め込み材料上に、例えばポリッシュ
のストッパ層の密度が疎である部分の凹部の埋め込み材
料上に、第２のポリッシュストッパ層を形成し、これに
よってストッパ機能が被ポリッシュ部全面で均一に近く
なるようにでき、好ましくはストッパ層面積比が一定以
上となるようにでき、その後、ポリッシュを行うので、
これにより均一で良好な平坦化形状を得ることができ
る。

【００４０】よって、この発明によれば、ポリッシュス
トッパ層の被ポリッシュ部単位面積当たりの面積比が低
い場合においても、良好な平坦化形状を形成することが
可能となる。

【００４１】また、本出願の発明によれば、凹部埋め込
み後、例えば埋め込み材料をＣＶＤ等で堆積させた後、
少なくとも、凹部の埋め込み材料上全面に、第２のポリ
ッシュストッパ層を形成し、これによってストッパ機能
が被ポリッシュ部全面で均一に近くなるようにでき、好
ましくはストッパ層面積比が一定以上となるようにで
き、その後、ポリッシュを行うので、これにより均一で
良好な平坦化形状を得ることができる。

【００４２】よって、この発明によれば、ポリッシュス
トッパ層の被ポリッシュ部単位面積当たりの面積比が低
い場合においても、良好な平坦化形状を形成することが
可能となる。

【００４３】

【発明の実施の形態】以下、本発明の実施例について図
面を参照して説明する。但し当然のことではあるが、本
発明は以下の実施例により限定されるものではない。

【００４４】実施例１ この実施例は、本出願の請求項１，２，４の発明を具体
化したものである。即ち本出願の発明を微細化集積化し
た半導体装置の形成に適用したものであり、特にそのト
レンチアイソレーションの形成に適用したものである。

【００４５】本実施例においては、エッチングと堆積と
を同時進行的に行う堆積手段（本例ではバイアスＥＣＲ
−ＣＶＤ法を採用）によりトレンチ41〜43を埋め込む埋
め込み工程により、図１（ａ）に示す構造を得、次に、
ポリッシュ工程前に、図１（ｂ）に破線で示すように埋
め込み材料５を等方的にエッチングする等方エッチング
工程を行って図１（ｃ）の構造とし、その後ポリッシュ
工程によって図２（ｄ）に示す平坦な構造を得るもので
ある。

【００４６】図１（ｂ）の等方エッチング工程により、
広い凸部領域上の埋め込み材料５はエッチングされて、
図１（ｃ）のように他の部分とほぼ均等な形状となる。
よって、残った突起形状の部分をポリッシュすることに
より、良好な平坦化が実現される。

【００４７】更に具体的には、本実施例は次の（１）〜
（６）の工程を経るものである。

【００４８】（１）基板１（ここではシリコン基板）
に、熱酸化膜（Ｔ−ＳｉＯ₂ ）である下層21とポリＳｉ
膜である上層23とを形成してこれらによりストッパ層２
を構成し、更にトレンチ41〜43を形成し、かかるＳｉト
レンチにＥＣＲ−ＣＶＤ法により、トレンチ深さよりも
厚くＳｉＯ₂ 膜を形成して、埋め込み材料５を層形成す
る。これにより図１（ａ）の構造を得る。この時のＣＶ
Ｄ条件は、例えば、マイクロ波＝１０００Ｗ、ＲＦ＝５
００Ｗ、ＳｉＨ₄ ／Ｈ₂ Ｏ＝２１／３５ｓｃｃｍ、磁場
＝８７５ガウス、圧力＝７×１０^-4ｔｏｒｒとすればよ
い。

【００４９】（２）図１（ｂ）に示すように、レジスト
３を広い（長い）凸部領域以外の部分に残るようにパ
ターニングする。

【００５０】（３）等方エッチングにて埋め込み材料５
であるＳｉＯ₂ を等方エッチングする。例えばフッ酸を
４０分の１に希釈した溶液を用いてウエットエッチング
すればよい。このときは、上層23（Ｐｏｌｙ−Ｓｉ）上
のＳｉＯ₂ は完全に除去する必要はなく、残るようにし
たままでよい。即ち、幅の狭い凸部上のＳｉＯ₂ ５Ａと
同じ膜厚にあるまでエッチングすればよい。この部分の
エッチング後の突起形状を５Ｂで示す。その後レジスト
３を除去し、図１（ｃ）の構造を得る。

【００５１】（４）ポリッシャーによりポリッシュを行
う。ポリッシャーとしては、図５に示す装置を用いるこ
とができる。その時のポリッシュ条件は、研磨プレート
Ｐの回転数＝３７ｒｐｍ、ウェハー保持試料台64の回転
数＝１７ｒｐｍ、研磨圧力（図３の矢印66）＝８ＰＳ
Ｉ、スラリーをスラリー導入管61から２２５ミリリット
ル／分で導入、パッド67の温度を４０℃とすることがで
きる。スラリー（図３中、62で模式的に示す）は、シリ
カとＫＯＨと水の混合液を用いることができる。例えば
研磨時に用いるポリッシュ液（スラリー）として、商品
名ＳＣ−１（ＣＡＢＯＴ ＣＯＲＰＯＲＡＴＩＯＮ製）
を使用できる。その固形成分はシリカ（全重量の３０
％）である（ｐＨ：１０．５−１０．７、シリカ粒度：
２５−３５ｎｍ、ｐＨ調整剤：ＫＯＨ）。このＳＣ−１
を脱イオン水で１５−２０倍に希釈し、希塩酸またはＫ
ＯＨ、ＮａＯＨ溶液を用いてｐＨコントロールして、使
用できる。図５中、符号63は研磨プレートＰの回転軸、
65は、被研磨基板10であるウェハーを支持するウェハー
保持試料台64の回転軸である。

【００５２】このときのポリッシュは、上記（３）で説
明した等方エッチング工程で形成された突起部分５Ａ，
５Ｂのみをポリッシュすればよい。突起形状は丸みを帯
びた形状よりもポリッシュのレートが速いので、ポリッ
シュの面内均一性が悪くとも、突起部分のみのエッチン
グは短時間で行えるので、ウェハー面内の均一性を保つ
ことができる。また、狭い凸部領域上の埋め込み材料５
であるＳｉＯ₂ の突起５Ａの形状は、スタッパエッチン
グとＣＶＤを同時に行えるバイアスＥＣＲ−ＣＶＤにお
いてのみ形成することができるものであり、コンフォー
マルなＣＶＤではこのような突起形状は形成することは
できない。よって、成膜したままの形状でポリッシュし
て構わない。これにより図２（ｄ）の構造が得られる。

【００５３】（５）次に、埋め込み材料５のＳｉＯ₂ を
上層23であるＰｏｌｙ−Ｓｉ面が出るまでエッチバック
する。例えばマグネトロンＲＩＥを用い、Ｃ₄ Ｆ₈ ＝５
０ｓｃｃｍ、ＲＦ＝１２００Ｗ、圧力＝２Ｐａの条件で
これを行うことができる。これにより図２（ｅ）の構造
が得られる。

【００５４】（６）その後、上層23のＰｏｌｙ−Ｓｉ、
及びＰｏｌｙ−Ｓｉのエッチストッパとして形成してあ
る下層21のＴ−ＳｉＯ₂ を除去すればよい。

【００５５】実施例２ 次に実施例２を説明する。この実施例も、請求項１，
２，４の発明を具体化してトレンチアイソレーションを
形成し、半導体装置を製造するものであるが、本例では
特に請求項３の発明を適用し、請求項５に係る半導体装
置の製造方法として具体化した。

【００５６】実施例１では、図２（ｄ）の状態で、トレ
ンチ開口上部まで埋め込み材料をエッチバックする際、
即ち図２（ｄ）の５Ｃで示す凸部領域上の埋め込み材料
分だけエッチバックしようとする際、その終点判定がで
きないので、図２（ｅ）に示されるアイソレーション部
分の埋め込み材料５であるエッチング膜厚の制御が難し
かった。実施例２は、この問題を解決するものである。

【００５７】実施例２においては、レジストパターニン
グ後の埋め込み材料であるＳｉＯ₂エッチングをストッ
パ層の表面が出るまで行うことができ、また、次工程の
ポリッシュで凸部領域上の埋め込み材料（ＳｉＯ₂ ）を
完全に除去することができるので、実施例１では必要で
あったエッチバックが不要となる。

【００５８】本実施例は、トレンチアイソレーションを
形成する基板１が、図３（ａ），（ｂ）、図４（ｃ），
（ｄ）に示すような、３層構造からなるエッチングスト
ッパ層２を有し、そのエッチングストッパ層２の上層23
（ここではシリコンナイトライド膜）が埋め込み材料５
のポリッシュレートより小さいレートを有しかつエッチ
ングレートも埋め込み材料５より小さいレートである膜
で形成され、中間層22（ここではポリシリコン膜）が上
層23のエッチレートより小さいエッチレートを有する膜
で形成され、下層21（ここでは熱酸化二酸化シリコン
膜）が中間層22より小さいエッチレートでなおかつ基板
１よりエッチレートの大きい膜で形成された構造におい
てトレンチアイソレーションを形成するものである。

【００５９】更に具体的には、本実施例は次の（１）〜
（６）の工程を経るものである。

【００６０】（１）トレンチアイソレーションを形成す
べき構造が、最上層23が埋め込み材料５であるＳｉＯ₂
のポリッシュのストッパ層となる材料として例えばＳｉ
₃ Ｎ₄ を用い、中間層22がこの上層23（Ｓｉ₃ Ｎ₄ ）に
対するエッチストッパとなる材料として例えばポリシリ
コンを用い、下層21は中間層22より小さいエッチレート
でなおかつ下地基板１の材料であるＳｉより大きいエッ
チレートを有する材料として例えばＳｉＯ₂ を用いた３
層構造となるエッチングストッパ層を有するように形成
し、この構造において形成したトレンチ41〜43を、エッ
チングと堆積とが同時進行的に行われる堆積手段である
バイアスＥＣＲ−ＣＶＤ法により丁度トレンチ深さと同
じになるまで埋め込む。ＣＶＤ条件は実施例１と同じで
よい。これにより図３（ａ）の構造とする。図中、５ａ
は広いトレンチ41に埋め込まれた埋め込み材料、５ｂ，
５ｃは狭いトレンチ42，43に埋め込まれた埋め込み材
料、５ｄは広い凸部領域上の埋め込み材料、５ｅ，５
ｆは狭い凸部領域上の埋め込み材料を示す。

【００６１】（２）レジスト３を広い（長い）凸部領域
以外の部分にパターニングする。これにより図３
（ｂ）の構造を得る。

【００６２】（３）等方エッチングを行って、広い（長
い）凸部領域上の埋め込み材料５ｄをエッチングす
る。例えばフッ酸を４０分の１の濃度に希釈した溶液を
用いてウエットエッチングすることができる。ここで、
埋め込み材料５ｄであるＣＶＤ−ＳｉＯ₂ と上層23をな
すＳｉ₃ Ｎ₄ とのフッ酸に対するエッチレートの比は約
８：１であり、上層23のＳｉ₃ Ｎ₄ 面が出るまでオーバ
ーエッチを行っても、全く問題がない。この後レジスト
を除去する。これにより図４（ｃ）の構造を得る。

【００６３】（４）上記（３）の等方エッチングで形成
された突起形状の部分50を、ポリッシュにより除去す
る。ここでは、平坦化するのには突起部分50のみ平坦化
すればよいので、ポリッシュ時間は短くてすむ。

【００６４】また、埋め込み材料５であるＳｉＯ₂ と上
層23の材料であるＳｉ₃ Ｎ₄ のポリッシュレートの比
は、約５：１なので、Ｓｉ₃ Ｎ₄ が十分ストッパ層とし
て働く。これにより図１（ｄ）の構造を形成する。

【００６５】（５）次に、埋め込み材料５のＳｉＯ₂ を
上層23であるＳｉ₃ Ｎ₄ 面が出るまでエッチバックす
る。例えばマグネトロンＲＩＥを用い、Ｃ₄ Ｆ₈ ＝５０
ＳＣＣＭ、ＲＦ＝１２００Ｗ、圧力＝２Ｐａの条件でこ
れを行うことができる。これにより図４（ｄ）の構造が
得られる。

【００６６】（６）次に、エッチングストッパ層２を除
去する。まず上層23であるＳｉ₃ Ｎ₄ を例えばマグネト
ロンＲＩＥでＣ₄ Ｆ₈ ＝５０ＳＣＣＭ、ＲＦ１２００
Ｗ、圧力２Ｐａの条件としてエッチング除去する。ま
た、ホットリン酸にてＳｉ₃ Ｎ₄を除去してもよい。

【００６７】次に、中間層22であるＰｏｌｙ−Ｓｉを例
えばＫＯＨにて除去し、下層21であるＴ−ＳｉＯ₂ をフ
ッ酸にて除去すればよい。

【００６８】ここで、中間層22のＰｏｌｙ−Ｓｉは、上
層23をなすＳｉ₃ Ｎ₄ に対するストッパとして、また下
層21をなすＴ−ＳｉＯ₂ は中間層22のＰｏｌｙ−Ｓｉに
対するエッチストッパの役割をはたしている。

【００６９】実施例３，４ 本実施例は、実施例１，２の変形例である。実施例１，
２が、埋め込み材料のポリッシュ工程に先立つ等方エッ
チングをエッチング液を用いるウエットエッチングで行
ったのに対し、この実施例は、ドライエッチングでこの
等方エッチングを行った。

【００７０】本実施例においては、実施例１，２におけ
るフッ酸によるエッチングの代わりに、次の条件で被埋
め込み材料５であるＳｉＯ₂ を等方ドライエッチングし
た。

【００７１】上記条件によって、良好な等方エッチング
が達成できた。なおこの条件は、フッ酸ラジカルを主た
るエッチャントとする反応にすべくパワーを上げ、イオ
ンの方向性を低減させるために圧力を上げ（これにより
平均自由工程を短くする）、これによって等方エッチン
グを実現する手段として設定したものである。

【００７２】その他は実施例１，２と同様にした。本実
施例によっても、実施例１，２と同様な良好なトレンチ
アイソレーションが形成され、信頼性の高い半導体装置
が得られた。

【００７３】実施例５ この実施例は、本出願の発明を、トレンチアイソレーシ
ョンを形成する微細化・集積化半導体装置の製造方法に
ついて、応用した場合である。図６に本実施例の工程を
示す。

【００７４】本実施例において、基板１上に複数の凹部
パターン61〜63が形成され、こらの間の凹部により構成
される溝に埋め込みを行うのであるが、ポリッシュのス
トッパ層３が形成されている凹部パターン61〜63の密度
が疎である部分（図示の部分がこれに該当する）につい
ては、あらかじめポリッシュのストッパ層となるダミー
パターン71ａ〜71ｃ，72ａ〜72ｃを形成して図６（ａ）
のように凸部が均一に分布する構造とし、即ちストッパ
層３の表面の占める率が均等になるように、その後埋め
込み材料５を堆積して図６（ｂ）の構造を得、次いで凸
部パターン61〜63及び特に形成したパターン71ａ〜71
ｃ，72ａ〜72ｃ（以下適宜「ダミーパターン」と称する
こともある）上の埋め込み材料51をポリッシュで除去し
て、図６（ｃ）の平坦化構造を得るものである。

【００７５】具体的には本実施例では、次の（１）〜
（３）の工程により、平坦化トレンチアイソレーション
を形成した。

【００７６】（１）図６（ａ）に示すように、シリコン
等からなる半導体基板１上に酸化シリコン層２として熱
酸化膜と、ポリッシュストッパ層３としてのＳｉ₃ Ｎ₄
層を形成した後、単位面積当たりのストッパ層３の面積
比が半導体ウェハーの位置によらず一定以上となるよう
に、レジストプロセスを用いたエッチング工程により、
実際に回路パターン等として用いる凸部パターン61〜63
と、ダミーパターン71ａ〜71ｃ，72ａ〜72ｃを同時に形
成する。

【００７７】この時のエッチング条件としては、例えば
以下の条件を用いた。 使用ガス系：Ｃ₂ Ｃｌ₃ Ｆ₃ ／ＳＦ₈ ＝６０／１０（ｓ
ｃｃｍ） μ波パワー：８５０（Ｗ） ＲＦパワー：１５０（Ｗ） 圧 力 ：１．３３（Ｐａ）

【００７８】（２）次に、ＣＶＤ法により溝（トレン
チ）41〜48を埋め込む。これにより図６（ｂ）の構造を
得る。本実施例では埋め込み能力が高く、しかも埋め込
み平坦化形状が良好なバイアスＥＣＲ−ＣＶＤ法（この
方法は、エッチングと堆積とが同時進行的に行われるの
で、埋め込み平坦化技術として良好である）により酸化
シリコン膜を堆積して埋め込みを行った。この時のバイ
アスＥＣＲ−ＣＶＤ条件としては、例えば以下の条件を
用いた。 使用ガス系：ＳｉＮ₄ ／Ｎ₂ Ｏ＝２０／３５（ｓｃｃ
ｍ） μ波パワー：１０００（Ｗ） ＲＦパワー：５００（Ｗ） 磁束密度：８．７５×１０^-2（Ｔ） 圧 力 ：９．３×１０^-2（Ｐａ）

【００７９】（３）次に、凸部パターン61〜63、ダミー
パターン71ａ〜71ｃ，72ａ〜72ｃ上の余分な埋め込み材
料51（ＳｉＯ₂ ）を、ポリッシュ法により除去する。こ
れにより図６（ｃ）の構造を得る。ここで、ポリッシュ
装置としては、図５に示した常用の装置を用いて行っ
た。この時のポリッシュ条件は、例えば以下に示す条件
で行った。

【００８０】なお図５中、Ｐは研磨プレート、81はスラ
リー導入管、82はスラリー、83は研磨プレート回転軸、
84はウェハー保持試料台、85はウェハー保持試料台回転
軸、86は研磨時の調整された加圧力、87は研磨パッド、
10は被ポリッシュ材であるウェハーを示す。

【００８１】このポリッシュ工程において、ストッパ層
３（Ｓｉ₃ Ｎ₄ ）と埋め込み材料５（ＳｉＯ₂ ）の選択
比は、ＳｉＯ₂ ／Ｓｉ₃ Ｎ₄ ＝４〜６であり、しかもダ
ミーパターン71ａ〜71ｃ，72ａ〜72ｃを設けることによ
り、凸部パターンの分布が疎である孤立パターン61周辺
部分についても、その単位面積当たりのストッパ層面積
比が大きくなっており、このためオーバーポリッシュに
よる孤立パターン61の削りすぎを防ぐことができ、良好
な平坦面を得ることができる。

【００８２】実施例６本実施例は、図７に示したように
トレンチアイソレーション形成に本発明を応用したもの
であるが、実施例５では埋め込み酸化膜の形成にバイア
スＥＣＲ−ＣＶＤ法を用いたのに対し、ここでは、絶縁
膜形成が可能である常圧のＣＶＤ法を用いた。以下工程
順に説明する。

【００８３】（１）実施例５と同様に、例えばエッチン
グのストッパ層８としてポリ−Ｓｉと、その下層に該ス
トッパ層８（ポリ−Ｓｉ）のエッチングストッパ層とな
る酸化シリコン層２が形成してあるシリコン基板１に、
図26で説明した広い凹部溝41に該当する部分において、
単位面積当たりのストッパ層面積比がウェハーの位置に
よらず一定以上となるように、実際のパターン61を含む
凸部パターン61〜63と、後に除去するパターン71ａ〜71
ｃ，72ａ〜72ｃを同時にレジストプロセスを用いたエッ
チング法にて形成する。この時、μ波エッチング装置を
用いたが、このときの条件は、例えば以下に示す条件で
行った。 使用ガス系：Ｃ₂ Ｃｌ₃ Ｆ₃ ／ＳＦ₆ ＝６０／１０（ｓ
ｃｃｍ） μ波パワー：８５０（Ｗ） ＲＦパワー：１５０（Ｗ） 圧 力 ：１．３３（Ｐａ）

【００８４】次に、埋め込み材料５として、例えば有機
シリコン化合物（例えばＴＥＯＳ）とオゾンとの反応に
より酸化シリコンを形成して、これを溝（トレンチ）が
埋まる程度の膜厚に埋め込む。これにより図７（ａ）の
構造を得る。この時のＣＶＤ条件としては、例えば以下
に示す条件で行った。 使用ガス系：ＴＥＯＳ／Ｏ₃ ＝３５０／３５０（ｓｃｃ
ｍ） 成長温度 ：３９０（℃） 圧 力 ：１．２０×１０⁴ （Ｐａ）

【００８５】しかし、この段階では、埋め込み後の酸化
シリコン層の形状は、図２（ａ）に示したように凹み量
（Ｌ₁ ）が存在するため、ポリッシュ後の溝（トレン
チ）凹部の残り膜厚が溝の深さよりも浅くなり、良好な
平坦化形状が得られなくなる。

【００８６】（２）そこで本実施例では、図７（ｂ）に
示すように、塗布膜９を酸化シリコン膜の凹み量（Ｌ
₁ ）が吸収できる膜厚に塗布する。例えば、塗布膜９の
形成にはＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を用い
ればよい。膜厚としては、トレンチ深さの１／２〜１倍
の膜厚となるようにすればよい。ＳＯＧの塗布条件とし
ては、例えば以下の条件を用いた。 塗布膜：Ｔｙｐｅ−７（東京応化（株）製） 回転数：４０００（ｒｐｍ） 時 間：６０（ｓｅｃ） ベーキング温度：４００（℃） ベーキング時間：３０（ｍｉｎ）

【００８７】（３）次に、図７（ｃ）に示すように、図
７（ｂ）に示したトレンチ凸部上のＳＯＧ膜９がなくな
るまで、即ちＳＯＧ膜９の膜厚Ｌ₂ 分、ポリッシングを
行う。この時、ＳＯＧ膜９は埋め込み材料５である酸化
シリコン膜よりもポリッシュレートが大きいため、酸化
シリコン膜はＳＯＧ膜９に対してストッパ層となる。

【００８８】（４）次に埋め込み材料５である酸化シリ
コン膜と、ＳＯＧ膜９のエッチングの選択比が１となる
条件にて、エッチングストッパ層８の上面が現れるまで
エッチングバックを行う。これにより図２（ｄ）の平坦
化構造が得られた。この時のＲＩＥを用いたときの条件
としては、例えば以下の条件にて行う。 使用ガス系：ＣＨＦ₃ ／Ｏ₂ ＝７０／１３（ｓｃｃｍ） ＲＦパワー：１１５０（Ｗ） 圧 力 ：５．３３（Ｐａ）

【００８９】実施例７ 本実施例は、図９，図10に示したように本発明をトレン
チアイソレーション形成に応用したものである。また、
余分な埋め込み材料５（酸化シリコン膜）の除去方法と
して、レジストプロセスを用いてあらかじめ広い凸部領
域にある厚い酸化シリコン膜51をエッチングにより少な
くとも部分的に除去した後、ダミーパターンを含む広い
埋め込み領域の酸化シリコン膜52をポリッシュにより除
去するものである。具体的には次のように実施した。

【００９０】（１）図９（ａ）に示されるように、シリ
コン等からなる半導体基板１上に酸化シリコン層２とし
ての熱酸化膜とポリッシュストッパ層３としてのＳｉ₃
Ｎ₄層を形成した後、単位面積当たりのストッパ層３面
積比がウェハーの位置によらず一定以上となるようにレ
ジストプロセスを用いたエッチング工程により、実際に
回路パターンとして用いるパターン61を含む凸部パター
ン61〜63とダミーパターン71ａ〜71ｃ，72ａ〜72ｃを同
時に形成する。この時のμ波エッチング装置を用いたと
きの条件としては、例えば以下の条件を用いた。 使用ガス系：Ｃ₂ Ｃｌ₃ Ｆ₃ ／ＳＦ₆ ＝６０／１０（ｓ
ｃｃｍ） μ波パワー：８５０（Ｗ） ＲＦパワー：１５０（Ｗ） 圧 力 ：１．３３（Ｐａ）

【００９１】（２）次に、ＣＶＤ法により溝（トレン
チ）を埋め込む。本実施例では埋め込み能力の高くしか
も埋め込み平坦化形状が良好なバイアスＥＣＲ−ＣＶＤ
法により、酸化シリコン膜を用いて埋め込みを行った。
この時のバイアスＥＣＲ−ＣＶＤ条件としては、例えば
以下の条件を用いた。

【００９２】 使用ガス系：ＳｉＨ₄ ／Ｎ₂ Ｏ＝２０／３５（ｓｃｃ
ｍ） μ波パワー：１０００（Ｗ） ＲＦパワー：５００（Ｗ） 磁束密度 ：８．７５×１０^-2（Ｔ） 圧 力 ：９．３×１０^-2（Ｐａ）

【００９３】これにより図９（ｂ）の構造を得た。符号
51により広い凸部領域上の埋め込み材料を示し、52によ
り、狭い凸部領域の埋め込み材料を示す。

【００９４】（３）次に、図10（ｃ）に示したように、
レジスト10を広い（長い）凸部領域以外の部分にパター
ニングして形成する。

【００９５】（４）等方エッチングにて上記広い（長
い）凸部領域上にある余分な埋め込み材料５である酸化
シリコン膜51を除去する。この時のエッチング条件とし
ては、例えば以下に示す条件を用いた。 ＨＦ：Ｈ₂ Ｏ＝１：４０による液体エッチング

【００９６】この時のＳｉＯ₂ とＳｉ₃ Ｎ₄ の選択比は
約８：１である。

【００９７】また、広い（長い）凸部領域上の余分な酸
化シリコン膜51は、下地のＳｉ₃ Ｎ ₄ 膜３が現れるまで
エッチングを行っても全く問題はない。その後で、レジ
スト10を除去する。これにより図10（ｄ）の構造を得
る。

【００９８】（５）上記（４）で形成された突起状の余
分な酸化シリコン膜52をポリッシュにて除去する。この
ときポリッシュで平坦化するのは、突起状の余分な酸化
シリコン52のみなので、ポリッシュ時間も少なく、かつ
ＳｉＯ₂ に対するＳｉ₃ Ｎ₄のポリッシュの選択比が
５：１なのでＳｉ₃ Ｎ₄ が十分ストッパ層として働き、
図３（ｅ）に示すような良好な平坦化形状を得ることが
可能となる。

【００９９】尚、本発明は当然のことながら上記実施例
に限定されるものではなく、本発明の範囲で材料及び条
件等は適宜変更可能であり、例えばトレンチキャパシ
タ、トレンチプラグ、ブランケットＣＶＤタングステン
形成の場合等にも利用できるものである。また、上述の
各例は、ポリッシュストッパ層の占める割合を均一にす
る手段として凸部パターンの割合を大きくするようにダ
ミーパターンを形成するようにしたが、ポリッシュスト
ッパ層の率を変えるためには他の手段を採用してもよ
い。

【０１００】実施例８ この実施例は、本出願の発明を微細化集積化した半導体
装置の形成に適用したものである。特にそのトレンチア
イソレーションの形成に適用したものである。

【０１０１】本実施例においては、エッチングと堆積と
を同時進行的に行う堆積手段であるバイアスＥＣＲ−Ｃ
ＶＤ法により、基板１上の複数の凹部41〜43を埋め込む
埋め込み工程により、図11に示す構造を得、次に、ポリ
ッシュにより埋め込み材料を平坦化するポリッシュ工程
を行い（図12（ｂ））、このポリッシュ工程の後の基板
上にレジストを形成するレジスト形成工程と、被埋め込
み凹部以外の部分に残存する埋め込み材料（除去しきれ
ない埋め込み材料52）を露出させてレジストパターン６
を形成するレジストパターン形成工程とを行って図12
（ｃ）の構造を得、次いでレジストパターン６をマスク
として、被埋め込み凹部以外の部分に残存する埋め込み
材料52を除去する除去工程を行い、図12（ｄ）に示すよ
うに、除去しきれない埋め込み材料の残存なく、良好な
埋め込み平坦化を達成するものである。

【０１０２】更に具体的には、本実施例は次の（１）〜
（６）の工程を経るものである。

【０１０３】（１）基板１（ここではシリコン基板）
に、熱酸化膜（Ｔ−ＳｉＯ₂ ）から成るパッドＳｉＯ₂
である下層21と、シリコンナイトライド（Ｓｉ₃ Ｎ₄ ）
膜である上層22とを形成してこれらによりストッパ層２
を構成し、更にトレンチである凹部41〜43を形成し、か
かるＳｉトレンチにバイアスＥＣＲ−ＣＶＤ法により、
トレンチ深さと同じ膜厚のＳｉＯ₂ 膜を形成して、埋め
込み材料５を層形成する。これにより図11（ａ）の構造
を得る。この時のＣＶＤ条件は、例えば、次を用いるこ
とができる。

【０１０４】マイクロ波＝１０００Ｗ ＲＦ＝５００Ｗ ＳｉＨ₄ ／Ｎ₂ Ｏ＝２１／３５ｓｃｃｍ 磁場＝８．７５×１０^-4Ｔ 圧力＝９．３×１０^-2Ｐａ（７×１０^-4ｔｏｒｒ）

【０１０５】（２）次に、ポリッシャーによりポリッシ
ュを行う。ポリッシャーとしては、図５に示す装置を用
いることができる。その時のポリッシュ条件は、ここで
は、研磨プレートＰの回転数＝３７ｒｐｍ、ウェハー保
持試料台64の回転数＝１７ｒｐｍ、研磨圧力（図５の矢
印66）＝５．５×１０³ Ｐａ（８ＰＳＩ）、スラリーを
スラリー導入管61から２２５ミリリットル／分で導入、
パッド67の温度を４０℃として行った。スラリー（図５
中、62で模式的に示す）は、シリカとＫＯＨと水の混合
液を用いることができる。例えば研磨時に用いるポリッ
シュ液（スラリー）として、商品名ＳＣ−１（ＣＡＢＯ
Ｔ ＣＯＲＰＯＲＡＴＩＯＮ製）を使用できる。その固
形成分はシリカ（全重量の３０％）である（ｐＨ：１
０．５−１０．７、シリカ粒度：２５−３５ｎｍ、ｐＨ
調整剤：ＫＯＨ）。このＳＣ−１を脱イオン水で１５−
２０倍に希釈し、希塩酸またはＫＯＨ、ＮａＯＨ溶液を
用いてｐＨコントロールして、使用できる。図５中、符
号63は研磨プレートＰの回転軸、65は、被研磨基板10で
あるウェハーを支持するウェハー保持試料台64の回転軸
である。

【０１０６】このとき、被ポリッシュ面の内、狭い凸部
領域上の埋め込み材料５であるＳｉＯ₂ の突起５Ａの形
状（図11）は、スパッタエッチングとＣＶＤを同時行え
るバイアスＥＣＲ−ＣＶＤにおいてのみ形成することが
できるものであり、コンフォーマルなＣＶＤではこのよ
うな突起形状は形成することはできない。このようなＳ
ｉＯ₂ の突起形状はポリッシュが容易であり、よって、
バイアスＥＣＲ−ＣＶＤを用いた場合は、図23（Ｂ）に
示す従来のような狭い凸部領域（ラインアンドスペース
パターン）上に残る除去しきれないＳｉＯ₂ 52′は発生
しない。このポリッシュ工程により、図12（ｂ）の構造
を得る。凹部41〜43内に埋め込まれた材料を符号50で示
す。

【０１０７】（３）長い凸部上の中央部以外にレジスト
パターニングを行い、図12（ｃ）に示すレジストパター
ン６を有する構造を得る。このパターニングは微細パタ
ーニングではないので、合わせ精度の余裕が十分にあ
る。

【０１０８】（４）レジストパターン６でマスクされて
いない、残存（除去しきれない）ＳｉＯ₂ のエッチング
を行い、図12（ｄ）の構造とする。ＨＦでウェットエッ
チングにて除去してもよいし、ＲＩＥで、例えばマグネ
トロンＲＩＥで、次の条件でエッチング除去してもよ
い。 Ｃ₄ Ｆ₈ ＝５０ＳＣＣＭ ＲＦ＝１２００Ｗ 圧力＝２Ｐａ

【０１０９】（５）レジスト除去を行う。このレジスト
除去は、ＲＡストリッパーを用いてもよいし、ＥＣＲア
ッシャーを用いて、次の条件で行ってもよい。これによ
り図３（ｅ）の構造を得る。 Ｏ₂ ／ＣＨＦ₃ ＝４００／２０ｓｃｃｍ 圧力＝１．９Ｐａ（１．４ｔｏｒｒ） マイクロ波＝４００ｍＡ 基板温度＝１５０℃

【０１１０】（６）次に、ストッパ層２の上層22である
Ｓｉ₃ Ｎ₄ を例えばＫＯＨにて除去し、下層21であるｐ
ａｄ−ＳｉＯ₂ をフッ酸にて除去し、図13（ｆ）の構造
とする。

【０１１１】実施例９ 次に実施例９を説明する。この実施例は、本発明を具体
化してトレンチアイソレーションを形成し、半導体装置
を製造するものである。実施例８ではレジストのパター
ニングを行うため、このリソグラフィー工程に時間がか
かるが、この実施例９は、パターニングを行わずにすむ
手法である。本実施例は、次の（１）〜（４）の工程を
経る。

【０１１２】（１）実施例８と同様、下層21であるｐａ
ｄ−ＳｉＯ₂ 及び上層22であるＳｉ₃ Ｎ₄ が形成してあ
るＳｉトレンチに、バイアスＥＣＲ−ＣＶＤ法により、
トレンチ深さと同じ膜厚のＳｉＯ₂ 膜を形成して埋め込
み材料５とし、図14（ａ）の構成とする。この時のＣＶ
Ｄ条件は、実施例８と同じでよい。

【０１１３】（２）ポリッシャーによりポリッシュを行
い、図15（ｂ）の構造とする。この時のポリッシュ条件
は実施例８と同じでよい。

【０１１４】（３）レジスト６のコーティングを行い、
図15（ｃ）の構造とする。例えば、次の条件でレジスト
をコーティングする。

【０１１５】レジスト＝東京応化製ＯＦＰＲ−８００ 粘度＝０．０２Ｐａ・ｓ 回転数＝８０００ｒｐｍ

【０１１６】また、レジストの代わりにＳＯＧ（Ｓｐｉ
ｎ ｏｎ Ｇｌａｓｓ）を用いてもよく、例えば、次の
条件で実施することができる。

【０１１７】ＳＯＧ＝東京応化製Ｔｙｐｅ−２ 回転数＝２００ｒｐｍ 回転時間＝１５ｓ ベーク温度＝５００℃ ベーク時間＝３０ｍｉｎ

【０１１８】（４）レジスト：ＳｉＯ₂ ＝１：１のエッ
チバックを行い、レジスト６及び残存ＳｉＯ₂ 52のエッ
チバックを行う。これにより図15（ｄ）の構造を得る。
このエッチングは、例えば平行平板ＲＩＥ装置を用い、
次の条件で実施することができる。 ＣＨＦ₃ ＝５０ｓｃｃｍ Ｏ₂ ＝７０ｓｃｃｍ ＲＦパワー＝１２００Ｗ 圧力＝３０Ｐａ

【０１１９】ＳＯＧ：ＳｉＯ₂ ＝１：１のエッチバック
も同じ条件で行える。

【０１２０】残存ＳｉＯ₂ は少ないので、このようなエ
ッチバックでも、ＳｉＯ₂ は充分に除去できる。

【０１２１】（５）次に、ストッパ層２の上層22である
Ｓｉ₃ Ｎ₄ を例えばＫＯＨにて除去し、下層21であるｐ
ａｄ−ＳｉＯ₂ をフッ酸にて除去し、図16（ｅ）の構造
とする。

【０１２２】実施例10 この実施例は、本出願の発明を、トレンチアイソレーシ
ョンを形成する微細化・集積化した半導体装置の製造方
法について、応用した場合である。図17（ａ）〜
（ｃ）、図18（ｄ）〜（ｆ）に本実施例の工程を示す。

【０１２３】本実施例においては、図17（ａ）に示すよ
うに上部にポリッシュのストッパー層３を備えた複数の
凸部パターン61〜63を形成し、該複数の凸部パターンに
より形成された凹部41〜43を図17（ｂ）に示すように埋
め込み材料５により埋め込み、その凹部埋め込み後、図
17（ｃ）、図18（ｄ）に示すように、少なくとも、前記
ポリッシュのストッパー層３の密度が疎である部分の凹
部（広い凹部）41の埋め込み材料５上に、第２のポリッ
シュストッパー層７を形成し（本例では図１（ｃ）のよ
うに全面に第２のポリッシュストッパー層７を形成後、
レジスト８を用いたエッチング工程によって図18（ｄ）
のように広い凹部41の埋め込み材料５上にのみ第２のポ
リッシュストッパー層７を残した）、その後、凸部パタ
ーン上に形成された埋め込み材料をポリッシュにより平
坦化する工程を行う。

【０１２４】この結果、当初からのポリッシュのストッ
パー層３の密厚が疎である部分についても、その部分に
該当する広い凹部41の埋め込み材料５上に第２のポリッ
シュストッパー層７を形成したことにより、孤立した凸
部パターン61の近辺でも過度のポリッシュが進行するこ
となく、ポリッシュによる均一で良好な平坦化が実現で
きた。

【０１２５】具体的には本実施例では、次の（１）〜
（６）の工程により、平坦化トレンチアイソレーション
を形成した。

【０１２６】（１）図17（ａ）に示すように、シリコン
等からなる半導体基板１上に酸化シリコン層21として熱
酸化膜と、ポリッシュのストッパー層３としてのＳｉ₃
Ｎ₄層のエッチングストッパー層22としてのＰｏｌｙ−
Ｓｉ層及びポリッシュストッパー層３であるＳｉ₃ Ｎ₄
層を形成した後、レジストプロセスを用いたＲＩＥ（リ
アクティブイオンエッチング）工程により、トレンチと
する凹部41〜43を形成する。この時のＲＩＥ条件として
は、例えば以下の条件を用いた。 使用ガス系：Ｃ₂ Ｃｌ₃ Ｆ₃ ／ＳＦ₆ ＝６０／１０（ｓ
ｃｃｍ） μ波パワー：８５０（Ｗ） ＲＦパワー：１５０（Ｗ） 圧 力 ：１．３３（Ｐａ）

【０１２７】（２）次に、図17（ｂ）に示したようにト
レンチである凹部41〜43を埋め込む埋め込み材料５を、
例えば有機シリコン化合物（ＴＥＯＳ等）とオゾン（Ｏ
₃ ）のＣＶＤ法により、トレンチの凹部41における膜厚
がトレンチ深さよりもポリッシュストッパー層の分（図
のａ）だけ少なくなるように形成する。この時のＴＥＯ
Ｓ／Ｏ₃ のＣＶＤ条件としては、例えば以下の条件を用
いた。 使用ガス系：ＴＥＯＳ／Ｏ₃ ＝１０００／２０００（ｓ
ｃｃｍ） 成長温度：３９０（℃） 圧 力 ：１．２０×１０⁴ （Ｐａ）

【０１２８】（３）続けて、図17（ｃ）に示したよう
に、第２のポリッシュストッパー層となるシリコン窒化
膜を形成する。ただしこの時のシリコン窒化膜の膜厚
は、トレンチ凹部41のシリコン酸化膜及びシリコン窒化
膜の膜厚（図のａ＋ｂ）がトレンチ深さと等しくなるよ
うにする。この時のシリコン窒化膜の形成条件として
は、例えば以下の条件を用いた。 使用ガス系：ＳｉＨ₂ Ｃｌ₂ ／ＮＨ₃ ＝５０／２００
（ｓｃｃｍ） 成長温度 ：７６０（℃） 圧 力 ：７０（Ｐａ）

【０１２９】ここで、図17（ｃ）に示したように、トレ
ンチの広い凹部41以外に形成された第２のポリッシュス
トッパー層７を除去するために、レジストパターン８を
形成する。

【０１３０】（４）等方エッチングにて余分なシリコン
窒化膜をエッチングする。これにより図18（ｄ）に示す
ように、広い凹部41の埋め込み材料５上にのみ第２のポ
リッシュストッパー層７を残す。この時のエッチング条
件としては、例えば以下の条件にて行った。 使用エッチング液：リン酸 温 度 ：１５０ （℃）（この時のシリコン
窒化膜とシリコン酸化膜の選択比は約５０：１である）

【０１３１】（５）トレンチ凸部状に形成された余分な
埋め込み材料５であるＳｉＯ₂ と前記工程（４）でトレ
ンチ凹部41に突起状に残された第２のポリッシュストッ
パー層７であるシリコン窒化膜（突起部を31で示す）
を、ポリッシュ法にて除去平坦化する。これにより図18
（ｅ）の構造を得る。ここで、ポリッシュ装置は図５に
示した常用の装置を用いて行った。この時のポリッシュ
条件は、例えば以下に示す条件で行った。 研磨プレート 回転数：３７（ｒｐｍ） ウェハー保持試料台回転数：１７（ｒｐｍ） 研磨時の加圧：５．５×１０³ （Ｐａ） スラリー流量：２２５（ミリリットル／ｍｉｎ） パッド温度 ：４０（℃） スラリー ：シリカ（０．０２５〜０．０３５μｍ） ＫＯＨ（ｐＨ≦１０．５） 水

【０１３２】このポリッシュ工程において、ポリッシュ
ストッパー層３，７（Ｓｉ₃ Ｎ₄ ）と埋め込み材料５
（ＳｉＯ₂ ）の選択比は、ＳｉＯ₂ ／Ｓｉ₃ Ｎ₄ ＝４〜
６であり、しかも単位面積当たりのストッパー材料であ
るＳｉ₃ Ｎ₄ はウェハーの位置によらず一定以上あるの
で、孤立パターン61をオーバーポリッシュすること無く
十分平坦な形状を得ることが可能となる。

【０１３３】また、一般にポリッシュ法による平坦化を
行うとき、同じ材質でも突起部は平坦部よりもポリッシ
ュレートがはるかに大きいことが知られており、たとえ
図２（ｄ）に示した突起部31が発生したとしても、良好
な平坦化形状を得ることが可能となる。

【０１３４】（６）次に、エッチングストッパー層22で
あるＰｏｌｙ−Ｓｉをストッパーとして、マグネトロン
ＲＩＥを用いて全面エッチバックを行う。この時のエッ
チング条件としては、例えば以下の条件を用いた。 使用ガス系：Ｃ₃ Ｆ₈ ／Ｏ₂ ＝４５／１５（ｓｃｃｍ） ＲＦパワー：１２００（Ｗ） 圧 力 ：２（Ｐａ）

【０１３５】最後に、エッチングストッパー層22である
Ｐｏｌｙ−Ｓｉ及び酸化シリコン層21であるＳｉＯ₂ を
それぞれＫＯＨ、弗酸にて除去する。これにより、図２
（ｆ）に示すような、トレンチアイソレーションが完成
する。

【０１３６】実施例11 本実施例はトレンチアイソレーションに応用したもので
ある。実施例10では埋め込み酸化膜及びポリッシュスト
ッパー層の形成に常圧ＣＶＤ法及び減圧ＣＶＤ法を用い
たが、ここでは、埋め込み平坦化膜及び第２のポリッシ
ュストッパーー層の形成に、バイアスＥＣＲ−ＣＶＤ法
（この方法は、エッチングと堆積とが同時進行的に行わ
れるので、埋め込み平坦化技術として好適である）を応
用し、トレンチをなす凹部41全面にポリッシュストッパ
ー層７を形成させる例である。次の（１）〜（７）の工
程を行った。

【０１３７】実施例10と同様にシリコン等からなる半導
体基板１上に酸化シリコン層としての熱酸化膜21とポリ
ッシュのストッパー層３であるＳｉ₃ Ｎ₄ 層のエッチン
グストッパー層としてのＰｏｌｙ−Ｓｉ層22及びポリッ
シュストッパー層３であるＳｉ₃ Ｎ₄ 層を形成した後、
レジストプロセスを用いたＲＩＥ（リアクティブイオン
エッチング）工程により、トレンチを形成する。これに
より図19（ａ）の構造を得た。この時のＲＩＥ条件とし
ては、例えば以下の条件を用いた。 使用ガス系：Ｃ₂ Ｃ１₃ Ｆ₈ ／ＳＦ₆ ＝６０／１０（ｓ
ｃｃｍ） μ波パワー：８５０（Ｗ） ＲＦパワー：１５０（Ｗ） 圧 力 ：１．３３（Ｐａ）

【０１３８】（２）次に、埋め込み能力の高くしかも埋
め込み平坦化形状が良好なバイアスＥＣＲ−ＣＶＤ法に
より、埋め込み材料５としてトレンチ凹部41〜43に酸化
シリコン膜を埋め込む。この時の埋め込み膜厚として
は、図19（ｂ）に示したように、トレンチ凹部41〜43の
膜厚がトレンチ深さよりもポリッシュストッパー層３の
分だけ薄くなるように形成する。この時のバイアスＥＣ
Ｒ−ＣＶＤ条件としては、例えば以下の条件を用いた。 使用ガス系：ＳｉＨ₄ ／Ｎ₂ Ｏ＝２０／３５（ｓｃｃ
ｍ） μ波パワー：１０００（Ｗ） ＲＦパワー：５００（Ｗ） 磁束密度 ：８．７５×１０^-2（Ｔ） 圧 力 ：９．３×１０^-2（Ｐａ）

【０１３９】（３）続いて、バイアスＥＣＲ−ＣＶＤ法
にてポリッシュストッパー層３となるシリコン窒化膜を
形成する。シリコン窒化膜の膜厚としては、少なくとも
トレンチ形成時のポリッシュストッパー層３の膜厚以上
となるように形成する。これにより図19（ｃ）の構造を
得た。この時のバイアスＥＣＲ−ＣＶＤ条件としては、
例えば以下の条件を用いた。 使用ガス系：ＳｉＨ₄ ／Ｎ₂ ／Ａｒ＝２０／２０／１５
（ｓｃｃｍ） μ波パワー：５５０（Ｗ） ＲＦパワー：２００（Ｗ） 磁束密度 ：８．７５×１０^-2（Ｔ） 圧 力 ：２．０×１０^-1（Ｐａ）

【０１４０】バイアスＥＣＲ−ＣＶＤ法は、堆積（デ
ポ）とエッチング（スパッタエッチ）の同時競合反応を
利用しているため、面角度依存性を有している。よっ
て、基板水平面に対し或る面角度を持った領域以外は成
膜が起こらず、図19（ｃ）に示したような成膜形状とな
る。

【０１４１】（４）図20（ｄ）に示したように、レジス
ト８を、長いトレンチ凸部（図の左右の凸部）以外の部
分にパターニングして形成する。

【０１４２】（５）まず、長いトレンチの凸部上に形成
された第２のポリッシュストッパー層７である図の左右
のシリコン窒化膜をレジスト８をマスクとして等方エッ
チングにて除去する。この時のエッチング条件として
は、例えば以下に示す条件を用いた。 使用エッチング液：リン酸 温度：１５０（℃）（この時のシリコン窒化膜とシリコ
ン酸化膜の選択比は約５０：１である。）

【０１４３】次に、連続して、等方エッチングにて、長
い凸部上の余分な埋め込み材料５である酸化シリコン膜
を除去する。この時のエッチング条件としては、例えば
以下に示す条件を用いた。 使用エッチング液：ＨＦ：Ｈ₂ Ｏ＝１：４０（この時の
ＳｉＯ₂ とＳｉ₃ Ｎ₄ の選択比は約８：１である。）

【０１４４】このとき、長い凸部上の余分な酸化シリコ
ン膜は、下地のポリッシュストッパー層３，７である。
Ｓｉ₃ Ｎ₄ 膜が現れるまでエッチングを行っても全く問
題はない。その後で、レジスト８を除去する。これによ
り図20（ｅ）の構造を得る。

【０１４５】（６）前記工程（５）で形成された突起状
の余分な酸化シリコン膜52をポリッシュにて除去する。
このとき平坦化するのは、突起状の余分な酸化シリコン
膜52のみなのでポリッシュ時間も少なく、かつ単位面積
当たりのポリッシュストッパー層３，７（Ｓｉ₃ Ｎ₄ ）
はウェハーの位置によらず一定以上あるので、孤立パタ
ーン６１をオーバーポリッシュすること無く十分平坦な
形状を得ることが可能となる（図４（ｅ）参照）。これ
により、図21（ｆ）の構造を得る。

【０１４６】（７）マグネトロンＲＩＥにより、ＳｉＯ
₂ とＳｉ₃ Ｎ₄ の選択比が１：１となる条件にて全面エ
ッチバックを行う。この時のエッチバック条件として
は、例えば以下の条件を用いた。 使用ガス系：Ｃ₃ Ｆ₈ ＝４５／１５（ｓｃｃｍ） ＲＦパワー：１２００（Ｗ） 圧 力 ：２（Ｐａ）

【０１４７】最後に層22等を形成するＰｏｌｙ−Ｓｉ、
ＳｉＯ₂ をそれぞれホットリン酸及び弗酸にて除去す
る。これにより図21（ｇ）に示すトレンチアイソレーシ
ョンが完成する。

【０１４８】尚、本発明は当然のことながら本実施例に
限定されるものではなく、本発明の範囲を逸脱しない限
り、各構成は適宜採択できるものであり、例えば、ポリ
ッシュストッパー層については、埋め込み材料層よりも
ポリッシュレートの低いポリッシュストッパー層であれ
ば材料及びプロセス条件等は適宜変更可能である等、各
種の態様をとってよいものである。

【０１４９】

【発明の効果】本発明によれば、広い（長い）凸部領域
上に埋め込み材料が残ることなく平坦化を達成でき、よ
って平坦性の良好なトレンチアイソレーションを形成で
きる手段、及びこのようなトレンチアイソレーションを
形成した半導体装置の製造手段を提供することができ
る。

【０１５０】また本発明によれば、埋め込み後平坦化を
行うポリッシュ工程を備えた半導体装置の製造方法にお
いて、被ポリッシュ部上にポリッシュストッパの作用を
示す部分の分布に疎密がある場合にあっても、単位面積
当たりの該ストッパ層の面積比が低い部分でも良好な平
坦化形状を形成することができる半導体装置の製造方法
を提供することができる。

【図面の簡単な説明】

【図１】実施例１の工程を示す。

【図２】実施例１の工程を示す。

【図３】実施例２の工程を示す。

【図４】実施例２の工程を示す。

【図５】実施例で用いたポリッシャー装置を示す。

【図６】実施例５の工程を示す。

【図７】実施例６の工程を示す。

【図８】実施例６の工程を示す。

【図９】実施例７の工程を示す。

【図10】実施例７の工程を示す。

【図11】実施例８の工程を示す。

【図12】実施例８の工程を示す。

【図13】実施例８の工程を示す。

【図14】実施例９の工程を示す。

【図15】実施例９の工程を示す。

【図16】実施例９の工程を示す。

【図17】実施例10の工程を示す。

【図18】実施例10の工程を示す。

【図19】実施例11の工程を示す。

【図20】実施例11の工程を示す。

【図21】実施例11の工程を示す。

【図22】背景技術を示す。

【図23】従来技術の問題点を示す。

【図24】従来技術の問題点を示す。

【図25】従来技術の問題点を示す。

【図26】従来技術の問題点を示す。

【符号の説明】

１ 基板 ２ エッチングストッパ層 41〜43 溝（トレンチ） ５ 埋め込み材料 61〜63 凸部パターン ７，71〜72ｃ 凸部パターン

Claims (15)

【特許請求の範囲】
1. 【請求項１】エッチングと堆積とを同時進行的に行う堆
   積手段によりトレンチを埋め込む埋め込み工程と、ポリ
   ッシュにより埋め込み材料を平坦化するポリッシュ工程
   とを含むトレンチアイソレーションの形成方法におい
   て、 ポリッシュ工程前に、埋め込み材料をエッチングするエ
   ッチング工程を少なくとも含むことを特徴とするトレン
   チアイソレーションの形成方法。
2. 【請求項２】埋め込み材料をエッチングするエッチング
   工程が、埋め込み材料を等方的にエッチングする等方エ
   ッチング工程である請求項１に記載のトレンチアイソレ
   ーションの形成方法。
3. 【請求項３】３層構造からなるエッチングストッパ層を
   有し、 そのエッチングストッパ層の上層が埋め込み材料のポリ
   ッシュレートより小さいレートを有しかつエッチングレ
   ートも埋め込み材料より小さいレートである膜で形成さ
   れ、 中間層が上層のエッチレートより小さいエッチレートを
   有する膜で形成され、 下層が中間層より小さいエッチレートでなおかつ基板よ
   りエッチレートの大きい膜で形成された構造においてト
   レンチを形成することを特徴とする請求項１に記載のト
   レンチアイソレーションの形成方法。
4. 【請求項４】請求項１に記載のトレンチアイソレーショ
   ンの形成方法を用いることによってトレンチアイソレー
   ションを形成する半導体装置の製造方法。
5. 【請求項５】請求項３に記載のトレンチアイソレーショ
   ンの形成方法を用いることによってトレンチアイソレー
   ションを形成する半導体装置の製造方法。
6. 【請求項６】バイアスＥＣＲ−ＣＶＤ法によりトレンチ
   を埋め込む埋め込み工程と、 埋め込み材料をエッチングすることにより広い凸部領域
   上の埋め込み材料をエッチングするエッチング工程と、 ポリッシュにより埋め込み材料を平坦化するポリッシュ
   工程とを含む工程によりトレンチアイソレーションを形
   成する半導体装置の製造方法。
7. 【請求項７】埋め込み材料をエッチングすることにより
   広い凸部領域上の埋め込み材料をエッチングするエッチ
   ング工程が、埋め込み材料を等方的にエッチングするこ
   とにより広い凸部領域上の埋め込み材料をエッチングす
   る等方エッチング工程である請求項６に記載の半導体装
   置の製造方法。
8. 【請求項８】トレンチアイソレーションを形成する基板
   が３層構造から成るエッチングストッパ層を有し、 該エッチングストッパ層の上層がシリコンナイトライド
   から成り、中間層がポリシリコンから成り、下層が二酸
   化シリコン膜から成る構造においてトレンチを形成する
   ことによって、トレンチアイソレーションを形成する半
   導体装置の製造方法。
9. 【請求項９】複数の凸部パターンにより形成された凹部
   を埋め込み材料により埋め込む工程と、凸部パターン上
   に形成された埋め込み材料をポリッシュにより平坦化す
   る工程を含むポリッシュ工程を備えた半導体装置の製造
   方法において、 ポリッシュのストッパ層の密度が疎である部分に、あら
   かじめポリッシュのストッパ層となるパターンを形成
   し、該パターンは最終的には除去することを特徴とする
   ポリッシュ工程を備えた半導体装置の製造方法。
10. 【請求項１０】広い凸部領域と狭い凸部狭域とを有する
    複数の凸部パターンを有する半導体基板上において、該
    複数の凸部パターンにより形成された凹部を埋め込み材
    料により埋め込む工程と、凸部パターン上に形成された
    埋め込み材料をポリッシュにより平坦化する工程を含む
    ポリッシュ工程を備えた半導体装置の製造方法におい
    て、 ポリッシュのストッパ層の密度が疎である部分に、あら
    かじめポリッシュのストッパ層となるパターンでかつ最
    終的には除去するものであるパターンを形成する工程
    と、 ポリッシュによる平坦化工程に先立って広い凸部領域上
    の埋め込み材料を少なくとも部分的にエッチングする工
    程とを備えることを特徴とするポリッシュ工程を備えた
    半導体装置の製造方法。
11. 【請求項１１】複数の凹部が形成された基板上に堆積手
    段により凹部埋め込み材料を形成する埋め込み工程と、
    ポリッシュにより埋め込み材料を平坦化するポリッシュ
    工程とを含む半導体装置の製造方法において、 ポリッシュ工程の後に基板上にレジストを形成するレジ
    スト形成工程と、 被埋め込み凹部以外の部分に残存する埋め込み材料を露
    出させてレジストパターンを形成するレジストパターン
    形成工程と、 レジストパターンをマスクとして、被埋め込み凹部以外
    の部分に残存する埋め込み材料を除去する除去工程を備
    えることを特徴とする半導体装置の製造方法。
12. 【請求項１２】バイアスＥＣＲ−ＣＶＤ法により、ポリ
    ッシュのストッパとなる層としてのシリコンナイトライ
    ド膜を有する基板上の複数の凹部を二酸化シリコンを埋
    め込み材料として埋め込み、次にポリッシュにより埋め
    込み材料を平坦化するポリッシュ工程を行い、このポリ
    ッシュ工程の後の基板上にレジストを形成するレジスト
    形成工程と、被埋め込み凹部以外の部分に残存する埋め
    込み材料である除去しきれない埋め込み材料を露出させ
    てレジストパターンを形成するレジストパターン形成工
    程とを行い、次いで該レジストパターンをマスクとし
    て、被埋め込み凹部以外の部分に残存する埋め込み材料
    を除去する除去工程を行うことにより、除去しきれない
    埋め込み材料の残存なく埋め込み平坦化を行うことを特
    徴とする半導体装置の製造方法。
13. 【請求項１３】上部にポリッシュのストッパ層を備えた
    複数の凸部パターンを形成する工程と、該複数の凸部パ
    ターンにより形成された凹部を埋め込み材料により埋め
    込む工程と、凸部パターン上に形成された埋め込み材料
    をポリッシュにより平坦化する工程を含むポリッシュ工
    程を備えた半導体装置の製造方法において、 凹部埋め込み後、少なくとも、前記凹部の埋め込み材料
    上に、第２のポリッシュストッパ層を形成することを特
    徴とするポリッシュ工程を備えた半導体装置の製造方
    法。
14. 【請求項１４】上部にポリッシュのストッパ層を備えた
    複数の凸部パターンを形成する工程と、該複数の凸部パ
    ターンにより形成された広い凹部と狭い凹部とを含む複
    数の凹部を埋め込み材料により埋め込む工程と、凸部パ
    ターン上に形成された埋め込み材料をポリッシュにより
    平坦化する工程を含むポリッシュ工程を備えた半導体装
    置の製造方法において、凹部埋め込み後、少なくとも、
    前記凹部の埋め込み材料上全面に、第２のポリッシュス
    トッパ層を形成することを特徴とするポリッシュ工程を
    備えた半導体装置の製造方法。
15. 【請求項１５】上部にポリッシュのストッパ層であるシ
    リコンナイトライド層とこのシリコンナイトライド層の
    エッチングストッパ層であるポリＳｉ層とを備えた基板
    上に複数の凸部パターンを形成し、該複数の凸部パター
    ンにより形成された凹部を二酸化シリコンを埋め込み材
    料としてＣＶＤ法により形成し、その凹部埋め込み後、
    全面に第２のポリッシュストッパ層を形成し、レジスト
    を用いたエッチング工程によって、前記ポリッシュのス
    トッパ層の密度が疎である部分の広い凹部の埋め込み材
    料上にのみ第２のポリッシュストッパ層を残し、その
    後、凹部パターン上に形成された埋め込み材料をポリッ
    シュにより平坦化する工程を行う半導体装置の製造方
    法。