JP2002057292A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 チップ面積の増大を招くことなく誘導素子
（インダクタ）を搭載することができる半導体装置およ
びその製造方法を実現する。 【解決手段】 回路素子形成領域上に配置される導体層
をインダクタンス成分が生じるようにパターニングして
誘導素子Ｌを形成するので、チップ面積の増大を招くこ
となく誘導素子を搭載することができる。また、誘導素
子Ｌを保護膜で覆うようにすることによって、安定した
誘導特性を得ることができる。さらに、誘導素子Ｌ上
に、保護膜を介して磁性体膜を形成するように構成する
ことによって、誘導素子の小型化及び誘導特性の向上を
図ることができる。
（インダクタ）を搭載することができる半導体装置およ
びその製造方法を実現する。 【解決手段】 回路素子形成領域上に配置される導体層
をインダクタンス成分が生じるようにパターニングして
誘導素子Ｌを形成するので、チップ面積の増大を招くこ
となく誘導素子を搭載することができる。また、誘導素
子Ｌを保護膜で覆うようにすることによって、安定した
誘導特性を得ることができる。さらに、誘導素子Ｌ上
に、保護膜を介して磁性体膜を形成するように構成する
ことによって、誘導素子の小型化及び誘導特性の向上を
図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＳＰ（Chip Siz
e Package）構造の半導体装置およびその製造方法に関
する。
e Package）構造の半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】近年、チップとパッケージのサイズがほ
ぼ等しくなるＣＳＰ構造の半導体装置が知られており、
その構造例を図１４に示す。この図に示す半導体装置２
０は、保護膜形成、導体層形成、ポスト形成および樹脂
封止の各工程からなるパッケージ処理を終えたウエハを
個々のチップにダイシングして得られる、所謂ウエハレ
ベルＣＳＰと呼ばれる構造を有している。すなわち、半
導体装置２０は、ウエハ（半導体基板）１の表面（回路
面）側にアルミ電極等からなる複数の接続パッド２を有
し、この接続パッド２の上面側には各接続パッド２の中
央部を露出するように、酸化シリコンあるいは窒化シリ
コン等からなるパッシベーション３が形成される。
ぼ等しくなるＣＳＰ構造の半導体装置が知られており、
その構造例を図１４に示す。この図に示す半導体装置２
０は、保護膜形成、導体層形成、ポスト形成および樹脂
封止の各工程からなるパッケージ処理を終えたウエハを
個々のチップにダイシングして得られる、所謂ウエハレ
ベルＣＳＰと呼ばれる構造を有している。すなわち、半
導体装置２０は、ウエハ（半導体基板）１の表面（回路
面）側にアルミ電極等からなる複数の接続パッド２を有
し、この接続パッド２の上面側には各接続パッド２の中
央部を露出するように、酸化シリコンあるいは窒化シリ
コン等からなるパッシベーション３が形成される。
【０００３】パッシベーション３の上面側には、各接続
パッド２の中央部分が開口するよう保護膜４が形成され
る。保護膜４は例えばウエハ１の回路面側全面にポリイ
ミド系樹脂材を塗布硬化させた後に、エッチング液を用
いてレジストパターンニングおよび保護膜パターニング
を施してからレジスト剥離することで形成される。こう
して形成される保護膜４上には、各接続パッド２と後述
するポスト（柱状電極）６とを電気的に接続する導体層
５が形成される。導体層５上の所定箇所には、柱状電極
である複数のポスト６が設けられる。
パッド２の中央部分が開口するよう保護膜４が形成され
る。保護膜４は例えばウエハ１の回路面側全面にポリイ
ミド系樹脂材を塗布硬化させた後に、エッチング液を用
いてレジストパターンニングおよび保護膜パターニング
を施してからレジスト剥離することで形成される。こう
して形成される保護膜４上には、各接続パッド２と後述
するポスト（柱状電極）６とを電気的に接続する導体層
５が形成される。導体層５上の所定箇所には、柱状電極
である複数のポスト６が設けられる。
【０００４】ポスト６を覆うように、ウエハ１の回路面
全体をポリイミドあるいはエポキシ等の樹脂材によって
モールドして封止膜７が形成される。封止膜７の上端面
は切削研磨され、これにより露出するポスト６の端面６
ａについては、その表面の酸化膜を取り除き、そこにハ
ンダ印刷等のメタライズ処理が施される。
全体をポリイミドあるいはエポキシ等の樹脂材によって
モールドして封止膜７が形成される。封止膜７の上端面
は切削研磨され、これにより露出するポスト６の端面６
ａについては、その表面の酸化膜を取り除き、そこにハ
ンダ印刷等のメタライズ処理が施される。
【０００５】
【発明が解決しようとする課題】ところで、Ｂｌｕｅｔ
ｏｏｔｈモジュール等の無線Ｉ／Ｆを具現するトランシ
ーバチップでは、ＰＬＬ回路やＶＣＯ回路あるいはフィ
ルタ回路などのＲＦ機能要素が必須になる。これらＲＦ
機能要素を具現するには、誘導素子（インダクタ）等の
各種受動素子をウエハ１の回路素子形成領域ＤＡ（図２
５参照）に設ける必要がある。
ｏｏｔｈモジュール等の無線Ｉ／Ｆを具現するトランシ
ーバチップでは、ＰＬＬ回路やＶＣＯ回路あるいはフィ
ルタ回路などのＲＦ機能要素が必須になる。これらＲＦ
機能要素を具現するには、誘導素子（インダクタ）等の
各種受動素子をウエハ１の回路素子形成領域ＤＡ（図２
５参照）に設ける必要がある。
【０００６】しかしながら、回路素子形成領域ＤＡに誘
導素子を形成しようとすると、必然的にチップ面積の増
大を招致してしまう。上述したＣＳＰ構造による半導体
装置２０において、チップ面積が増大すると、１枚のウ
エハから個片化されるチップの数が少なくなる上、製造
歩留りも悪化する、という問題が生じる。その為、現状
ではＲＦ機能要素を具現する各種受動素子をディスクリ
ート部品としてチップに外付けする形態としているが、
そのような形態ではＲＦモジュールのダウンサイジング
化が難しい、という弊害も派生する。
導素子を形成しようとすると、必然的にチップ面積の増
大を招致してしまう。上述したＣＳＰ構造による半導体
装置２０において、チップ面積が増大すると、１枚のウ
エハから個片化されるチップの数が少なくなる上、製造
歩留りも悪化する、という問題が生じる。その為、現状
ではＲＦ機能要素を具現する各種受動素子をディスクリ
ート部品としてチップに外付けする形態としているが、
そのような形態ではＲＦモジュールのダウンサイジング
化が難しい、という弊害も派生する。
【０００７】そこで本発明は、このような事情に鑑みて
なされたもので、チップ面積の増大を招くことなく誘導
素子を搭載することができる半導体装置および半導体装
置の製造方法を提供することを目的としている。
なされたもので、チップ面積の増大を招くことなく誘導
素子を搭載することができる半導体装置および半導体装
置の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体装置は、回路素子形成領域
及び複数の接続パッドが形成された半導体基板と、該回
路素子形成領域上に形成された絶縁膜と、前記複数の接
続パッドに接続されるとともに、前記回路素子形成領域
上に前記絶縁膜を介して配置される複数の第１の導体層
と、前記複数の第１の導体層上に設けられた複数の柱状
電極と、を備える半導体装置において、前記絶縁膜上に
形成された、少なくとも１つの第２の導体層を備え、該
第２の導体層により形成された誘導素子を備えているこ
とを特徴とする。
め、請求項１に記載の半導体装置は、回路素子形成領域
及び複数の接続パッドが形成された半導体基板と、該回
路素子形成領域上に形成された絶縁膜と、前記複数の接
続パッドに接続されるとともに、前記回路素子形成領域
上に前記絶縁膜を介して配置される複数の第１の導体層
と、前記複数の第１の導体層上に設けられた複数の柱状
電極と、を備える半導体装置において、前記絶縁膜上に
形成された、少なくとも１つの第２の導体層を備え、該
第２の導体層により形成された誘導素子を備えているこ
とを特徴とする。
【０００９】請求項２に記載の半導体装置は、請求項１
に記載の発明において、前記誘導素子を保護膜で覆うこ
とを特徴とする。
に記載の発明において、前記誘導素子を保護膜で覆うこ
とを特徴とする。
【００１０】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置において、前記誘導素子上に前記保
護膜を介して磁性体膜が形成されていることを特徴とす
る。
に記載の半導体装置において、前記誘導素子上に前記保
護膜を介して磁性体膜が形成されていることを特徴とす
る。
【００１１】請求項４に記載の半導体装置は、請求項１
に記載の発明において、前記誘導素子の一端および他端
が前記接続パッドに接続されていることを特徴とする。
に記載の発明において、前記誘導素子の一端および他端
が前記接続パッドに接続されていることを特徴とする。
【００１２】請求項５に記載の半導体装置は、請求項１
に記載の発明において、前記誘導素子の一端が前記接続
パッドに接続され、他端に柱状電極が設けられているこ
とを特徴とする。
に記載の発明において、前記誘導素子の一端が前記接続
パッドに接続され、他端に柱状電極が設けられているこ
とを特徴とする。
【００１３】請求項６に記載の半導体装置は、請求項１
に記載の発明において、前記誘導素子の一端および他端
に柱状電極が設けられていることを特徴とする。
に記載の発明において、前記誘導素子の一端および他端
に柱状電極が設けられていることを特徴とする。
【００１４】請求項７に記載の半導体装置は、請求項１
に記載の発明において、前記誘導素子を複数備えている
ことを特徴とする。
に記載の発明において、前記誘導素子を複数備えている
ことを特徴とする。
【００１５】請求項８に記載の半導体装置は、請求項７
に記載の発明において、前記複数の誘導素子を保護膜で
覆うとともに、該複数の誘導素子のうち、少なくとも１
つの誘導素子上に、前記保護膜を介して磁性体膜が形成
されていることを特徴とする。
に記載の発明において、前記複数の誘導素子を保護膜で
覆うとともに、該複数の誘導素子のうち、少なくとも１
つの誘導素子上に、前記保護膜を介して磁性体膜が形成
されていることを特徴とする。
【００１６】請求項９に記載の半導体装置は、請求項７
に記載の発明において、前記複数の誘導素子は、誘導素
子の、一端および他端が前記接続パッドに接続されてい
る構成、一端が前記接続パッドに接続され、他端に前記
柱状電極が設けられている構成、及び、一端および他端
に前記柱状電極が設けられている構成のうち、少なくと
も２種類の構成を備えていることを特徴とする。
に記載の発明において、前記複数の誘導素子は、誘導素
子の、一端および他端が前記接続パッドに接続されてい
る構成、一端が前記接続パッドに接続され、他端に前記
柱状電極が設けられている構成、及び、一端および他端
に前記柱状電極が設けられている構成のうち、少なくと
も２種類の構成を備えていることを特徴とする。
【００１７】請求項１０に記載の半導体装置の製造方法
は、回路素子形成領域と複数の接続パッドが形成された
半導体基板と、該回路素子形成領域上に形成された絶縁
膜と、前記複数の接続パッドに接続されるとともに、前
記回路素子形成領域上に前記絶縁膜を介して配置される
複数の第１の導体層と、前記複数の第１の導体層上に設
けられた複数の柱状電極と、を備える半導体装置の製造
方法において、前記絶縁膜上に少なくとも１つの第２の
導体層を形成する工程と、該第２の導体層により誘導素
子を形成する工程と、を具備することを特徴とする。
は、回路素子形成領域と複数の接続パッドが形成された
半導体基板と、該回路素子形成領域上に形成された絶縁
膜と、前記複数の接続パッドに接続されるとともに、前
記回路素子形成領域上に前記絶縁膜を介して配置される
複数の第１の導体層と、前記複数の第１の導体層上に設
けられた複数の柱状電極と、を備える半導体装置の製造
方法において、前記絶縁膜上に少なくとも１つの第２の
導体層を形成する工程と、該第２の導体層により誘導素
子を形成する工程と、を具備することを特徴とする。
【００１８】請求項１１に記載の半導体装置の製造方法
は、請求項１０に記載の発明において、前記誘導素子上
に保護膜を形成する工程を具備することを特徴とする。
は、請求項１０に記載の発明において、前記誘導素子上
に保護膜を形成する工程を具備することを特徴とする。
【００１９】請求項１２に記載の半導体装置の製造方法
は、請求項１１に記載の発明において、前記誘導素子上
に、前記保護膜を介して磁性体膜を形成する工程を具備
することを特徴とする。
は、請求項１１に記載の発明において、前記誘導素子上
に、前記保護膜を介して磁性体膜を形成する工程を具備
することを特徴とする。
【００２０】請求項１３に記載の半導体装置の製造方法
は、回路素子形成領域と複数の接続パッドを有するチッ
プ形成領域を複数備える半導体ウェハ基板を準備する工
程と、前記各チップ形成領域の回路素子形成領域上に絶
縁膜を形成する工程と、前記絶縁膜上に、導体層により
誘導素子を形成する工程と、前記複数の接続パッドに接
続された、少なくとも１つの柱状電極を形成する工程
と、前記半導体ウェハ基板を前記チップ形成領域毎に分
断して複数の半導体装置を形成する工程と、を具備する
ことを特徴とする。
は、回路素子形成領域と複数の接続パッドを有するチッ
プ形成領域を複数備える半導体ウェハ基板を準備する工
程と、前記各チップ形成領域の回路素子形成領域上に絶
縁膜を形成する工程と、前記絶縁膜上に、導体層により
誘導素子を形成する工程と、前記複数の接続パッドに接
続された、少なくとも１つの柱状電極を形成する工程
と、前記半導体ウェハ基板を前記チップ形成領域毎に分
断して複数の半導体装置を形成する工程と、を具備する
ことを特徴とする。
【００２１】請求項１４に記載の半導体装置の製造方法
は、請求項１３に記載の発明において、前記誘導素子を
形成する工程は、前記誘導素子を覆う保護膜を形成する
工程を具備することを特徴とする。
は、請求項１３に記載の発明において、前記誘導素子を
形成する工程は、前記誘導素子を覆う保護膜を形成する
工程を具備することを特徴とする。
【００２２】請求項１５に記載の半導体装置の製造方法
は、請求項１４に記載の発明において、前記誘導素子を
形成する工程は、前記誘導素子上に、前記誘導素子を覆
う保護膜を介して磁性体膜を形成する工程を具備するこ
とを特徴とする。
は、請求項１４に記載の発明において、前記誘導素子を
形成する工程は、前記誘導素子上に、前記誘導素子を覆
う保護膜を介して磁性体膜を形成する工程を具備するこ
とを特徴とする。
【００２３】本発明では、回路素子形成領域上に配置さ
れる導体層をインダクタンス成分が生じるようにパター
ニングして誘導素子Ｌを形成するので、チップ面積の増
大を招くことなく誘導素子を搭載することができる。ま
た、本発明では、そのようにして形成された誘導素子Ｌ
の上面および下面を保護膜８で挟み込むようにした為、
チップ面積の増大を招くことなく誘導素子を搭載でき、
しかも安定した誘導特性を得ることができる。さらに、
本発明では、誘導素子Ｌを覆う保護膜上に磁性体膜を形
成するから、チップ面積の増大を招くことなく誘導素子
を搭載でき、しかも強インダクタンスを生成し得る結
果、誘導素子の小型化を図ることができる。
れる導体層をインダクタンス成分が生じるようにパター
ニングして誘導素子Ｌを形成するので、チップ面積の増
大を招くことなく誘導素子を搭載することができる。ま
た、本発明では、そのようにして形成された誘導素子Ｌ
の上面および下面を保護膜８で挟み込むようにした為、
チップ面積の増大を招くことなく誘導素子を搭載でき、
しかも安定した誘導特性を得ることができる。さらに、
本発明では、誘導素子Ｌを覆う保護膜上に磁性体膜を形
成するから、チップ面積の増大を招くことなく誘導素子
を搭載でき、しかも強インダクタンスを生成し得る結
果、誘導素子の小型化を図ることができる。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。 （１）第１の実施形態 図１〜図７は、第１の実施形態による半導体装置２０の
構造およびその製造工程を説明する為の断面図である。
これらの図において前述した従来例（図１４参照）と共
通する部分には同一の番号を付し、その説明を省略す
る。第１の実施形態による半導体装置２０が前述した従
来例（図１４参照）と相違する点は、保護膜４上に設け
られる導体層５をインダクタンス成分が生じるようにパ
ターニングして誘導素子Ｌを形成したことにある。
施の形態について説明する。 （１）第１の実施形態 図１〜図７は、第１の実施形態による半導体装置２０の
構造およびその製造工程を説明する為の断面図である。
これらの図において前述した従来例（図１４参照）と共
通する部分には同一の番号を付し、その説明を省略す
る。第１の実施形態による半導体装置２０が前述した従
来例（図１４参照）と相違する点は、保護膜４上に設け
られる導体層５をインダクタンス成分が生じるようにパ
ターニングして誘導素子Ｌを形成したことにある。
【００２５】図１に図示する構造の場合、誘導素子Ｌの
一方側下面が接続パッド２を介してウエハ１の回路素子
形成領域（不図示）に接続されると共に、一方側上面に
はポスト６が形成される。また、誘導素子Ｌの他方側は
保護膜４上に設けられ、他方側上面にはポスト６が形成
される。こうして形成される誘導素子Ｌには、インダク
タンス成分を生じせしめる形状として、角渦巻き状、つ
づら折れ状（矩形波状）あるいはループ状のパターニン
グが用いられる。また、誘導素子Ｌは、回路素子形成領
域ＤＡ上に各種態様で配置でき、例えば角渦巻き状でパ
ターニングされた誘導素子Ｌにて比較的大きなインダク
タンス成分を発生させる場合には図２（イ）に図示する
態様、あるいは複数の誘導素子Ｌを設ける場合には図２
（ロ）に図示する態様にする。
一方側下面が接続パッド２を介してウエハ１の回路素子
形成領域（不図示）に接続されると共に、一方側上面に
はポスト６が形成される。また、誘導素子Ｌの他方側は
保護膜４上に設けられ、他方側上面にはポスト６が形成
される。こうして形成される誘導素子Ｌには、インダク
タンス成分を生じせしめる形状として、角渦巻き状、つ
づら折れ状（矩形波状）あるいはループ状のパターニン
グが用いられる。また、誘導素子Ｌは、回路素子形成領
域ＤＡ上に各種態様で配置でき、例えば角渦巻き状でパ
ターニングされた誘導素子Ｌにて比較的大きなインダク
タンス成分を発生させる場合には図２（イ）に図示する
態様、あるいは複数の誘導素子Ｌを設ける場合には図２
（ロ）に図示する態様にする。
【００２６】次に、図３〜図７を参照して、上記構造に
よる半導体装置２０の製造工程について説明する。第１
の実施形態による製造工程では、先ず図３に図示する通
り、ウエハ１の回路面側に設けられたアルミ電極等から
なる複数の接続パッド２の上面側に、それぞれ各接続パ
ッド２の中央部を露出するように、酸化シリコンあるい
は窒化シリコン等からなるパッシベーション３を形成し
た後、このパッシベーション３の上面側に各接続パッド
２の中央部分が開口するよう保護膜４を形成する。
よる半導体装置２０の製造工程について説明する。第１
の実施形態による製造工程では、先ず図３に図示する通
り、ウエハ１の回路面側に設けられたアルミ電極等から
なる複数の接続パッド２の上面側に、それぞれ各接続パ
ッド２の中央部を露出するように、酸化シリコンあるい
は窒化シリコン等からなるパッシベーション３を形成し
た後、このパッシベーション３の上面側に各接続パッド
２の中央部分が開口するよう保護膜４を形成する。
【００２７】この保護膜４は、例えばウエハ１の回路面
側全面にポリイミド系樹脂材を塗布硬化させた後に、エ
ッチング液を用いてレジストパターンニングおよび保護
膜パターニングを施してからレジスト剥離することで形
成される。保護膜４は、ポリイミド系樹脂材を塗布して
スピンコートする手法の他、スキージを用いる印刷法や
ノズルからのインク吐出による塗布法を用いることが可
能であり、保護膜材料としてもポリイミド系樹脂材に限
らず、エポキシ系樹脂材やＰＢＯ（ベンザオキシドール
系）等を用いても良い。
側全面にポリイミド系樹脂材を塗布硬化させた後に、エ
ッチング液を用いてレジストパターンニングおよび保護
膜パターニングを施してからレジスト剥離することで形
成される。保護膜４は、ポリイミド系樹脂材を塗布して
スピンコートする手法の他、スキージを用いる印刷法や
ノズルからのインク吐出による塗布法を用いることが可
能であり、保護膜材料としてもポリイミド系樹脂材に限
らず、エポキシ系樹脂材やＰＢＯ（ベンザオキシドール
系）等を用いても良い。
【００２８】次に、図４に図示するように、保護膜４に
形成された開口部を介して露出される接続パッド２上に
導体層５および誘導素子Ｌを形成する。導体層５および
誘導素子Ｌは保護膜４の全面にＵＢＭスパッタ処理等に
よりＵＢＭ層（図示略）を堆積し、この後、導体層用お
よび誘導素子用のフォトレジスト塗布硬化させ、フォト
リソグラフィ技術により所定形状の開口部分に対応した
パターニングや誘導素子用のパターニングを施した後、
このレジストによって開口された部分に電解メッキを施
すことで形成される。なお、導体層５および誘導素子Ｌ
を形成する手法としては、これ以外に無電解メッキ方法
を用いることもできる。配線材料としては、良好な導電
特性を備える銅、アルミおよび金あるいはこれらの合金
を用いる。
形成された開口部を介して露出される接続パッド２上に
導体層５および誘導素子Ｌを形成する。導体層５および
誘導素子Ｌは保護膜４の全面にＵＢＭスパッタ処理等に
よりＵＢＭ層（図示略）を堆積し、この後、導体層用お
よび誘導素子用のフォトレジスト塗布硬化させ、フォト
リソグラフィ技術により所定形状の開口部分に対応した
パターニングや誘導素子用のパターニングを施した後、
このレジストによって開口された部分に電解メッキを施
すことで形成される。なお、導体層５および誘導素子Ｌ
を形成する手法としては、これ以外に無電解メッキ方法
を用いることもできる。配線材料としては、良好な導電
特性を備える銅、アルミおよび金あるいはこれらの合金
を用いる。
【００２９】導体層５および誘導素子Ｌを形成した後に
は、図５に図示するように、その導体層５および誘導素
子Ｌ上の所定箇所にポスト６を設ける。ポスト６は、例
えば１００〜１５０μｍ程度の厚さでポスト形成用のフ
ォトレジストを塗布硬化させた上、各導体層５および誘
導素子Ｌの所定箇所を露出する開口部を形成し、この開
口部内に電解メッキを施すことで形成される。ポスト６
を形成する手法としては、これ以外に無電解メッキ方法
やスタッドバンプ法を用いることもできる。ポスト材料
は、良好な導電特性を備える銅、ハンダ、金あるいはニ
ッケル等を用いる。なお、ポスト形成材料としてはんだ
を用いる場合は、この後リフロー処理を施す事により球
状の電極を形成することも出来る。また、はんだを用い
てポスト６を形成する場合には、上記の他に印刷法を用
いることもできる。
は、図５に図示するように、その導体層５および誘導素
子Ｌ上の所定箇所にポスト６を設ける。ポスト６は、例
えば１００〜１５０μｍ程度の厚さでポスト形成用のフ
ォトレジストを塗布硬化させた上、各導体層５および誘
導素子Ｌの所定箇所を露出する開口部を形成し、この開
口部内に電解メッキを施すことで形成される。ポスト６
を形成する手法としては、これ以外に無電解メッキ方法
やスタッドバンプ法を用いることもできる。ポスト材料
は、良好な導電特性を備える銅、ハンダ、金あるいはニ
ッケル等を用いる。なお、ポスト形成材料としてはんだ
を用いる場合は、この後リフロー処理を施す事により球
状の電極を形成することも出来る。また、はんだを用い
てポスト６を形成する場合には、上記の他に印刷法を用
いることもできる。
【００３０】こうして、図５に図示した構造が形成され
た後は、図６に図示するように、ポスト６を覆うよう
に、ウエハ１の回路面全体をポリイミドあるいはエポキ
シ等の樹脂材によってモールドして封止膜７を形成す
る。封止膜７は、環境変化に対応する信頼性を確保する
上で、好ましくは上述した保護膜４と主成分が実質的に
同一な樹脂材とする。なお、封止膜７を形成する手法と
しては、上記モールド法の他に、印刷法、浸漬法、スピ
ンコート法、ダイコート法を用いることもできる。
た後は、図６に図示するように、ポスト６を覆うよう
に、ウエハ１の回路面全体をポリイミドあるいはエポキ
シ等の樹脂材によってモールドして封止膜７を形成す
る。封止膜７は、環境変化に対応する信頼性を確保する
上で、好ましくは上述した保護膜４と主成分が実質的に
同一な樹脂材とする。なお、封止膜７を形成する手法と
しては、上記モールド法の他に、印刷法、浸漬法、スピ
ンコート法、ダイコート法を用いることもできる。
【００３１】ポスト６の樹脂封止後には、図７に示すよ
うに、封止膜７の上端面を切削研磨してポスト６の端面
６ａを露出させ、その表面の酸化膜を取り除き、そこに
ハンダ印刷等のメタライズ処理を施す。この後、予め定
められたカットラインＣＬに沿ってダイシングを施して
ウエハ１をチップに個片化する。これにより、図１に図
示した構造の半導体装置２０が生成される。
うに、封止膜７の上端面を切削研磨してポスト６の端面
６ａを露出させ、その表面の酸化膜を取り除き、そこに
ハンダ印刷等のメタライズ処理を施す。この後、予め定
められたカットラインＣＬに沿ってダイシングを施して
ウエハ１をチップに個片化する。これにより、図１に図
示した構造の半導体装置２０が生成される。
【００３２】さて、このような構造を有する半導体装置
２０では、導体層５をインダクタンス成分が生じるよう
にパターニングして誘導素子Ｌを形成しているので、導
体層５およびポスト６の配置態様に応じて誘導素子Ｌを
様々な形態で集積回路（ＬＳＩ）に接続し得る。その具
体例を、図８〜図１１を参照して説明する。これらの図
は、半導体装置２０における導体層５およびポスト６の
配置態様に応じた誘導素子Ｌの接続形態と、それに対応
する等価回路とを図示している。
２０では、導体層５をインダクタンス成分が生じるよう
にパターニングして誘導素子Ｌを形成しているので、導
体層５およびポスト６の配置態様に応じて誘導素子Ｌを
様々な形態で集積回路（ＬＳＩ）に接続し得る。その具
体例を、図８〜図１１を参照して説明する。これらの図
は、半導体装置２０における導体層５およびポスト６の
配置態様に応じた誘導素子Ｌの接続形態と、それに対応
する等価回路とを図示している。
【００３３】図８は誘導素子Ｌの一端を、ポスト６を介
して端子Ｔ２に接続する一方、他端を、ポスト６を介し
て端子Ｔ３に出力しながら接続パッド２−２に接続する
形態を図示している。図９は誘導素子Ｌの一端を、ポス
ト６を介して端子Ｔ２に出力しながら接続パッド２−２
に接続する一方、他端を、ポスト６を介して端子Ｔ３に
出力しながら接続パッド２−３に接続する形態を図示し
ている。図１０は誘導素子Ｌの一端を接続パッド２−２
に接続する一方、他端を接続パッド２−３に接続する形
態を図示している。図１１は誘導素子Ｌを接続パッド２
に接続せずに、両端をそれぞれ端子Ｔ２，Ｔ３に接続す
る形態を図示している。
して端子Ｔ２に接続する一方、他端を、ポスト６を介し
て端子Ｔ３に出力しながら接続パッド２−２に接続する
形態を図示している。図９は誘導素子Ｌの一端を、ポス
ト６を介して端子Ｔ２に出力しながら接続パッド２−２
に接続する一方、他端を、ポスト６を介して端子Ｔ３に
出力しながら接続パッド２−３に接続する形態を図示し
ている。図１０は誘導素子Ｌの一端を接続パッド２−２
に接続する一方、他端を接続パッド２−３に接続する形
態を図示している。図１１は誘導素子Ｌを接続パッド２
に接続せずに、両端をそれぞれ端子Ｔ２，Ｔ３に接続す
る形態を図示している。
【００３４】以上のように、第１の実施形態によれば、
回路素子形成領域ＤＡ上で導体層５をインダクタンス成
分が生じるようにパターニングして誘導素子Ｌを形成し
たので、チップ面積の増大を招くことなく誘導素子を搭
載することが可能になる。また、回路素子形成領域ＤＡ
上に複数の誘導素子を設ける場合に、図８〜図１１に示
した誘導素子の各種形態が混在して設けられるようにし
てもよいことは、いうまでもない。
回路素子形成領域ＤＡ上で導体層５をインダクタンス成
分が生じるようにパターニングして誘導素子Ｌを形成し
たので、チップ面積の増大を招くことなく誘導素子を搭
載することが可能になる。また、回路素子形成領域ＤＡ
上に複数の誘導素子を設ける場合に、図８〜図１１に示
した誘導素子の各種形態が混在して設けられるようにし
てもよいことは、いうまでもない。
【００３５】すなわち、第１の実施形態によれば、導体
層５およびポスト６の配置態様に応じて誘導素子Ｌを様
々な形態で集積回路（ＬＳＩ）に接続し得るので、チッ
プ面積のダウンサイジング化は勿論、Ｂｌｕｅｔｏｏｔ
ｈモジュールに適用した場合には従来、必要とされてい
た外付け誘導素子を内蔵できるから、モジュールのダウ
ンサイジング化にも寄与することができる。
層５およびポスト６の配置態様に応じて誘導素子Ｌを様
々な形態で集積回路（ＬＳＩ）に接続し得るので、チッ
プ面積のダウンサイジング化は勿論、Ｂｌｕｅｔｏｏｔ
ｈモジュールに適用した場合には従来、必要とされてい
た外付け誘導素子を内蔵できるから、モジュールのダウ
ンサイジング化にも寄与することができる。
【００３６】なお、上述した第１の実施形態では、誘導
素子Ｌを単層としたが、これに限らず絶縁膜と誘導素子
Ｌとを交互に積み重ねた複層構造にて複数の誘導素子Ｌ
を形成しても良い。また、第１の実施形態では、説明の
簡略化を図る為、単に導体層５をインダクタンス成分が
生じるようにパターニングして誘導素子Ｌを形成するよ
うにしたが、実際にはその誘導素子Ｌが他の導体層５に
与える電磁誘導を抑えるために、例えば、導体層５と同
一平面の近傍位置に、導体層５と同じ材料よりなる、グ
ランド層を設けてシールドする態様としても良い。
素子Ｌを単層としたが、これに限らず絶縁膜と誘導素子
Ｌとを交互に積み重ねた複層構造にて複数の誘導素子Ｌ
を形成しても良い。また、第１の実施形態では、説明の
簡略化を図る為、単に導体層５をインダクタンス成分が
生じるようにパターニングして誘導素子Ｌを形成するよ
うにしたが、実際にはその誘導素子Ｌが他の導体層５に
与える電磁誘導を抑えるために、例えば、導体層５と同
一平面の近傍位置に、導体層５と同じ材料よりなる、グ
ランド層を設けてシールドする態様としても良い。
【００３７】（２）第２の実施形態 次に、図１２を参照して、第２の実施形態による半導体
装置２０の構造について説明する。この図において上述
した第２の実施形態（図１参照）と共通する部分には同
一の番号を付し、その説明を省略する。上述した第１の
実施形態では、保護膜４上に設けられる導体層５をイン
ダクタンス成分が生じるようにパターニングして誘導素
子Ｌを形成したが、第２の実施形態では図１２に図示す
るように、そのようにして形成した誘導素子Ｌおよび導
体層５上に第２の保護膜８を設けた構造としている。
装置２０の構造について説明する。この図において上述
した第２の実施形態（図１参照）と共通する部分には同
一の番号を付し、その説明を省略する。上述した第１の
実施形態では、保護膜４上に設けられる導体層５をイン
ダクタンス成分が生じるようにパターニングして誘導素
子Ｌを形成したが、第２の実施形態では図１２に図示す
るように、そのようにして形成した誘導素子Ｌおよび導
体層５上に第２の保護膜８を設けた構造としている。
【００３８】このような構造によれば、誘導素子Ｌが保
護膜４（第１の保護膜）と第２の保護膜８とに挟み込ま
れる為、安定した誘導特性を得ることが可能になってい
る。なお、第２の保護膜４は、導体層５および誘導素子
Ｌを形成した後、前述した第１の保護膜４と同様、例え
ばウエハ１の回路面側全面にポリイミド系樹脂材を塗布
硬化させた後に、エッチング液を用いてレジストパター
ンニングおよび保護膜パターニングを施してからレジス
ト剥離することで形成される。
護膜４（第１の保護膜）と第２の保護膜８とに挟み込ま
れる為、安定した誘導特性を得ることが可能になってい
る。なお、第２の保護膜４は、導体層５および誘導素子
Ｌを形成した後、前述した第１の保護膜４と同様、例え
ばウエハ１の回路面側全面にポリイミド系樹脂材を塗布
硬化させた後に、エッチング液を用いてレジストパター
ンニングおよび保護膜パターニングを施してからレジス
ト剥離することで形成される。
【００３９】（３）第３の実施形態 次に、図１３を参照して第３の実施形態について説明す
る。図１３は第３の実施形態による半導体装置２０の構
造を示す断面図であり、この図において上述した第２の
実施形態（図１２参照）と共通する部分には同一の番号
を付し、その説明を省略する。
る。図１３は第３の実施形態による半導体装置２０の構
造を示す断面図であり、この図において上述した第２の
実施形態（図１２参照）と共通する部分には同一の番号
を付し、その説明を省略する。
【００４０】上述した第２の実施形態では、誘導素子Ｌ
を保護膜４（第１の保護膜）と第２の保護膜８とで挟み
込む構造としてが、第３の実施形態では誘導素子Ｌ上に
第２の保護膜８を介して磁性体膜９を設けた構造を有す
る。磁性体膜９は、強磁性体材料で形成したり、あるい
は樹脂材などに強磁性体材料あるいは軟磁性体材料を混
入させて形成することもできる。このように誘導素子Ｌ
上に第２の保護膜８を介して磁性体膜９を設けると、強
インダクタ成分が生じ、その結果、誘導素子Ｌを小型化
することができるとともに、誘導特性を向上させること
ができる。
を保護膜４（第１の保護膜）と第２の保護膜８とで挟み
込む構造としてが、第３の実施形態では誘導素子Ｌ上に
第２の保護膜８を介して磁性体膜９を設けた構造を有す
る。磁性体膜９は、強磁性体材料で形成したり、あるい
は樹脂材などに強磁性体材料あるいは軟磁性体材料を混
入させて形成することもできる。このように誘導素子Ｌ
上に第２の保護膜８を介して磁性体膜９を設けると、強
インダクタ成分が生じ、その結果、誘導素子Ｌを小型化
することができるとともに、誘導特性を向上させること
ができる。
【００４１】
【発明の効果】請求項１および請求項１０に記載の発明
によれば、回路素子形成領域及び複数の接続パッドが形
成された半導体基板と、該回路素子形成領域上に形成さ
れた絶縁膜と、前記複数の接続パッドに接続されるとと
もに、前記回路素子形成領域上に前記絶縁膜を介して配
置される複数の第１の導体層と、前記複数の第１の導体
層上に設けられた複数の柱状電極と、を備える半導体装
置において、前記絶縁膜上に形成された、少なくとも１
つの第２の導体層を備え、該第２の導体層により回路素
子形成領域上に絶縁膜を介して誘導素子を形成するよう
にしたので、チップ面積の増大を招くことなく誘導素子
を搭載することができる。請求項２および請求項１１に
記載の発明によれば、回路素子形成領域上に絶縁膜を介
して形成された誘導素子を保護膜で覆うようにしたの
で、安定した誘導特性を得ることができる。請求項３お
よび請求項１２に記載の発明によれば、回路素子形成領
域上に絶縁膜を介して形成された誘導素子素子上に前記
保護膜を介して磁性体膜が形成されるようにしたので、
強インダクタンスを生成し得る結果、誘導素子の小型化
及び誘導特性の向上を図ることができる。請求項４〜６
に記載の発明によれば、回路素子形成領域上に絶縁膜を
介して設けられる誘導素子を、回路素子形成領域の集積
回路に対して様々な形態で接続し得るので、チップ面積
の縮小、及びモジュール面積の縮小をを行うことができ
る。請求項７〜９に記載の発明によれば、回路素子形成
領域上に絶縁膜を介して設けられる誘導素子を複数備
え、各誘導素子を回路素子形成領域の集積回路に対して
様々な形態で接続し得るので、更に、チップ面積の縮
小、及びモジュール面積の縮小をを行うことができる。
請求項１３〜１５に記載の発明によれば、回路素子形成
領域と複数の接続パッドを有するチップ形成領域を複数
備える半導体ウェハ基板上の各チップ形成領域の回路素
子形成領域上に、絶縁膜を介して導体層により誘導素子
を形成し、前記複数の接続パッドに接続された、少なく
とも１つの柱状電極を形成した後、前記チップ形成領域
毎に分断して複数のチップを形成するようにしたので、
回路素子形成領域上に、絶縁膜を介して誘導素子を搭載
した複数のチップを、まとめて形成することができる。
によれば、回路素子形成領域及び複数の接続パッドが形
成された半導体基板と、該回路素子形成領域上に形成さ
れた絶縁膜と、前記複数の接続パッドに接続されるとと
もに、前記回路素子形成領域上に前記絶縁膜を介して配
置される複数の第１の導体層と、前記複数の第１の導体
層上に設けられた複数の柱状電極と、を備える半導体装
置において、前記絶縁膜上に形成された、少なくとも１
つの第２の導体層を備え、該第２の導体層により回路素
子形成領域上に絶縁膜を介して誘導素子を形成するよう
にしたので、チップ面積の増大を招くことなく誘導素子
を搭載することができる。請求項２および請求項１１に
記載の発明によれば、回路素子形成領域上に絶縁膜を介
して形成された誘導素子を保護膜で覆うようにしたの
で、安定した誘導特性を得ることができる。請求項３お
よび請求項１２に記載の発明によれば、回路素子形成領
域上に絶縁膜を介して形成された誘導素子素子上に前記
保護膜を介して磁性体膜が形成されるようにしたので、
強インダクタンスを生成し得る結果、誘導素子の小型化
及び誘導特性の向上を図ることができる。請求項４〜６
に記載の発明によれば、回路素子形成領域上に絶縁膜を
介して設けられる誘導素子を、回路素子形成領域の集積
回路に対して様々な形態で接続し得るので、チップ面積
の縮小、及びモジュール面積の縮小をを行うことができ
る。請求項７〜９に記載の発明によれば、回路素子形成
領域上に絶縁膜を介して設けられる誘導素子を複数備
え、各誘導素子を回路素子形成領域の集積回路に対して
様々な形態で接続し得るので、更に、チップ面積の縮
小、及びモジュール面積の縮小をを行うことができる。
請求項１３〜１５に記載の発明によれば、回路素子形成
領域と複数の接続パッドを有するチップ形成領域を複数
備える半導体ウェハ基板上の各チップ形成領域の回路素
子形成領域上に、絶縁膜を介して導体層により誘導素子
を形成し、前記複数の接続パッドに接続された、少なく
とも１つの柱状電極を形成した後、前記チップ形成領域
毎に分断して複数のチップを形成するようにしたので、
回路素子形成領域上に、絶縁膜を介して誘導素子を搭載
した複数のチップを、まとめて形成することができる。
【図１】第１の実施形態による半導体装置２０の構造を
示す断面図である。
示す断面図である。
【図２】誘導素子Ｌに配置形態を説明するための平面図
である。
である。
【図３】第１の実施形態による半導体装置の製造工程を
説明する為の断面図である。
説明する為の断面図である。
【図４】図３に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図５】図４に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図６】図５に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図７】図６に続く半導体装置の製造工程を説明する為
の断面図であり、個片化された半導体装置２０の完成状
態を示すものである。
の断面図であり、個片化された半導体装置２０の完成状
態を示すものである。
【図８】誘導素子Ｌの接続態様を説明するための図であ
る。
る。
【図９】誘導素子Ｌの接続態様を説明するための図であ
る。
る。
【図１０】誘導素子Ｌの接続態様を説明するための図で
ある。
ある。
【図１１】誘導素子Ｌの接続態様を説明するための図で
ある。
ある。
【図１２】第２の実施形態による半導体装置２０の構造
を示す断面図である。
を示す断面図である。
【図１３】第３の実施形態による半導体装置２０の構造
を示す断面図である。
を示す断面図である。
【図１４】従来例による半導体装置２０の構造を示す断
面図である。
面図である。
【図１５】ウエハ１の回路素子形成領域ＤＡを示す平面
図である。
図である。
１ ウエハ（半導体基板） ２ 接続パッド ３ パッシベーション ４ 保護膜 ５ 導体層 Ｌ 誘導素子 ６ ポスト（柱状電極） ７ 封止膜 ８ 保護膜 ９ 磁性体膜 ２０ 半導体装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三原 一郎 東京都八王子市東浅川町550番地の１ 株 式会社アイ・イー・ピー・テクノロジーズ 内 (72)発明者 青木 由隆 東京都羽村市栄町３丁目２番１号 カシオ 計算機株式会社羽村技術センター内 Ｆターム(参考） 5F038 AZ04 CA02 CA10 EZ09 EZ19 EZ20
Claims (15)
- 【請求項１】 回路素子形成領域及び複数の接続パッド
が形成された半導体基板と、該回路素子形成領域上に形
成された絶縁膜と、前記複数の接続パッドに接続される
とともに、前記回路素子形成領域上に前記絶縁膜を介し
て配置される複数の第１の導体層と、前記複数の第１の
導体層上に設けられた複数の柱状電極と、を備える半導
体装置において、 前記絶縁膜上に形成された、少なくとも１つの第２の導
体層を備え、該第２の導体層により形成された誘導素子
を備えていることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の発明において、前記誘
導素子を保護膜で覆うことを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記誘導素子上に前記保護膜を介して磁性体膜が形成さ
れていることを特徴とする半導体装置。 - 【請求項４】 請求項１に記載の発明において、前記誘
導素子の一端および他端が前記接続パッドに接続されて
いることを特徴とする半導体装置。 - 【請求項５】 請求項１に記載の発明において、前記誘
導素子の一端が前記接続パッドに接続され、他端に柱状
電極が設けられていることを特徴とする半導体装置。 - 【請求項６】 請求項１に記載の発明において、前記誘
導素子の一端および他端に柱状電極が設けられているこ
とを特徴とする半導体装置。 - 【請求項７】 請求項１に記載の発明において、前記誘
導素子を複数備えていることを特徴とする半導体装置。 - 【請求項８】 請求項７に記載の発明において、前記複
数の誘導素子を保護膜で覆うとともに、該複数誘導素子
のうち、少なくとも１つの誘導素子上に、前記保護膜を
介して磁性体膜が形成されていることを特徴とする半導
体装置。 - 【請求項９】 請求項７に記載の発明において、前記複
数の誘導素子は、誘導素子の、一端および他端が前記接
続パッドに接続されている構成、一端が前記接続パッド
に接続され、他端に柱状電極が設けられている構成、及
び、一端および他端に柱状電極が設けられている構成の
うち、少なくとも２種類の構成を備えていることを特徴
とする半導体装置。 - 【請求項１０】 回路素子形成領域と複数の接続パッド
が形成された半導体基板と、該回路素子形成領域上に形
成された絶縁膜と、前記複数の接続パッドに接続される
とともに、前記回路素子形成領域上に前記絶縁膜を介し
て配置される複数の第１の導体層と、前記複数の第１の
導体層上に設けられた複数の柱状電極と、を備える半導
体装置の製造方法において、 前記絶縁膜上に少なくとも１つの第２の導体層を形成す
る工程と、 該第２の導体層により誘導素子を形成する工程と、を具
備することを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１０に記載の発明において、前
記誘導素子上に保護膜を形成する工程を具備することを
特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１１に記載の発明において、前
記誘導素子上に、前記保護膜を介して磁性体膜を形成す
る工程を具備することを特徴とする半導体装置の製造方
法。 - 【請求項１３】 回路素子形成領域と複数の接続パッド
を有するチップ形成領域を複数備える半導体ウェハ基板
を準備する工程と、 前記各チップ形成領域の回路素子形成領域上に絶縁膜を
形成する工程と、 前記絶縁膜上に、導体層により誘導素子を形成する工程
と、 前記複数の接続パッドに接続された、少なくとも１つの
柱状電極を形成する工程と、 前記半導体ウェハ基板を前記チップ形成領域毎に分断し
て複数の半導体装置を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１３に記載の発明において、前
記誘導素子を形成する工程は、前記誘導素子を覆う保護
膜を形成する工程を具備することを特徴とする半導体装
置の製造方法。 - 【請求項１５】 請求項１４に記載の発明において、前
記誘導素子を形成する工程は、前記誘導素子上に、前記
誘導素子を覆う保護膜を介して磁性体膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243783A JP3540729B2 (ja) | 2000-08-11 | 2000-08-11 | 半導体装置および半導体装置の製造方法 |
| US09/924,293 US6847066B2 (en) | 2000-08-11 | 2001-08-08 | Semiconductor device |
| SG200104761A SG99939A1 (en) | 2000-08-11 | 2001-08-08 | Semiconductor device |
| KR10-2001-0047844A KR100443954B1 (ko) | 2000-08-11 | 2001-08-09 | 반도체장치 |
| TW090119509A TW515015B (en) | 2000-08-11 | 2001-08-09 | Semiconductor device |
| EP01119376.0A EP1182703B1 (en) | 2000-08-11 | 2001-08-10 | Semiconductor device having integrated capacitor and/or inductor |
| CNB011255811A CN1177368C (zh) | 2000-08-11 | 2001-08-13 | 半导体器件 |
| HK02106484A HK1045023A1 (en) | 2000-08-11 | 2002-09-03 | Semiconductor device. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243783A JP3540729B2 (ja) | 2000-08-11 | 2000-08-11 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002057292A true JP2002057292A (ja) | 2002-02-22 |
| JP3540729B2 JP3540729B2 (ja) | 2004-07-07 |
Family
ID=18734582
Family Applications (1)
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