JP3832394B2 - 複合icパッケージ - Google Patents
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Description
【発明の属する技術分野】
本発明は、パワー素子とそれ以外の電気素子とを一つのチップに形成し、該チップの一面側に所定のピッチにて配列された複数個のバンプを形成してなる複合ICパッケージに関する。
【0002】
【従来の技術】
複合ICパッケージは、シリコンなどの半導体チップに、LDMOS(横型DMOS)やVDMOS(縦型DMOS)、IGBT(絶縁ゲート型バイポーラトランジスタ)などのパワー素子、およびこれらパワー素子以外のCMOS、バイポーラトランジスタ、抵抗素子、コンデンサ素子などの電気素子を形成したものである。
【0003】
そして、チップの一面側に所定のピッチにて配列された複数個のバンプを形成し、これらバンプと上記の各素子とを電気的に導通させている。このようなICパッケージは、バンプを介して配線基板などに実装されるもので、CSP(チップサイズパッケージ)ともいわれる。
【0004】
【発明が解決しようとする課題】
ところで、従来では、チップ内の各素子の配置パターンとバンプの配置パターンとは別々に設計されていた。図8は、従来の複合ICパッケージにおけるチップ内の各素子の配置パターンの一例を示す概略平面図である。
【0005】
パワー素子部10、バイポーラトランジスタからなるバイポ−ラ回路部20、CMOSからなるCMOS回路部30などのサイズや形状の異なる各種の素子がチップ100内に所定パターンで配置されている。
【0006】
一方、図9は、図8のチップ100に対して複数個のバンプ50を搭載した状態を示す概略平面図である。多くのバンプ50を効率よく配置するために、複数個のバンプ50が所定ピッチにてマトリクス状に配列している。
【0007】
そして、上述したように、従来では素子の配置とバンプの配置とは独立で設計されていたため、図9に示すように、各素子からなる上記回路部10、20、30とバンプ50とが一致せずにずれて位置する部分が存在する。
【0008】
このような場合、図中、破線で示すように、回路部における素子の取り出し電極11、12とバンプ50との間に再配線層200を形成して電気的導通を図るのが一般的である。このような再配線層の例としては、特開2001−144223号公報に記載されているようなものがある。
【0009】
しかし、各素子の取り出し電極とバンプとの位置ずれが大きいと、それに伴って再配線層も長くなり、素子−バンプ間の配線抵抗が大きくなってしまう。チップに形成されている素子の中でも、特にパワー素子は比較的大電流を流すものであり、配線抵抗の増大はオン抵抗の増加となって素子特性に大きな影響を与えるため好ましくない。
【0010】
そこで、本発明は上記問題に鑑み、パワー素子とそれ以外の電気素子とを一つのチップに形成した複合ICパッケージにおいて、パワー素子を含む各素子と当該各素子に対応するバンプとの間の配線抵抗を大幅に小さくすることを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、パワー素子と、このパワー素子とはサイズや形状の異なる電気素子とを一つのチップ(100)に形成し、チップの一面側に所定のピッチにて配列された複数個のバンプ(50)を形成してなる複合ICパッケージにおいて、バンプの配列ピッチ(P1)に合わせてパワー素子および電気素子の配置パターンが設定されており、パワー素子および電気素子の各素子は、絶縁層を介した取り出し電極(11、12)の積層構造を有し、パワー素子および電気素子の各素子における取り出し電極(11、12)とこの取り出し電極に対応するバンプ(50)とが、一致した位置にあることを特徴とする。
【0012】
それによれば、バンプの配列ピッチに合わせて各素子がチップに配置され、パワー素子および電気素子の各素子における取り出し電極とこの取り出し電極に対応するバンプとが、一致した位置にあるものにできる。そのため、各素子の取り出し電極とバンプとの間に再配線層を形成することが不要となる。
【0013】
よって、本発明によれば、パワー素子とそれ以外の電気素子とを一つのチップに形成した複合ICパッケージにおいて、パワー素子を含む各素子と当該各素子に対応するバンプとの間の配線抵抗を大幅に小さくすることができる。そして、パワー素子のオン抵抗も小さくすることができる。
【0015】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【0016】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図1は本発明の実施形態に係る複合ICパッケージG1のバンプ形成側の面からみた概略平面図である。なお、本明細書にて述べる各図のうち平面図には、識別を容易化するためのハッチングが施してあるが、断面を示すものではない。
【0017】
この複合ICパッケージG1は、シリコン基板などの半導体基板からなるチップ100を備えており、このチップ100には、複数個の種類の異なる素子が同一種類毎に領域を異にして形成されており、同一種類の素子毎にそれぞれ回路部10、20、30を形成している。
【0018】
複数個の種類の異なる素子は、大電流を流すパワー素子とこのパワー素子以外の電気素子である。パワー素子としてはLDMOSやVDMOS、IGBTなどが挙げられる。本例ではパワー素子はLDMOSからなり、複数個のLDMOSが集合して回路を構成することでパワー素子部10が形成されている。
【0019】
一方、パワー素子以外の電気素子としてはCMOS、バイポーラトランジスタ、抵抗素子、コンデンサ素子などが挙げられる。図1では、バイポーラトランジスタからなるバイポ−ラ回路部20、CMOSからなるCMOS回路部30が示されている。
【0020】
また、チップ100には、これら回路部10〜30の検査を行うための検査用パッド40が形成されている。そして、チップ100の一面側には、はんだや金などからなる複数個のバンプ50が所定の配列ピッチP1にてマトリクス状に配列されている。この配列ピッチP1は例えば0.数mm程度にできる。
【0021】
このバンプ50の配列ピッチP1に合わせて上記複数個の種類の異なる素子からなる回路部10〜30の配置パターンが設計されている。つまり、図1に示すように、例えば配列ピッチP1の2ピッチ分あるいは3ピッチ分を一つの単位として個々の回路部10〜30が配置されている。
【0022】
具体的には、各回路部10〜30における素子の取り出し電極とこの取り出し電極に対応するバンプ50とが一致した位置にあるようにする。ここで、図2は図1中のパワー素子部10の拡大平面図であるが、パワー素子部10の取り出し電極11、12とこれに対応する1個のバンプ50とが重なって位置している。
【0023】
そのバンプ50と素子との接続構成について、本例のLDMOSからなるパワー素子部10を例にとって説明する。図3は、チップ100の厚さ方向に沿ったパワー素子部10の一部概略断面図である。
【0024】
図3に示す例では、チップ100としてのN型シリコン基板の表面に、複数個のトランジスタ素子が面配置されている。各トランジスタ素子は一般的なMOSトランジスタ構成を有するものであり、各々がLOCOS酸化膜13で絶縁分離されている。
【0025】
すなわち、ゲート電極14に電圧が印加されると、チャネル15の導電型が反転し、ソース11aからドレイン12aへ電流が流れるようになっている。各トランジスタ素子のゲート電極14、ソース電極11b、ドレイン電極12bは、下側から順に積層された第1絶縁層16aおよび第2絶縁層16bによって絶縁分離されている。
【0026】
そして、第2絶縁層16bの上には、上記図2にも示されるパワー素子部10の取り出し電極11、12としてのソース電極用の取り出し電極11およびドレイン電極用の取り出し電極12が形成されている。これら取り出し用電極11、12はアルミニウムなどからなる。
【0027】
第2絶縁層16bの適所に開口部を形成することで、パワー素子部10内にて各MOSトランジスタのソース電極11b同士は、ソース電極用の取り出し電極11にまとめられて導通されており、ドレイン電極12b同士は、ドレイン電極用の取り出し電極12にまとめられて導通されている。
【0028】
そして、各取り出し用電極11、12の直上には上記バンプ50が配置されており、各取り出し用電極11、12とバンプ50とは導通されている。取り出し用電極11、12の上にはシリコン酸化膜やポリイミド層などからなる絶縁膜17が形成されており、この絶縁膜17に形成された開口部17aを介して、各MOSトランジスタのソース電極11b、ドレイン電極12bは、取り出し電極11、12に導通されている。
【0029】
このパワー素子部10の例に示されるように、他の電気素子すなわち本例ではバイポ−ラ回路部20、CMOS回路部30についても同様に、各回路部20、30における他の電気素子の取り出し電極の直上にバンプ50が配置され、バンプ50と各取り出し電極とが導通されている。
【0030】
なお、上記図3に示すような絶縁層を介した取り出し電極の積層構造は、本出願人がすでに出願している特開平7−263665号公報に記載の構造に準じたものである。しかし、本実施形態において、素子の取り出し電極は、このような積層構造でなくても良く、素子によっては単層構造であっても良い。
【0031】
このような複合ICパッケージG1は、周知の半導体プロセス技術を用いて、チップ100に各素子からなる回路部10、20、30を形成し、その後、各回路部10〜30の取り出し電極の直上に、印刷法、蒸着法、はんだボール法などによりバンプ50を形成することにより製造することができる。なお、各素子の形成位置は、あらかじめ設計されているバンプ50の配置パターンに合わせる。
【0032】
このように、本実施形態の複合ICパッケージG1では、バンプ50の配列ピッチP1に合わせてパワー素子および電気素子の配置パターンが設計されていることを特徴とする。具体的には、パワー素子および電気素子の各素子における取り出し電極とこの取り出し電極に対応するバンプ50とを一致した位置にあるようにしている。
【0033】
それによれば、バンプ50の配列ピッチP1に合わせて各素子がチップ100に配置されるので、各素子とバンプ50との位置を極力一致させることができる。そのため、各素子の取り出し電極とバンプ50との間に、従来のような再配線層を形成することが不要となる。
【0034】
よって、本実施形態によれば、複合ICパッケージG1において、パワー素子を含む各素子と当該各素子に対応するバンプ50との間の配線抵抗を大幅に小さくすることができる。そして、特に配線抵抗の増加抑制が必要なパワー素子において、そのオン抵抗を小さくすることができる。
【0035】
ちなみに、異種の電気素子ではなく、同一種の電気素子のみがチップに配列して形成されているICパッケージの場合、バンプの配列と素子の配列とは必然的に一致する。
【0036】
しかし、本実施形態は、異なるサイズや形状を持つ異種の電気素子が同一チップに形成されたICパッケージに係るものであり、このような場合、従来の構成設計では素子とバンプとの位置ずれが避けられない。本実施形態はその点を解決したものである。
【0037】
以下、本実施形態の種々の変形例について示す。図4は本実施形態の第1の変形例としての複合ICパッケージG2の概略平面図であり、図5は図4中のパワー素子部10の拡大平面図である。パワー素子およびそれ以外の電気素子の取り出し電極は、これら素子にて構成される各回路部10〜30から、その一部がはみ出して位置していても良い。
【0038】
図4および図5に示す例では、パワー素子の取り出し電極12の一部が、パワー素子部10の形成領域からはみ出して位置している。そして、このパワー素子部10からはみ出している取り出し電極12においても、その直上にバンプ50が配置されている。
【0039】
図6は、本実施形態の第2の変形例をパワー素子部10を例にとって示す概略平面図である。本例は、一つの取り出し電極が、バンプ50の配列ピッチP1に沿ったある一方向に沿って長い形状である場合に、この一つの取り出し電極に対してその長手方向に沿って複数個のバンプ50を搭載できるような場合に関するものである。
【0040】
図6に示す例では、取り出し電極11、12は図中の縦方向の配列ピッチP1方向に沿って長い形状となっており、一つ一つの取り出し電極11、12に対して電極長手方向に沿って2個のバンプ50が配列ピッチP1にて配列されている。
【0041】
このとき、一つの取り出し電極11、12において、その長手方向には、一方の電極端部T1、一つ目のバンプ50の中心部T2、二つ目のバンプ50の中心部T3、他方の電極端部T4が均等間隔で並んだ形となる。つまり、これら各部T1〜T4において互いに隣り合う部の距離は、取り出し電極11、12の長さの3分の1となっており均等である。
【0042】
ここで、本第2の変形例において、一つの取り出し電極11、12に対して電極長手方向に沿ってn個のバンプ50が配列されている場合は、一方の電極端部、各バンプ50の中心、他方の電極端部のうち互いに隣り合う部の距離は、図6に示すように、取り出し電極11、12の長さの(n+1)分の1となる。
【0043】
この第2の変形例に示すように、取り出し電極の形状を配列ピッチP1に合わせて設計すれば、一つの取り出し電極に対してその長手方向に沿って複数個のバンプ50を搭載する場合に、各バンプ50の間の配線抵抗を互いに均一化することができ、好ましい。
【0044】
図7は、本実施形態の第3の変形例をパワー素子部10を例にとって示す概略平面図である。本例も、上記第2の変形例と同様に、一つの取り出し電極に対してその長手方向に沿って複数個のバンプ50を搭載可能な場合に関するものであるが、本例では、一つの取り出し電極上の複数個のバンプ50を同電位にできる場合に関する。
【0045】
この場合、図7に示すように、一つの取り出し電極11、12上の各バンプ50は、互いに接触して導通するように配置しても良い。接触する各バンプ50は絶縁膜17に形成された共通の開口部17aを介して、取り出し電極11、12に導通されている。
【図面の簡単な説明】
【図1】本発明の実施形態に係る複合ICパッケージの概略平面図である。
【図2】図1中のパワー素子部の拡大平面図である。
【図3】チップの厚さ方向に沿ったパワー素子部の一部概略断面図である。
【図4】上記実施形態の第1の変形例としての複合ICパッケージの概略平面図である。
【図5】図4中のパワー素子部の拡大平面図である。
【図6】上記実施形態の第2の変形例を示す概略平面図である。
【図7】上記実施形態の第3の変形例を示す概略平面図である。
【図8】従来の複合ICパッケージにおけるチップ内の各素子の配置パターンの一例を示す概略平面図である。
【図9】図8に示すチップに対して複数個のバンプを所定ピッチにて配列させて搭載した状態を示す概略平面図である。
【符号の説明】
10…パワー素子部、11、12…取り出し電極、20…バイポーラ回路部、30…CMOS回路部、50…バンプ、100…チップ、P1…配列ピッチ。
Claims (1)
- パワー素子と、このパワー素子とはサイズや形状の異なる電気素子とを一つのチップ(100)に形成し、前記チップの一面側に所定のピッチにて配列された複数個のバンプ(50)を形成してなる複合ICパッケージにおいて、
前記バンプの配列ピッチ(P1)に合わせて前記パワー素子および前記電気素子の配置パターンが設定されており、
前記パワー素子および前記電気素子の各素子は、絶縁層を介した取り出し電極(11、12)の積層構造を有し、前記パワー素子および前記電気素子の各素子における前記取り出し電極(11、12)とこの取り出し電極に対応する前記バンプ(50)とが、一致した位置にあることを特徴とする複合ICパッケージ。
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