JP2006245321A - プリント回路基板及びプリント回路基板のパターニング方法 - Google Patents

Abstract

【課題】プリント回路基板の電源層にパターニングされたアクテブな電源プレーンが隣接層に配したパッシブな電源プレーンの電圧側にクロストークして生ずるノイズを低減する様にしたプリント回路基板及びプリント回路基板のパターニング方法を得る。
【解決手段】電源層４に形成したアクテブな第１及び第２の電源プレーン１４ａ，１５ａの電源電圧が隣接配置したパッシブな第３の電源プレーン１６ａの電源電圧にクロストークしない様に第１及び第２の電源プレーン１４ａと第３の電源プレーン間にクリアランス３３を設け、このクリアランス部分をグランドプレーン１７ａとし、フイルタの電気回路素子の近傍に第１及び第２の電源プレーンの電源電圧がクロストークしない様に配設して、アクテブな第１及び第２の電源プレーン１４ａからパッシブな第３の電源プレーン及び電気回路素子に与える不要ノイズを低減する。
【選択図】 図１

Description

本発明は、プリント回路基板の電源プレーン設計時に、複数の電源プレーンの間で１方の電源パターンから他方の電源プレーンに混入する不要輻射ノイズを低減する様にしたプリント回路基板及びプリント回路基板のパターニング方法に係わり、特に、所定の信号層に形成したフイルタ等の電気回路素子の前後に加えるアクテブ電源プレーンからポシテブ電源プレーンに漏洩するノイズを除くようにし、電源層内の複数の隣接する電源プレーン間でノイズがクロストークしない様に電源プレーン間にクリアランスとしてグランド層を設けて不要輻射を低減する様にしたプリント回路基板及びプリント回路基板のパターニング方法に関するものである。

従来から、多層回路基板から放射される電磁波放射ノイズを低減するために主電源プレーンとサブ電源プレーン間にクリアランスを設けた多層プリント配線基板の構成が特許文献１に開示されている。図４（Ａ）及び図４（Ｂ）は、特許文献１に開示された表部（第１層）に配設した信号層の要部拡大図と第３層目の電源層の斜視図を示すものである。

図４（Ａ）及び図４（Ｂ）に於いて、多層回路基板１を構成する信号層２にはＩＣデバイス（以下ＩＣと記す）３が搭載され、電源供給パターン及び信号パターンが形成される。図示しない第２層のグランド層を介して第３層として外部からの電源供給用の電源層４が形成される。電源層４は多層回路基板１上に搭載される複数のＩＣ３により共通に利用される。外部から供給される電源電圧は一般的には３．３Ｖであり、ＩＣ３の内部ロジック用電源（２．５Ｖ）は、例えば３端子レギュレータにより生成する。

図４（Ｂ）は、第３層の電源層４の様子を示す斜視図であり、主電源プレーン４ａとサブ電源プレーン４ｂとの間に電気的な接続を絶つ隙間（以下、「クリアランス」と記す）５を配してサブ電源プレーン４ｂを島状に形成する。尚、第４層には図示しないが信号層２と同様な電源供給パターン及び信号パターンが形成される。

図４（Ａ）は信号層２上に形成される電源供給パターンの一部拡大図である。信号層２には１つのＩＣ３［実際には１個のＡＳＩＣ（アプリケーション・スペシフィック・ＩＣ）に対し８個のＩＣ３と１２個の電源端子を有するが２個のＩＣのみを示す］に対して、第１の電源供給パターン［バイパスコンデンサ（以下パスコン記す）が設置されている電源供給パターン］６、パスコン接続パターン７、第２の電源供給パターン（直接パスコンが設置されていない電源供給パターン）９が形成されている。図４（Ａ）中の点線は、第３層の電源層４に形成されるクリアランス５を表しており、クリアランス５の外側が主電源プレーン４ａ、内側の点線の内部がサブ電源プレーン４ｂを表す。

図４（Ａ）に示されるように、ＩＣ３の電源端子８ａ及び８ｂと電気的に接続される第１の電源供給パターン６は、スルーホール９ａ及び９ｂを介して、主電源プレーン４ａに電気的に接続されるとともに、スルーホール１０ａ〜１０ｆを介してサブ電源プレーン４ｂと電気的に接続される。サブ電源プレーン４ｂは、第３番目の電源層４上に於いては、クリアランス５により主電源プレーン４ａと電気的な接続を絶たれた状態にある。然し、サブ電源プレーン４ｂは信号層２に形成される第１の電源供給パターン６を介して主電源プレーン４ａと電気的に接続されることになる。

そして、第１の電源供給パターン６と、スルーホール１１ａ及び１１ｂにより第２番目のグランド層と接続されたパスコン接続パターン７との間に、パスコン１２ａ及び１２ｂが設置される。このパスコン１２ａ及び１２ｂの作用により、ＩＣ３内の高速スイッチング動作等に起因するコモンモードノイズの主電源プレーン４ａへの漏洩が抑制され、多層回路基板１から放射されるＥＭＩノイズを低減可能となることが披瀝されている。

又、特許文献２には、電磁放射ノイズを最小化し、安定化した電源システムを備えた回路基板が開示されている。即ち、グランド層１２及び電源層４を有する多層のプリント回路基板１に於いて、電源層４に設けた主電源プレーン４ａとサブ電源プレーン４ｂはフイルタＦＬを介して接続される。このフイルタＦＬはフェライトビーズＬ１とコンデンサＣ１、Ｃ２で形成しπ型配置の構造を持ち、プリント回路基板１からの電磁放射ノイズを最小にさせる効果を有する。又、π型配置のフイルタＦＬの前後には電解コンデンサＣ４、Ｃ５を有し、ＩＣ３に対し安定した電源を供給する様に成されている。

即ち、上記特許文献２は図５に示す様に、接地されたグランド層１２と、電源に接続された電源層４の主電源プレーン４ａと、グランド層１２に接地端子が接続されて搭載されたＩＣ３と、このＩＣ３の電源端子及び主電源プレーン４ａ間の電源側配線１３の途中に設けられたインダクタ素子Ｌ１と、インダクタ素子Ｌ１の主電源プレーン４ａ側の端子及びグランド層１２間に設けられた第１のコンデンサＣ１と、インダクタ素子Ｌ１のＩＣ３側の端子及びグランド層１２間に設けられた第２のコンデンサＣ２と、ＩＣ３の電源端子及びグランド層１２間に設けられた第３のコンデンサＣ３と、主電源プレーン４ａ及びグランド層１２間に設けられた第１の電解コンデンサＣ４と、インダクタ素子Ｌ１のＩＣ３側の端子及びグランド層１２間に設けられた第２の電解コンデンサＣ５とを含むフイルタＦＬと電解コンデンサで構成されている。

上述の構成に於いて、コンデンサＣ３はＩＣ３のデカップリングコンデンサとなり、ＩＣ３の動作に伴う電磁ノイズはコンデンサＣ３にて、その多くをＩＣ３内部でループさせる。また、ループしきれなかったノイズはπ型配置フイルタのフェライトビーズＬ１が高周波帯域で発生するインダクタンス成分を減衰させ、主電源プレーン４ａへのノイズ進入を抑制する。

又、フェライトビーズＬ１の前後に付加した静電容量の異なるコンデンサＣ１およびＣ２により広帯域なπ型配置ノイズフイルタを形成し、パターン長Ｄ１のインダクタンス成分ＤＬを利用することでコンデンサＣ１とフェライトビーズＬ１、コンデンサＣ２とパターン長Ｄ１のインダクタンス成分ＤＬの多段フイルタを形成し、効果的な電源のノイズフイルタリングを可能にする。更にＩＣ３が接続されたサブ電源プレーン４ｂを安定化させる為、コンデンサＣ１およびＣ２の外側に電解コンデンサＣ４及びＣ５を実装している。

上述の特許文献２には、主電源プレーン４ａとサブ電源プレーン４ｂ間にフイルタＦＬを介在させて電源層４に混入するノイズの低減を図った回路基板が開示されている。これに対し、本発明は互いに異なる隣接した電源電圧を有する電源プレーン間のクロストークで生ずるノイズの低減化を図ったものである。更に、フイルタＦＬ等の電気回路素子を通る前の電源と、電気回路素子を通った後の電源が電源層４で隣接配置されるとクロストークによりフイルタＦＬの電気回路素子の効果が減少する弊害も除去しようとするものである。表層の信号層２に配設したフイルタＦＬと例えば、下層の電源層４の電源プレーンにはスルーホールを穿設し、下層の電源プレーンから上述のフイルタＦＬを通過する前及び通過後の電源電圧を供給しているが、フイルタＦＬのスルーホール近傍で電流が集中するため、本発明では電源層４の異なる電源プレーン間にクリアランスを設け、このクリアランスをグランドプレーンとし、異電源プレーン間のパターンがオーバーラップしないように成したものである。即ち、特許文献１及び特許文献２には高速スイッチング動作等に起因するコモンモードノイズの主電源プレーンへの漏洩を抑制して、多層回路基板から放射されるＥＭＩを低減して不要輻射を防止する様にした多層回路基板及びフイルタを用いた多層のプリント回路基板が示されているが、本発明とは、その目的、構成を異にするものである。

今、本発明をより理解するために、従来の多層回路基板として、図６（Ａ）及び図６（Ｂ）に示す様に構成した多層のプリント回路基板１を考える。図６（Ａ）に於いて２はＮ−１番目の信号層の回路基板を４はＮ層目の電源層のプリント回路基板を示し、例えば、信号層２にはＩＣ３や第１及び第２のフイルタＦＬ１、ＦＬ２が搭載されているものとする。図６（Ｂ）に示す電源層４のプリント回路基板１にはアクテブ電源としてのノイズレベルの大きい例えば、複数の３.３Ｖ用の第１の電源プレーン１４と１.２Ｖ用の第２の電源プレーン１５を隣設してパターニングして、これら第１及び第２の電源プレーン１４、１５に同じく隣設してポシテブ電源としての帯状の第３の電源プレーン１６がパターニングされている。尚、１７はグラウンドプレーンを示す。

これら第１及び第２の電源パターン１４、１５と第３の電源パターン１６がパターニングされている電源層４上に単層に場合は直接フイルタＦＬ１、ＦＬ２を配設してもよいが、多層回路基板の場合は図６（Ａ）に示す様に信号層２上に複数の３端子の第１及び第２のフイルタＦＬ１、ＦＬ２が配設される。これら第１及び第２のフイルタＦＬ１、ＦＬ２と電源層４上の第１乃至第３の電源プレーン１４，１５，１６を接続するために第１乃至第３の電源プレーン１４、１５、１６及びフイルタＦＬ１、ＦＬ２の両端にパターニングした信号パターン１８、１９と２０、２１にはスルーホール２２、２３、２４、２５が穿設され、電源層４の第１及び第２のアクテブなノイズレベルの高い電源プレーン１４、１５と比較的ノイズレベルの小さなパッシブな第３の電源プレーン１６にもスルーホール２６、２７、２８、２９が穿設されている。

第１のフイルタＦＬ１の信号パターン１９のスルーホール２３には第２の電源プレーン１５のスルーホール２６を通して例えば、１．２Ｖの電源電圧が供給され、第２のフイルタＦＬ２の信号パターン２１のスルーホール２５には第１の電源プレーン１４のスルーホール２８を通して例えば、３.３Ｖの電源電圧が供給される。第１及び第２のフイルタＦＬ１、ＦＬ２を通過後の電圧を取り出すための信号パターン１８、２０に穿設したスルーホール２２，２４はパッシブな第３の電源プレーン１６に穿設したスルーホール２７、２９と導通している。

上述の様な多層なプリント回路基板１に於いて、ノイズレベルの高いアクテブな第１及び２の電源プレーン１４、１５と第１及び第２のフイルタＦＬ１、ＦＬ２を通過した後の電圧が加えられるパッシブな第３の電源プレーン１６が図６（Ｂ）に示す様に近接して配置されると、図６（Ｃ）に示す様に、異なる電圧の第１及び第２の電源プレーン１４、１５のアクテブな電源電圧のノイズが第１及び第２のフイルタＦＬ１、ＦＬ２を通過後の第３の電源プレーン１６のパッシブな電源電圧にクロストークし、ノイズ電流の広がり３０を発生し、例えば、第１及び第２のフイルタＦＬ１、ＦＬ２の入力部分のスルーホール２３、２５近傍では電流が集中するため、第１及び第２の電源プレーン１４、１５のノイズが第１及び第２のフイルタＦＬ１、ＦＬ２の炉波特性に影響を与える課題を有していた。
特開２００３−２８２７８１号公報 特開２００３−６９１６９号公報

本発明は上記の課題を解決するために成されたもので、本発明が解決しようとする課題は、多層のプリント回路基板の電源層に形成した複数のアクテブ電源プレーンで生ずるノイズレベルの高い電源電圧のノイズがパッシブな電源プレーンの電源電圧にクロストークしない様にして、特に、隣接層や電源層に配設したフイルタ等の電気回路素子へ電源層の電源プレーンからクロストークするノイズが混入しない様に単にクリアランスを設けるだけでなくこのクリアランス部をグランドに接地することで不要輻射ノイズを低減する様にしたプリント回路基板及びプリント回路基板のパターニング方法を得ることを目的とするものである。

第１の本発明のプリント回路基板は、少なくともアクテブな電源プレーンとパッシブな電源プレーンとを有する電源層のプリント回路基板に於いて、電源層に形成したアクテブな電源プレーンのパターンとパッシブな電源プレーン間にクリアランスを設け、このクリアランスをグラウンドプレーンとなしたものである。

第２の本発明のプリント回路基板のパターニング方法は、少なくともアクテブな電源プレーンとパッシブな電源プレーンとを有する電源層のプリント回路基板のパターニング方法に於いて、電源層に形成したアクテブな電源プレーンのパターンとパッシブな電源プレーン間にクリアランスを形成し、このクリアランスをグラウンドプレーンとなしたものである。

第１及び第２の本発明によれば、プリント回路基板の電源層に形成した複数のアクテブ電源プレーンで生ずるノイズレベルの高い電源電圧のノイズがパッシブな電源プレーンの電源電圧にクロストークしない様になり、特に、隣接層や電源層に配設したフイルタ等の電気回路素子へ電源層の電源プレーンからクロストークするノイズが混入しない様にして不要輻射ノイズを低減する様にしたプリント回路基板及びプリント回路基板のパターニング方法が得られる効果を生ずる。

以下、本発明のプリント回路基板及びプリント回路基板のパターニング方法の１形態例を説明する。図１及び図２に於いて、図１は本発明のプリント回路基板及びプリント回路基板のパターニング方法を説明するための単層のプリント回路基板の平面図、図２は図１に示したプリント回路基板のノイズ発生状態を３次元電磁界解析シミュレーション（ＢＬＥＳＳ：BaudLayout Evaluation and Suggestion System）でシミュレートしたプリント回路基板の平面図である。以下、図１及び図２に於いて、図６（Ａ）乃至図６（Ｃ）で説明した構成との対応部分には同一符号を付して説明する。

図１は、本発明の１形態例を示す単層のプリント回路基板１の平面図を示すもので、図６（Ｂ）の従来構成の電源層４に示す構成と同一部分には同一符号を付し、変更部分には同一符号にａを付して説明する。本例に於いては図６（Ａ）乃至（Ｃ）で示した第１乃至第３の電源プレーン１４、１５、１６でノイズの拡がり３０の多い部分のアクテブな第１の電源プレーン１４ａと第２の電源プレーン１５ａ及びパッシブな第３の電源プレーン１６ａ並びにグラウンドプレーン１７ａのパターン形状を変更する。第１の電源プレーン１４ａの左端上部と第２の電源プレーン１５ａ左端下部との間にグラウンドプレーン部１７ｂを形成するために、第１の電源プレーン１５ａの左端上部にバイトの刃先型の切込み３１を形成すると共に帯状の第３の電源プレーン１６ａの上端部を斜め右下がりに傾斜する様に傾斜部３２を形成し、第３の電源プレーン１６ａと第１の電源プレーン１４ａとの間に０.２〜５ｍｍ程度のクリアランス部３３を形成し、このクリアランス部３３をグラウンドプレーン１７ａ、１７ｂと連通させる。

即ち、パッシブな第３の電源プレーン１６ａとアクテブな第１及び第２の電源プレーン１４ａ、１５ａ間にクリアランス部３３を設け、このクリアランス部３３を接地電位に落とされたグラウンドプレーンとすることでアクテブな第１及び第２の電源プレーン１４ａ、１５ａからパッシブな第３の電源プレーン１６ａに混入する異なる電源電圧同士のノイズの拡がりを図２に示す様にノイズレベルで６０％改善することが出来た。

図２に於いて、電源層４の第１乃至第３の電源プレーン１４ａ、１５ａ、１６ａは図１のパターンと同一であり、第１及び第２の電源プレーン１４ａ、１５ａのノイズの拡がり３０は第３の電源プレーン１６ａに全くかかることがないので、ノイズの被りによる図６（Ａ）で説明した第１及び第２のフイルタＦＬ１、ＦＬ２の如き電子回路素子（図１に場合は電源層４に直接的に第１及び第２のフイルタＦＬ１、ＦＬ２が取り付けられている）への影響が改善されたプリント回路基板及びプリント回路基板のパターニング方法が得られる。

次に、本発明の多層のプリント回路基板の他のパターン構成を図３（Ａ）〜図３（Ｄ）により説明する。図３（Ａ）及び図３（Ｂ）は電気回路素子として複数のフイルタＦＬ１、ＦＬ２を並設してパターニングした場合の従来構成と本発明構成の１形態例を示す多層のプリント回路基板の斜視図であり、図３（Ｃ）及び図３（Ｄ）は図３（Ａ）及び図３（Ｂ）の構成に於けるノイズ低減効果を説明するためのＢＬＥＳＳのシミュレートによるパターン変更前と変更後のノイズ分布を示した平面図である。

図３（Ａ）、図３（Ｂ）に於いて、図１及び図２との対応部分には同一符号を付して重複説明を省略する。図３（Ａ）は従来の多層のプリント回路基板の斜視図を示すものでＮ−１層目の信号層２には第１のＩＣ３及び複数の第１及び第２のフイルタＦＬ１、ＦＬ２が搭載されると共に帯状のＡ電源用信号パターン３５及びＬ字状のＢ電源用信号パターン３６がＩＣ３と第１のフイルタＦＬ１間と第２のフイルタＦＬ２と信号層２の右コーナ間に略Ｌ字状にパターニングされている。

第１のフイルタＦＬ１の前後の入出力端にはＮ番目の電源層４のアクテブな（フイルタＦＬ１を駆動する電源電圧）Ａ電源プレーン３７及びポシテブな（フイルタＦＬ１後の電源電圧）Ｂ電源プレーン３８に形成したスルーホール２６ａ、２７ａと導通するスルーホール２３ａ、２２ａが穿設されている。又、第２のフイルタＦＬ２の前後の入出力端には電源層４のＢ電源プレーン３８及びグラウンドプレーン１７中の島状のＢ電源プレーン３８に形成したスルーホール２９ａ、２８ａと導通するスルーホール２４ａ、２５ａが形成されている。

スルーホール２６ａはＢ電源プレーン３８と絶縁したグラウンドプレーン１７で囲まれた島状部にＡ電源プレーン３７の電源電圧を供給する様に形成されている。又、スルーホール２８ａはＢ電源プレーン３８と離間した島状のグラウンドプレーン１７中に穿設され、Ｂ電源プレーン３８の電源電圧を供給する様に成されている。

上述の様に、従来の多層のプリント回路基板のＡ電源プレーン３７とＢ電源プレーン３８のパターンは、図３（Ａ）の電源層４の楕円破線４０で示す様に隣接して異なる電源電圧が供給されるアクテブ及びポジテブな電源電圧プレーン間で重なり合い互いに干渉している。特に、電流の集中する第１のフイルタＦＬ１のスルーホール２２ａ、２３ａと第２のフイルタＦＬ２のスルーホール２５ａ、２４ａが隣接配置されているため図３（Ｃ）のノイズ分布図で斜線に示す様に第１のフイルタＦＬ１にＮ層目の電源層４のＢ電源プレーン３８からのノイズがクロストーク４１していることが解る。

そこで、本発明に於いては、多層プリント回路基板１のパターン構成を図３（Ｂ）に示す様に変更する。即ち、図３（Ｂ）においてＮ−１層目の信号層２の第１のフイルタＦＬ１を第１のＩＣ３の根本のＢ電源プレーン３８とＡ電源プレーン３７の図３（Ｃ）の１点鎖線で示す重なり部分４２から離間した位置に配するようにＡ電源用信号パターン３５を延設し第２のフイルタＦＬ２と並設する様にパターニングする。又、Ｎ層目の電源層４のＡ電源プレーン３７とＢ電源プレーン３８とが互いに重ならないようにとＢ電源プレーン３８との重なり部分４２を取り除くようにＡ電源プレーン３７とＢ電源プレーン３８をパターニングする。Ｂ電源プレーン３７の重なり部４２を切り取ると共にＡ電源プレーン３８も帯状にパターニングしＡ電源プレーン３７とＢ電源プレーン３８間を距離Ｗ５で示す様に離間した位置にパターニングを施し、この離間部分をグラウンドプレーン１７とするか、このグラウンド部分を盛り上げて障壁を設ける様にしてもよい、この場合単層のプリント回路基板では問題はないが、多層のプリント回路基板に於いては、上層又は下層のプリント基板に盛り上げ障壁用の逃げ溝を必要とする。

即ち、Ｂ電源プレーン１６ａのパターンとしては図３（Ａ）で示す楕円破線４０の干渉部分に、図３（Ｄ）の様な切込部４３を形成し、離間位置に配したＡ電源プレーン３７とグラウンドプレーン１７中にスルーホール２２ａ、２３ａに対応したＡ電源供給用のスルーホール２６ａ、２７ａを形成する。Ｂ電源プレーン３８のスルーホール２９ａとグラウンドプレーン１７に設けたスルーホール２８ａからスルーホール２４ａ、２５ａを介して第２のフイルタＦＬ２にＢ電源電圧が供給される。又、上記した離間距離Ｗ５は両電源プレーンの電圧に応じて０．２乃至５ｍｍ程度に選択すると良い。

図３（Ｂ）の様にパターニングした場合のＢＬＥＳＳによるノイズ分布図を図３（Ｄ）に示す。このパターン変更後の第１のフイルタＦＬ１部分のアクテブなＢ電源プレーン１６ａからのノイズレベルのクロストーク４１は、ほとんど見ることが出来ず約６０％のノイズ改善が見られた。

従って、図３（Ｂ）（Ｄ）の構成によれば、少なくとも電源層４と隣接する上層或いは下層の信号層２又は電源層４に所定電源で駆動される電気回路素子３、ＦＬ１、ＦＬ２を搭載したプリント回路基板１に於いて、信号層２又は電源層４に搭載した電気回路素子３、ＦＬ１、ＦＬ２を駆動した後のパッシブな電源プレーン３７（３８）と電気回路素子３、ＦＬ１、ＦＬ２を駆動するアクテブな電源プレーン３８（３７）間にクリアランスＷ５を設け、クリアランスＷ５をグラウンドプレーン１７としたことを特徴とするプリント回路基が得られる。又、少なくとも電源層４と隣接する上層或いは下層の信号層２又は電源層４に所定電源で駆動される電気回路素子３、とフイルタＦＬ１、ＦＬ２を有するプリント回路基板のパターニング方法に於いて、信号層２又は電源層４に搭載した電気回路素子３を駆動した後のパッシブな電源プレーン３８（３７）と電気回路素子３を駆動するアクテブな電源プレーン３７（３８）間にクリアランス（離間距離）３３（Ｗ５）を設け、このクリアランス３３（Ｗ５）をグラウンドプレーン１７としたことを特徴とするプリント回路基板のパターニング方法としたので、フイルタ等の電気回路素子前後の入出力部へのノイズの伝播が抑制され電気回路素子を効果的に活用可能な単層又は多層のプリント回路基板及びプリント回路基板のパターニング方法を得ることが出来る。

本発明によれば、多層又は単層のプリント回路基板を用いた電源パターンから電気回路素子へ混入する不要輻射ノイズが低減可能で、特に、単層や多層のプリント回路基板の所定位置に形成したフイルタ等の電気回路素子に隣接層の電源パターンノイズがクロストークしない様にしたので、電気回路素子へのクロストークによる不要輻射ノイズを低減可能なプリント回路基板及びプリント回路基板のパターニング方法が得られる効果を有する。

尚、上述の構成では、多層及び単層プリント回路基板について説明したが、この多層及び単層プリント回路基板を有する各種の映像、音声信号の受信装置或いは送受信装置、テープ或いはデイスク記録再生装置、携帯電話機、ＰＤＡ等の各種電子機器に本発明のプリント回路基板及びプリント回路基板のパターニング方法が適用可能である。

本発明のプリント回路基板及びプリント回路基板のパターニング方法を説明するための１形態を示す平面図である。 本発明のプリント回路基板及びプリント回路基板のパターニング方法の構成とノイズ削減効果を説明するための３次元電磁界解析シミュレーションにより得たノイズ分布特性図である。 従来及び本発明のプリント回路基板及びプリント回路基板のパターニング方法の他の形態例を示す斜視図並びにノイズ削減効果を説明するための３次元電磁界解析シミュレーションにより得たノイズ分布特性図である。 従来のプリント回路基板の１形態を示す要部の１部拡大平面図及び電源層の斜視図である。 従来のプリント回路基板の他の形態例を示す主電源プレーン上の回路図である。 従来のプリント回路基板の更に他の形態例を示す信号層及び電源層の平面図並びに３次元電磁界解析シミュレーションにより得たノイズ分布特性図である。

符号の説明

１…プリント回路基板、２…信号層（Ｎ−１層）、４…電源層（Ｎ層）、３…第１のＩＣ（電気回路素子）、１４…第１の電源プレーン、１５…第２の電源プレーン、１６…第３の電源プレーン、１７，１７ａ…グラウンドプレーン、２０，２１，２２（２２ａ），２３（２３ａ），２４（２４ａ），２５（２５ａ），２６（２６ａ），２７（２７ａ），２８（２８ａ），２９（２９ａ）…スルーホール、３７（３８）…アクテブなＡ電源プレーン、３８（３７）…パッシブなＢ電源プレーン、４１…クロストーク部、４２…重なり部、ＦＬ１，ＦＬ２…第１及び第２のフイルタ

Claims (4)

1. 少なくともアクテブな電源プレーンとパッシブな電源プレーンとを有する電源層のプリント回路基板に於いて、
   前記電源層に形成した前記アクテブな電源プレーンのパターンと前記パッシブな電源プレーン間にクリアランスを設け、該クリアランスをグラウンドプレーンとしたことを特徴とするプリント回路基板。
2. 少なくとも電源層と隣接する上層或いは下層の信号層又は該電源層に所定電源で駆動される電気回路素子を搭載したプリント回路基板に於いて、
   前記信号層又は前記電源層に搭載した前記電気回路素子を駆動した後のパッシブな電源プレーンと前記電気回路素子を駆動するアクテブな電源プレーン間にクリアランスを設け該クリアランスをグラウンドプレーンとしたことを特徴とするプリント回路基板。
3. 少なくともアクテブな電源プレーンとパッシブな電源プレーンとを有する電源層のプリント回路基板のパターニング方法に於いて、
   前記電源層に形成した前記アクテブな電源プレーンのパターンと前記パッシブな電源プレーン間にクリアランスを形成し、該クリアランスをグラウンドプレーンとしたことを特徴とするプリント回路基板のパターニング方法。
4. 少なくとも電源層と隣接する上層或いは下層の信号層又は該電源層に所定電源で駆動される電気回路素子とフイルタを有する多層回路基板のパターニング方法に於いて、
   前記信号層又は前記電源層に搭載した前記電気回路素子を駆動した後のパッシブな電源プレーンと前記電気回路素子を駆動するアクテブな電源プレーン間にクリアランスを設け、該クリアランスをグラウンドプレーンとしたことを特徴とするプリント回路基板のパターニング方法。
   

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