KR100272494B1 - 전자파 방출을 감소시키는 집적회로 - Google Patents

Abstract

집적회로로부터 발생되는 전자파 방출을 감소시키는 회로가 제공되어 있다. 상기 회로는 고유의 저역 필터의 저항 부분과 집적회로 중심 논리요소의 스위칭에 응답하여 저항을 변조시키는 수단을 포함한다. 상기 저항은 중심 논리 요소가 스위칭하기 전에 증가되며 중심 논리 요소의 모든 스위칭 완료에 따라 점진적으로 감소된다. 대개 외부 전력 공급원에 의해 제공되는 과도 스위칭 펄스 파형의 일부는 그 대신에 중심 논리 요소와 연관된 고유 중심 캐패시턴스에 의해 제공된다. 특히, 고주파 성분은 고유 중심 캐패시턴스에 의해 발생된다. 그리하여, 과도 스위칭 펄스의 상승 시간과 진폭이 감소된다. 전자파 방출의 부가적인 감소는 변형된 출력 버퍼에 의해 제공되는데, 이러한 경우에는 출력 스위칭 트랜지스터를 전류 제한하며 출력 버퍼와 연관된 고유 캐패시턴스로 부터 개시의 과도 전류를 제공함으로써 과도 스위칭 파형이 감소된다.

Description

전자파 방출을 감소시키는 집적회로

제1도는 본 발명에 따른 집적 회로로 부터 전자파 방출을 감소시키기 위해 예시한 다이어그램.

제2도는 프리러닝(free - running) 클록신호와 함께 사용하는데 적합한 본 발명의 한 바람직한 실시예를 예시하는 블록다이어그램.

제3도는 본 발명과 연관된 실시태양의 파형을 예시한 타이밍 다이어그램.

제4도는 과도 전력 공급전류 펄스를 제한하는 한 바람직한 회로수단을 예시한 개략적인 회로 다이어그램.

제5도는 본 발명의 펄스 제어 회로의 한 바람직한 실시예를 예시한 개략적인 회로 다이어그램.

제6도는 본 발명의 실시예 2에 대한 일부 회로를 개략적으로 예시한 일부 블록 다이어그램.

제7(a)도 및 제7(b)도는 본 발명의 회로 수단을 포함하는 집적회로와 선행기술의 집적회로 각각에 대한 과도 전류 파형을 예시한 도면.

제8도는 본 발명에 따른 회로 실시예로 제공된 집적 회로와 그러한 회로 실시예로 제공되지 않은 집적회로에 대한 과도 펄스 파형의 푸리에 엔벌로프(Fourier envelop)를 비교하여 예시한 도면.

제9도는 전자파 방출을 감소시키는데 적합한 출력 버퍼의 한 바람직한 실시예를 예시한 개략적인 회로 다이어그램.

제10(a)도 및 제10(b)도는 제9도의 출력 버퍼 및 전형적인 선행기술의 출력 버퍼 각각에 의해 발생된 과도 전류 파형을 예시한 도면.

[발명의 배경]

본 발명은 일반적으로는 반도체 집적회로에 관한 것이며 보다 구체적으로는 전자파(電磁波) 방출을 감소시키는 회로 수단을 갖는 CMOS 집적회로에 관한 것이다.

여러 집적회로를 종종 포함하는 최근의 전자(電予)시스템에서는, 수천개의 논리 요소의 빠른 스위칭 동작에 의해 전자파가 방출한다. 그와 같은 방출은, 전력 버스도체를 따라 전파되는 경우, 상기 전자 시스템의 동작을 방해할 수 있다. 또한, 전자파 방출은 공간내로 방사되는 전자장에 기인하여 바로 이웃한 전기장치의 동작을 방해할 수도 있다.

전자장은 교번하는 전기장 및 자기장을 결합한 것이다. 전기력선은 공간의 모든 지점에서 자력선과 직교한다. 상기 전자 장은 전기력선과 자력선 모두에 직교하는 방향으로 전파한다.

전자파 방출의 결과는 라디오의 전파장애와 같이 간단한 것일 수 있거나, 전자 시스템의 완전 고장과 같이 치명적일 수 있다. 상기 전자 시스템이 전자파를 과도하게 방출할 경우, 상기 시스템은 예컨대 연방 통신 위원회(Federal Communications Commission : FCC)에 의해 정해진 전자파 방출 표준에 관한 정부의 규제를 만족시킬 수 없다.

선행 기술의 전자 시스템은 인쇄 회로 기판의 레이아웃(layout)에 유의하면서 전자파 방출을 감소시키려고 시도하였다. 때로는, RLC 필터나 쵸크(choke) 와 같은 부가적인 구성부품이 전력버스나 기타 “잡음” 도체에 부가되어야 한다. 상기 전자 시스템이 소프트 웨어를 포함할 경우, 그러한 소프트 웨어는, 잡음발생 회로동작 범위에 미치는 데에서는 장시간에 걸쳐 재기록될 필요성이 있을 수 있다. 극한 상황에서는, 시스템 클록의 수정 주파수가 전자파 방출의 버스트(burst)간의 시간을 증가시키도록 감소되어야 할 필요성이 있을수 있다.

그 이외의 선행기술의 방법으로는 전자파 방출원으로 부터 이격되게 감지 구성 부품을 위치시키거나 패러데이 상자(Faraday cage)로 전자파에 영향을 받는 구성부품을 차폐(shield) 시킴으로써 전자파 방출의 효과를 감소시키려고 시도한 것이다.

전자파 방출에 대한 문제점을 감소시키는 상기 모든 방법을 사용하는 경우에는, 단일의 전자 시스템상에서 그와 같은 방출에 대한 민감성을 극복하는 것이 요구될 수 있다. 그러나 그와 같은 문제점의 무작위적 성질에 기인하여, 시스템 민감성을 감소시키는 것은 매우 곤란하며, 시간이 소모되고 값비싼 것이 전형적이다.

더군다나, 그와같은 전자 시스템이 고주파수에서 동작함에 따라, 전자파 방출의 생성이 증가할 수 있으므로 해서 상기 방법은 시스템 민감성을 감소시키고 FCC규제에 합격하는데 불충분한 것이다. 따라서, 전자파 방출원에서 전자파 방출의 생성을 감소시키는 것이 대단히 필요하다.

전형적인 최근의 전자 시스템에서의 전자파 방출의 한 주된 원천은 집적회로이다. 그와 같은 집적회로는 다수의 출력을 갖는데, 상기 출력 각각은 비교적 큰 전류를 스위칭하며 수만개의 내부 또는 중심(nucleus)논리 요소를 스위칭한다. 고주파 클록 신호를 사용할 경우, 그와 같은 집적 회로는 전력 공급 버스나 도체상에 중첩된 높은 진폭의 과도(transient)파형을 발생시킨다. 이와같이 높은 진폭, 고주파의 기본파 및 고조파(harmonic)를 포함하는 파형은 상기 전자 시스템에 내재하는 다른 구성부품에 방사되거나 유도될 수 있다.

집적회로 패키지는 전자파 방출과 연관된 문제점을 더욱 악화시킬 수 있다. 예를들면, 핀 그리드(Pin grid)어레이 패키지와 같은 패키지는 유도 및/또는 방사된 전자파 방출을 증가시킬 수 있는데, 그 이유는 길이가 긴 본딩 와이어가 상기 패키지상의 본딩 패드를 상기 집적 회로상의 본딩 패드에 상호 연결시키는데 필요하기 때문이다. 이들의 본딩 와이어 각각은 루프(loop)나 휩 (whip)안테나로서의 기능을 하는데, 그러한 안테나로부터 전자파 방출이 방사된다. 집적회로의 출력 버퍼를 상기 패키지상의 본딩 패드에 연결시키는 본딩와이어는, 출력 버퍼에 의해 전형적으로 스위칭되는 대량의 전류 때문에 방사 방출에 큰 기여를 한다.

전형적으로는, 패키지에 의해 유도되는 전자 방출을 감소시키기 위해 여러 방법이 구현되어 있다. 한 방법으로는, 각각의 잡음도체 및 접지사이에 접속되어 있으며 플립 - 칩(flip - chip) 캐패시터와 같은 개별 캐패시터를 사용하는 것이다. 패키지의 공동(空洞) 내에 종종 배치되어 있는 이들 캐패시터는 저역(low pass) 필터로서의 기능을 하지만, 저항요소가 필연적으로 낮은 값이기 때문에 상기 필터는 비교적 비효율적이다. 또다른 방법으로는, 페라이트 구슬(ferrite bead)이 잡음 패키지 핀의 외측 주위에 배치되어야 할 필요가 있다.

두가지 기술 모두는 종종 전자장 방출을 감소시키지만. 상당수의 출력을 갖는 고속 집적회로에 대하여 전자장 방출을 충분히 감소시킬 수 없다. 더구나, 패키지의 공동내에 위치한 캐패시터는 그와같은 패키지의 제조단가를 상당히 증가시키는 주된 테스크(task)이다. 마찬가지로, 페라이트 구슬은, 한 구슬이 전자파 방출을 생성시키는 각각의 핀에 사용되어야 하기 때문에 바람직스럽지 못하다. 페라이트 구슬과 연관된 제조단가 때문에, 대개는 페라이트 구슬의 사용이 가장 많이 전자파 방출을 생성시키는 패키지 핀에 국한되어 있다

[발명의 요약]

본 발명은 집적 회로에 의해 발생되는 전자파 방출을 감소시키는 회로 수단을 갖는 회로의 제공을 목적으로 하고 있다. 그러한 전자파 방출은 입력 클록 신호의 천이(transition)에 응답하여 스위칭하는 복수개의 트랜지스터에 의해 생성되는 것이 전형적이다. 그와 같은 트랜지스터를 동시에 스위칭할 경우에, 외부 전력 공급원에 의해 제공될지도 모를 높은 진폭의 과도 펄스가 생성된다. 이들의 과도펄스는 집적회로에 의해 생성되는 전자파를 대부분 방출시킨다.

본 발명의 실시예 1은 과도 펄스의 진폭을 감소시키고 연장된 시간 주기에 걸쳐 펄스 에너지를 전파함으로써 전자파 방출의 생성을 감소시킨다. 이러한 감소는, 전력 공급원 및 집적회로의 중심 논리 요소 사이에 있는 저역 필터의 저항 부분을 동적으로 변조시킴으로써 가능하게 된다. 상기 저역 필터는 상기 변조용 저항 요소 이외에도 상기 중심 논리 요소와 연관된 고유 캐패시턴스를 포함한다. 한쌍의 지연 요소는 입력 클록 신호에 비하여 지연된 논리 클록 신호, 및 상기 논리 클록 신호에 비하여 지연된 2배 지연 클록신호를 발생시킨다. 제어 펄스는 상기 입력 클록 신호와 상기 2 배 지연 클록 신호의 해당 천이로 부터 유도된다. 상기 저항 요소의 변조는 상기 제어 펄스에 응답한 것이다.

그러한 제어 펄스의 폭은 입력 클록 신호의 천이 및 2 배 지연 클록 신호의 해당 천이에 의해 결정된다. 상기 제어 펄스의 제 1 천이는 외부 전력 공급원에 의해 알 수 있는 바와 같이 집적회로의 전력 공급원 버스의 저항을 증가시킨다. 제 2 천이는 저항을 점진적으로 감소시킨다. 이러한 방식으로, 상기 제어 펄스는 논리 클록 신호의 각 천이를 하나로 일괄하고 저역 필터는 중심 논리 요소가 논리 1 상태로 부터 논리 0 상태로 스위칭될때마다 직렬로 연결된다.

외부 전력 공급원 및 집적회로의 내부중심 전력 버스 사이에서 고임피던스가 직렬로 연결됨에 따라, 상기 중심 전력 버스상에 발생된 전압레벨은 필연적으로 감소된다. 낮은 전력 공급원의 전압은 내부 논리 요소의 스위칭 속도를 감소시킬 수 있다. 그러나, 상기 내부 중심 전력 버스상에 낮은 전압이 발생됨에 따라, 상기 논리 요소의 임계(threshold)나 이동 레벨은 그에 대응하여 감소된다. 낮은 이동 전압의 경우에는, 상기 내부 중심 전력 버스상에 발생된 감소된 전압에 의해 야기되는 스위칭 속도의 감소는 최소화된다. 외부 전력 공급원으로의 저항 접속이 집적회로에 일시적으로 제공될 수 있는 전류량을 쵸킹(Chocking) 시키기 때문에, 과도 전류 특히 상기 중심 논리요소에 의해 요구되는 전류파형의 고주파 성분은 외부 전력 공급원보다는 오히려 집적회로의 중심논리 요소와 연관된 고유 캐패시턴스로 부터 초래된다. 비록 저항성 있게 연결되어 있을지라도, 캐패시터에 의해 제공된 과도 전하는 상기 중심 전력 버스상에 발생된 전압 레벨을 유지하려는 경향이 있다.

내부 논리 스위칭이 이루어진 다음에는, 저역 필터의 저항요소는 점진적으로 감소되고 집적회로는 정상적인 동작을 한다. 정상 동작시에는, 중심 논리요소의 고유 캐패시턴스가 재충전되므로써, 차후의 클록 천이상태의 과도 전류를 제공하는데 사용될 수 있다.

실시예 2에서는, 논리 클록 신호에 무관한 지속 기간을 갖는 제어 펄스가 발생된다. 이러한 실시예에서, 상기 제어 펄스는 입력 클록 신호의 천이에 의해 개시되고 그러한 천이후에 선택된 시간 주기로 종료된다. 이러한 실시예에서는, 제어 펄스를 종료시키기 위하여 내부 논리 클록 신호가 전혀 피드백되지 않는다.

실시예 1에서와 같이, 제어 펄스는 집적회로의 전력 공급 버스 및 외부 전력 공급원 사이에 직렬로 연결된 저역 필터의 저항 부분을 선택적으로 변조시킨다. 과도 스위칭 전류의 고주파 성분은 고유중심 캐패시턴스로 부터 중심 논리 요소로 제공된다. 또한, 저주파 성분도 캐패시터에 의해 제공되며 전력 공급원으로부터 저항기를 통해 보충된다. 그러한 스위칭에 의해 과도 펄스가 발생된 다음에는, 저역 필터의 저항 요소가 점진적으로 감소되어 다음 클록 천이전에 캐패시터가 신속하게 재충전될 수 있다.

또한, 본 발명에 의하면, 전자파 방출을 감소시키는 변형된 출력 버퍼가 제공되어 있다. 상기 변형된 출력 버퍼에서는, 논리 1 상태에서 논리 0 상태로 스위칭될 경우에 발생되는 과도 전력 공급원의 스파이크(spike)를 유연하게 하도록 “능동” 저항기가 전력 버스와 직렬로 제공되어 있다.

초기의 과도 스위칭 전류는 각기 별도의 출력 버퍼의 구성 부품과 연관된 고유 캐패시턴스에 의해 제공된다.

[본 발명의 바람직한 실시예에 대한 상세한 설명]

본 발명은 클록신호의 각 천이동안 전력 공급원 전류를 제한하며 출력 버퍼의 스위칭에 의해 발생된 전류 펄스를 제한하는 쵸크에 의해 전자파 방출을 감소시킨다. 지금부터 제1도를 참조하면, 제1도에는 전자파 방출을 감소시키는 회로 수단을 갖는 집적회로(12)가 도시되어 있다. 집적회로(12)는 Vcc 패드(14)에 있는 외부 전력 공급원(도시되지 않음)으로부터 전력을 수신한다. 집적회로(12)의 기준 접지는 접지 패드(16)에 제공되어 있다. 전력은 Vcc버스(18, 20)및 접지 버스(22)를 통해 중심 논리요소(24)에 분배된다. 기생 캐패시턴스(25)는 중심 논리 요소(24)와 연관되어 있다. 설계 요건에 따라, 캐패시턴스를 증가시키기 위하여 캐패시터나 경로 선택용 전력 버스도체로서 구성 여분용 논리 트랜지스터나 다이오드를 포함하지만, 이것에 제한되지 않으며 당업자에게 공지되어 있는 방법을 사용하는 경우에는 기생 캐패시턴스(25)가 증가될 수 있다. 쵸크(26)는 Vcc 버스(18, 20)사이에 삽입되어 있다. 쵸크(26)의 동작은 저역 필터의 저항 부분을 동적으로 변조시킴으로써 외부 전력 공급원으로부터 과도 전류 서지(surge)를 감쇠시키는 경향을 갖는다. 이러한 필터는, 제2도와 연관지어 하기에 보다 상세히 기술되는 방식으로 전력 공급원과 중심 논리 요소 (24) 사이에 연결되어 있다.

클록 패드(28)는 클록 발생원(도시되지 않음)으로부터 입력 클록 신호를 수신하며 그러한 신호를 쵸크(26)로 경로 선택한다. 쵸크(26)는 클록 버스 (30) 상에 논리 클록신호를 출력시키는데, 상기 클록 버스(30)는 중심 논리 요소(24)와 출력 버퍼(32) 모두에 경로 선택되는 것이 바람직스럽다. 중심 논리요소(24)로 부터 발생된 데이타는 레벨 시프터(34)를 통한 다음 신호라인(33, 35)을 따라 출력 버퍼(32)에 제공된다. 레벨 시프터(34)는, 쵸크(26)가 고 임피던스 상태에 있을경우 중심 논리요소(24)로 부터 발생된 데이타를 에러없이 출력 버퍼(32)로 전달하는 것을 보장한다. 버스(20) 상에 발생된 전압레벨이 쵸크(26)의 쵸킹동작의 결과로서 전압 강하하기 때문에 레벨 시프터(34)가 필요하다. 더욱이, 출력 버퍼(32)와 입력 버퍼(36)가 디지탈 전력 공급원, 즉 DVCC로서 흔히 언급되는 별도의 외부 전력 공급원에 의해 종종 전력을 공급받기 때문에, 레벨 시프터(34)는 버스(20, 42)간의 전압변화를 보상한다. DVCC 전력은 패드(38)에서 공급되며 디지탈 기준 접지는 DGND 패드(40)에서 제공된다. 디지탈 전력 및 접지는 전력 버스(42, 44) 에 의해 레벨 시프터(34) 및 버퍼(32, 36)에 분배된다. 실제의 실시예에서 디지탈 전력 공급원이 반드시 필요하지 않을 경우, 당업자라면, 패드(38)가 패드(14)에 연결될 수 있으며 패드(40)가 대시 라인(39, 41)으로 나타낸 바 와같이 패드(16)에 연결될 수 있다는 점을 이해할 것이다.

동작시에는, 입력 클록신호가 클록 입력(28)에 제공되며 쵸크(26)로 경로 선택된다. 논리 클록 신호는 쵸크(26)에 의해 발생되며 클록 버스(30) 상에 있는 중심 논리요소(24) 및 출력 버퍼(32) 에 제공된다. 논리 클록 버스(30) 상에 발생된 클록 신호는 내부 논리 스위칭의 타이밍 정보를 제공한다. 그러나, 중심 논리 요소의 스위칭으로 말미암아, 외부 전력 공급원으로부터 공급되어야 하는 큰 과도 전류 펄스가 발생된다.

이와 같이 큰 전류 펄스의 진폭은 선행기술의 집적 회로에 의해 발생되는 전자파 방출에 직접적으로 관련된다. 그와 같은 스위칭으로 발생되는 전류 펄스의 진폭과 상승시간의 감소는 전자파 방출을 상당히 감소시킨다.

제2도에는 전자파 방출을 감소시키는 한 바람직한 실시예가 도시되어 있다. 제 1 지연요소(46), 제 2지연요소(48), 제어회로(52) 및 펄스 제한 회로 (56)를 갖는 쵸크(26)가 도시되어 있다. 지연요소(46)는 클록 버스(29)에 의해 클록 입력(28)에 연결되어 있다. 클록 버스(29) 상에 발생된 신호는 지연 요소(46)에 의해 지연되며 클록 버스(30) 상에 있는 중심 논리요소(24)에 제공된다. 중심 논리요소(24)의 대부분의 논리요소가 클록 버스(30) 상에 발생된 논리 클록 신호의 상승이나 하강 천이중 어느 하나에 응답하여 스위칭하기 때문에, 그와 같은 스위칭에 의해 발생되는 과도 전류 펄스는 논리 클록 신호의 한 천이나 타 천이와 거의 동시에 발생하게 된다. 따라서, 논리 클록 신호의 각 천이의 바로 전이나 바로 다음의 시간 주기동안 버스(18)를 쵸킹하는 것이 바람직스럽다.

클록신호를 집적회로(12)의 모든 논리 요소에 전파시키는 것과 연관된 여러 지연 때문에, 모든 또는 거의 모든 스위칭이 발생하는 것을 보장하기에 충분한 시간 주기동안 전력 공급원 버스상에 쵸크를 유지하는 것이 필요하다. 이러한 이유로 해서, 클록 버스(30) 상에 발생된 논리 클록 신호도 역시 제 2 지연요소(48)에 연결되어 있다. 지연 요소(48)는 중심 논리 요소(24)와 연관된 지연을 스위칭하는 최악의 경우를 견적하기에 충분한 지연을 발생시키고 이와같이 지연된 신호를 버스(50) 상에 출력시킨다. 제2도에 도시된 회로 실시예는 클록(58 : 제3도 참조)이 프리러닝(free - running)하는 집적 회로용으로 바람직하다.

버스(50)는 지연요소(48)의 출력을 제어회로(52)에 연결시킨다. 버스(50)에 의해 제공된 신호 이외에도, 클록버스(29) 상에 발생된 클록신호도 역시 제어회로(52)에 제공된다. 클록버스(27) 상에 발생된 클록 신호 및 버스(50) 상에 발생된 2배 지연 클록신호에 응답하여, 제어회로(52)는 라인(54) 상에 일정 펄스를 발생시키는데, 이러한 펄스는 전력 버스(18, 20)사이에 상호 접속된 펄스 제한 회로(56)를 저 임피던스 상태로 부터 고 임피던스 상태로 스위칭한다. 쵸크(26)의 동작은 쵸크(26)의 동작을 나타내는 타이밍 다이어그램이 도시되어 있는 제3도를 참조하면 보다 양호하게 이해할 수 있을 것이다.

제2도 및 제3도를 참조하면, 클록 신호(58)는 쵸크버스(29)에 의해 쵸크 (26)에 전송된다. 지연요소(46)는 클록 버스(30) 상에 논리 클록신호(60)를 발생시킨다. 제3도에 도시된 바와같이, 논리 클록 신호(60)의 각 천이는 클록 신호(58) 에 비해 지연된다. 이러한 지연 시간은 지연 요소(46)에 의해 결정된다. 그후, 논리 클록 신호(60)는 제 2 지연 요소(48) 및 중심 논리요소(24)에 제공된다. 지연 요소(48)는 버스(50) 상에 지연된 논리 클록 신호 (62)를 발생시키는데, 상기 지연된 논리 클록 신호(62)는 버스(30) 상에 발생된 논리 클록신호(60) 에 비해 지연된다.

클록 신호(58)의 상승 구간 및 지연된 논리 클록(62)의 다음 천이 사이의 시간 지속기간은 제어 라인(54) 상에 제공되는 제어 신호(64)를 발생시킨다. 제3도에 도시된 바와같이, 제어 회로(52)에 의해 발생된 펄스의 지속기간은, 바람직한 실시 예에서 실질적으로 동일한 지속기간이다. 지금부터 제4도를 참조하면, 제4도에는 펄스 제한회로(56)가 보다 상세히 도시되어 있다. 복수개의 트랜지스터(66, 67, 68)는 전력 버스(18, 20) 사이에 병렬로 연결되어 있다. 트랜지스터(66, 67, 68)가 상당한 전류량을 도통시키는데 필요하기 때문에, 이들 트랜지스터는 집적회로(12 ; 제1도 참조)에 대한 최대 기대 전류를 조정하도록 충분한 채널 치수로 설계되는 것이 바람직하다. 각 트랜지스터 (66, 67, 68)의 게이트가 제어라인(54)에 연결되는 반면에, 각 드레인은 전력 버스(18)에 연결된다. 트랜지스터(66) 의 소오스는 전력 버스(20)에 직접적으로 연결되는 것이 바람직하다. 그러나, 트랜지스터(67, 68)는 펄스 제한 회로(56) 가 특수한 집적회로(12)를 주문하여 제작될 수 있는 방식으로 전력버스(20)에 연결되는 것이 바람직하다.

예를들면, 상기에 예시된 실시예에서, 노드(70, 71, 72, 73)는 트랜지스터 (67, 68)의 각 소오스를 전력 버스(20)에 접속시키도록 선택적으로 점퍼링 (jumpering) 될 수 있다. 점퍼(74)는 노드(70)를 노드(71)에 접속시켜서 트랜지스터(67)의 소오스를 전력 버스(20)에 접속시킨다. 어떠한 점퍼도 노드 (72, 73)를 접속시키지 못하기 때문에, 트랜지스터(68)는 회로로 부터 효과적으로 단선되어 있다. 당업자라면. 점퍼(74)가 제조 공정시에 부가되는 금속 점퍼일 수 있거나, 또는 외부 공급 테스트 신호나 레이저에 의해 개방되는 폴리 실리콘 퓨즈를 포함할 수 있다는 점을 이해할 것이다. 이러한 방식으로, 단일의 마크로(macro)는 설계되어 여러 집적회로(12) 상에서 구현된 다음에, 상기 집적회로(12) 상에서 구현된 논리 회로의 갯수에 따라 주문 제작될 수 있다.

더욱이, 당업자라면, 주어진 공급전류량에 대한 최소의 전압강하를 제공하기 위하여 트랜지스터(66, 67, 68)의 갯수 및 치수가 중복될 수 있다는 점을 이해할 것이다. 따라서, 다른 실시예(도시되지 않음)에서는, 트랜지스터(66, 67, 68) 이외에도 복수개의 트랜지스터가 제공될 수 있다. 분명한 점으로는, 주어진 집적회로(12)의 설계용으로 제공된 트랜지스터(66, 67, 68)의 실제 갯수는 트랜지스터(66, 67, 68)의 사이즈, 집적회로(12)에 의해 유도되는 최대 기대 전류 및 다른 회로 설계 파라메타에 의존한다.

저항기(76, 77, 78)를 포함하는 저항기 회로망(75)은 트랜지스터(66, 67, 68)와 병렬로 접속되어 있다. 저항기(76, 77, 78)는 하기에 기술되는 방식으로 전력 버스(18, 20)사이에 선택적으로 직렬 스위칭된다.

저항기 회로망(75)의 실제 저항을 조절하기 위하여, 탭(80, 81, 82)이 제공되어 있다. 이러한 방식으로, 하나 이상의 저항기가, 저항기와 병렬로 점퍼(84)를 접속시킴으로써 사다리 형태로부터 선택적으로 제거될 수 있다. 바람직한 실시예에서는, 점퍼(84)가 제 1 또는 제 2 금속층과 같은 도전성 층을 제조하는 동안에 부가된다. 저항기 회로망(75)에 제공된 저항기의 실제 갯수는 최대 공급 전류와 같은 설계 기준에 의존하며 저항기(76, 77, 78)는 예시할 목적으로만 도시되어 있다는 점을 이해할 것이다.

제3도를 다시 참조하면, 펄스 제한 회로(56 ; 제4도 참조)의 동작은 제3도에 도시된 실시 태양의 파형과 연관지어 기술되어 있다. 신호 라인(54) 상에 발생된 제어 신호(64)가 저(low)논리 레벨상태(86)에 있는 경우, 트랜지스터 (66, 67, 68)는 도통이나 온(on) 상태로 바이어스된다. 따라서, 버스(20) 상에 발생된 전압 레벨은 버스(18) 상에 발생된 전압레벨과 실질적으로 동일하게 된다. 그러나, 제어 신호(64)가 고(hihg) 논리 레벨 상태(88)로 스위칭되는 경우, 트랜지스터(66, 67, 68)는 고 임피던스나 오프(off)상태로 스위칭된다. 이때, 버스(18, 20)는 저항기 회로망(75)에 의해 실질적으로 연결된다.

버스(18, 20)사이에 저항기 회로망(75)이 직렬로 연결됨에 따라, 외부 전력 공급원은 저역 필터 회로망에 직면한다. 따라서, 중심 논리 요소(24)의 논리 요소가 스위칭되는 동안, 초기의 과도 전류는 제1도의 캐패시터(25)로서 나타나 있으며 중심 논리요소와 연관되어 있는 기생 캐패시턴스에 의해 제공되고 저항기 회로망(75)에 의해 제공된 부가적인 저항은 과도 스위칭 전류에 의해 야기되는 고주파수의 고조파를 제거한다.

이러한 방식으로, 외부 전력 공급원으로 부터 발생된 과도 전류는 크기 및 고조파 성분에 있어 감소되며 그와 부합해서 전력 버스에 의해 공간내로 방사되지 않음으로써 전자파 방출이 감소된다.

제5도에 도시된 한 바람직한 실시예에서, 제어 회로(52)는 배타적 NOR 게이트(90)와 대시 라인으로 나타낸 점진적 턴 오프 버퍼(92)를 포함한다. 점진적 턴오프 버퍼(92)는 제 1 및 제 2트랜지스터(94, 96)를 각각 포함하며 트랜지스터(96)의 드레인을 트랜지스터(94)의 소오스에 연결시키는 저항기 회로망(98)을 포함한다. 저항기 회로망(98)은 직렬로 연결된 복수개의 저항기(100, 101, 102)를 포함한다. 저항기 회로망(98)의 실제 값은 저항기 회로망(98)에서 하나 이상의 저항기를 단선하여 단자(104, 105, 106)양단에 점퍼(도시되지 않음)를 부가함으로써 결정된다.

트랜지스터(94)의 드레인은 전력 버스(20)에 연결되어 있으며 트랜지스터 (96)의 소오스는 접지 버스(22)에 연결되어 있다. 트랜지스터(94, 96)의 게이트는 배타적 NOR 게이트(90)의 출력에 연결되어 있다.

저항기 회로망(98)의 저항값을 조정함으로써, 노드(108)에 인가되는 전압 레벨의 변화율은 트랜지스터(66, 67, 68 ; 제4도 참조)를 오프상태(고 임피던스)로부터 온 상태(저 임피던스)로 점진적으로 경사(ramp)지게 하도록 조정될 수 있다.

저항요소의 변조는 다음과 같은 방식으로 이행된다. 동작시에는, 버스(29)상에 발생된 클록 신호(58 : 제3도 참조)의 천이가 배타적 NOR 게이트(90)의 출력을 초기의 고 논리 레벨로부터 저 논리 레벨로 스위칭하게 된다. 이러한 저 논리 레벨은 트랜지스터(94)를 도통상태로 바이어스시켜서 노드(108)를 고 논리 레벨 상태로 끌어올린다. 고 논리 레벨이 라인(54) 상에 발생됨에 따라, 트랜지스터(66, 67, 68)는 비도통 상태로 되고 버스(18, 20)간의 회로로부터 효과적으로 제거된다.

클록 버스(50) 상에 발생되는 차후의 천이에 응답하여, 배타적 NOR 게이트의 두 입력 모두는 동일하게 되는데, 이 경우에는 배타적 NOR 게이트(90)의 출력은 저 논리 레벨로부터 고 논리 레벨로 스위칭하게 된다.

따라서, 트랜지스터(94)는 고 임피던스로 스위칭하고 트랜지스터(96)는 도통하기 시작함으로써 노드(108) 및 제어라인(54)을 저 논리 레벨로 끌어 내린다. 그러나, 제어라인(54)은, 제어라인(54) 상에서 고 논리로부터 저 논리로의 천이를 느리게 하는 저항기 회로망(98) 때문에 일시적으로 고 논리 레벨로부터 저 논리레벨로 스위칭하지 않는다. 이러한 방식으로 트랜지스터(66, 67, 68)는 저 임피던스 상태로 점진적으로 스위칭됨으로써 저항기 회로망(75)을 점진적으로 바이패스(bypass) 시킨다. 저항기 회로망(75)이 저 임피던스 상태로 바이어스되는 트랜지스터(66, 67, 68)와 병렬로 연결됨에 따라, 저역 필터는 회로로부터 효과적으로 제거되며 버스(18, 20)는 실질적으로 동일한 전압 레벨의 평형 상태에 이른다. 클록 신호(58) 상의 천이 사이에서의 시간 간격동안, 캐패시터 (25 : 제1도 참조)는, 다음의 차후 천이전에 충분한 전하가 집적회로(12)의 과도 전류 요구량을 공급하는데 사용될 수 있도록 재충전된다.

지금부터 제6도를 참조하면, 제6도에는 클록 신호(58 : 제3도 참조)가 프리러닝이지 않은 집적회로(12) 상에서 구현될 수 있는 쵸크(26)의 변형 실시예가 도시되어 있다. 여러 용도에서는, 복수개의 내부 클록 신호가 단일의 기준 클록 신호로 부터 유도된다. 각각의 내부 클록 신호는 대개, 타이밍 임계의 고속 논리 경로에 대한 적합한 동작을 확실하게 하도록 다른 내부 클록 신호와 비교하여 이상 (異相)으로 발생된다. 내부 클록 신호의 각각의 천이에 의하여 중심 논리요소(24)의 어떤 부분이 스위칭할지라도, 펄스(88 ;제3도 참조)의 하강 구간이 발생될 수 있는 단일의 내부 클록 신호가 전혀 존재하지 않는다. 따라서, 이러한 실시예에서는, 펄스(88)가 내부 클록 신호와 관계없이 발생된다.

제6도에 도시되어 있는 실시예에서는, 클록 버스(29)가 인버터(152) 및 전달 게이트(153)에 의하여 노드(150)에 연결되어 있다. 노드(150)에서는, 클록버스(29)에 의해 제공되는 클록 신호가 2가지 신호 성분으로 분할된다. 제 1 신호 성분은 버스(30a) 및 버스(30b)로 나타낸 복수개의 논리 클록 버스에 연결되는데, 여기서 그러한 버스가 여러개 제공될 수 있다는 점을 이해하여야 한다. 인버터(153, 154, 155, 156, 157), 배타적 NOR 게이트(158) 및 NAND 게이트(160)는 제 1 신호 성분을 버스(30a)에 연결시킨다. NAND 게이트(160)의 제 2 입력은 제 1 신호 성분을 버스(30a) 상에 연결시키는 것을 선택적으로 방지하는 클록 게이트 논리 요소(161)에 연결되어 있다. 캐패시터(165)는 집적회로(12) 전반에 걸쳐 논리 클록버스(30a)를 선택하는 것과 연관된 고유 캐패시턴스를 나타낸다. 인버터(153, 162, 164) 및 NAND 게이트(163)는 마찬가지로 제 1 신호 성분을 버스(30b)에 연결시킨다.

동작시에는, 노드(150)에서 발생한 클록 신호의 각 펄스는, 이러한 펄스의 각각의 연결 천이가 시간지연되고 아마도 이상(異相) 될 수 있지만 논리 클록 버스(30a, 30b)에 선택적으로 연결된다. 예를들면, 클록 버스(30a) 상에서 각각의 펄스가 지연되는 실제 시간은 논리 요소(153, 154, 155, 156, 157) 및 고유 캐패시턴스(165)를 통하는 전달시간에 의존한다.

노드(150) 에서 발생하는 클록 신호의 제 2 신호 성분은 인버터(168)에 의해 노드(166)에 연결된다. 노드(166) 에서는, 상기 제 2 신호성분은 다시 2 가지 신호 성분으로 분할된다. 제 1 신호성분은 배타적 NOR게이트(90)의 입력에 직접적으로 제공된다. 배타적 NOR 게이트(90)의 출력은 버퍼(92)를 고 논리 레벨상태로 신속하게 스위칭하여 전력 버스(18) 및 전력 버스(20) 사이에 펄스 제한 회로를 삽입시킨다. 클록 신호(58)의 각각의 천이를 제어회로(52)에 전달하는데 걸리는 시간은 복수개의 내부 클록 버스중 어느 하나의 내부 클록 버스(30a 나 30b)에 동일한 신호를 전달하는데 걸리는 시간보다 빠르도록 설계되어 있다. 따라서. 펄스 제한 회로(56)는, 상기 논리요소가 스위칭을 개시하기 전에는 항상 고 임피던스 상태에 있다.

노드 (166)에서 발생하는 신호의 제 2신호 성분은 직렬로 연결된 인버터 (170, 171, 172, 173, 174)에 제공된다. 노드(166)와 인버터(174)의 출력 사이에 직렬로 연결된 인버터의 실제 갯수는 중심 논리요소(24)로 나타낸 논리요소의 스위칭과 연관된 기대되는 지연에 의존한다는 점을 이해하여야 한다. 각각의 인버터(171, 172, 173, 174)와 연관된 지연을 증가시키기 위하여, 캐패시터(176, 177, 178)가 인버터 (171, 172, 173) 각각의 출력과 연결되는 것이 바람직하다. 캐패시터(176, 177, 178)는 당업계에 알려져 있는 방식으로 인버터(171, 172, 173)의 출력에 대한 천이 속도를 느리게 한다.

따라서, 노드(166)에서 발생하는 신호는 노드(166)와 인버터(174)의 출력 사이에 직렬로 연결된 캐패시터와 인버터의 갯수에 의존하는 시간주기에 의하여 지연되지만 인버터(174)의 출력 사이에 직렬로 연결된 캐패시터와 인버터의 갯수에 의존하는 시간 주기에 의하여 지연되지만 인버터(174)의 출력에서 중복된다. 이와 같이 인버터(174)의 출력에서 발생한 신호는 배타적 NOR 게이트(90)의 적합한 바이어스 동작을 확실히 하기 위하여 인버터 (175)를 통해 배타적 NOR게이트(90)의 제 2 입력에 연결된다. 배타적 NOR게이트(90)에서 발생하는 제 2 천이에 의해 배타적 NOR게이트(90)가 버퍼 (92)를 저 논리 레벨상태로 스위칭한다. 그러나, 버퍼(92)가 고 논리 레벨로부터 저 논리레벨로 천이되는 것이 점진적이기 때문에, 버퍼(92)의 출력은 고 논리 레벨 상태로 부터 저 논리 레벨상태로 느리게 천이하여 노드(166)의 제 1 천이에 의해 스위칭된 점진적 방식으로 전력 버스(18, 20) 간의 저항을 감소시킨다.

지금부터 제7(a)도를 참조하면, 제7(a)도에는 클록 신호(58)의 한 천이에 응답하여 중심 논리 요소(24)의 논리 요소를 스위칭함으로써 발생된 전형적인 과도 전류 펄스 파형에 대한 컴퓨터 시뮬레이션(computer simulation)이 도시되어 있다. 이러한 돌발적인 높은 진폭 펄스는 집적회로(12)와 연관된 전력 버스 결선에 의해 방사된다. 그러나, 제7(b)도에 도시된 바와같이, 본 발명은 과도 전류펄스의 상승 시간을 증가시키며 그의 진폭을 상당히 감소시킴과 아울러, 그와 부합해서 집적회로로 부터 방사된 에너지를 감소시킨다. 상기에 주지된 바와 같이, 집적회로(12)의 전력 공급원버스와 외부 전력 공급원 사이에 직렬로 연결된 스위칭용 저항기 회로망(75)은 고유 캐패시턴스 (25)와 저항기 회로망(75)을 포함하는 저역 필터를 제공한다. 이러한 저역 필터는 중심 논리요소(24)의 논리 요소에 대한 스위칭 효과로부터 전력 공급원을 완충(buffer) 시킨다. 외부 전력 공급원이 완충됨에 따라, 최저 임피던스 전류원인 캐패시터(25)는 스위칭 논리요소에 필요한 과도 전하를 공급한다. 점진적 턴오프 버퍼(92)가 저역 필터의 저항을 변조시키므로, 전력 공급원은 스위칭 동작을 완료하고 캐패시터(25)를 재충전하도록 부가전류를 공급한다.

이러한 방식으로, 과도 전류펄스의 진폭은 상당히 감소되는 반면에 전력 공급원에 의해 발생되는데 필요한 전체 전하는 일정하게 유지된다. 쵸크(26) 는 주로, 연장된 시간 주기에 걸쳐 이러한 전하 요구량을 분배한다. 더욱이, 과도 펄스와 연관된 고조파는 제거되거나 실질적으로 감소된다.

외부 전력 공급원에 의해 발생될지도 모를 과도 전류펄스의 고주파 성분 및 진폭을 제한함으로써, 전자파 방출의 상당한 감소가 실현될 수 있다. 제8도는 과도 파형의 고주파 및 고조파 성분을 감소시키는 것으로부터 가능하게 되는 전자파 방출의 감소를 그래프로 예시한 것이다. 제8도의 곡선(180)은 전형적인 선행기술의 집적회로 (도시되지 않음)의 중심 논리요소 스위칭에 응답하여 발생되는 과도 전류 펄스의 푸리에 엔벌로프(Fourier envelope) 를 그래프로 예시한 것이다. 곡선(182)은 본 발명의 실시예중 한 실시예를 합체한 동일회로의 푸리에 엔벌로프를 그래프로 예시한 것이다.

제8도는 과도 펄스 파형과 연관된 고주파 성분 및 진폭을 제한하는 이점을 그래프로 예시한 것이다. 비교하여 볼때, 곡선(180)은 선행기술의 집적회로의 중심 논리요소 스위칭에 의해 발생되며 0.5 나노초(ns)의 상승시간 및 2.0 ns의 전체 펄스폭을 지니는 과도 파형을 나타낸다.

그러나, 본 발명의 한 실시예를 집적 회로(12) 상에 합체하면, 과도 펄스 파형의 상승시간은 1.5ns까지 길어지며 펄스폭은 대략 10.0ns까지 신장된다.

보다 느린 상승 시간과 보다 큰 펄스폭의 결과로서, 곡선(182)의 코너 주파수(corner frequency)가 보다 낮은 주파수에서 유리하게 생긴다. 제8도에 도시된 바와 같이, 대략 159MHz에서 생기는 곡선(180)의 제 1 코너 주파수에 비하여, 곡선(182)의 제 1 코너 주파수(184)는 대략 3.1메가헤르쯔 (MHZ)에서 생긴다.

로그(log) 크기의 주파수 응답 곡선(182)의 기울기는 3.1MHZ의 코너 주파수 미만에서는 0 데시벨/데케이드(dB/decade)이고 제 1 코너 주파수 이상에서는 - 20 데시벨/데케이드이다. 따라서, 본 발명의 실시예는, 3.1MHZ 내지 대략 159MHZ의 주파수 범위에 있는 선행 기술의 디바이스에 비하여 크기상 대략 - 35 데시벨의 감소를 제공한다.

대략 212MHz에서 - 40데시벨/데케이트를 갖는 곡선(182)의 제 2 코너 주파수(188) 가 도시되어 있다. 선행기술의 제 2 코너 주파수(190)에 비하여 코너 주파수(188)를 편이(shift) 시키면, 고주파수 범위에서는 상당한 감소가 제공된다. 제 2 코너 주파수(188) 이상의 주파수에 대하여는, 본 발명에 의해 제공되는 감쇠가 여전히 선행기술의 회로에서 보다도 대략 - 35 데시벨정도로 제공된다.

제 1 코너 주파수(184)는 과도 펄스 파형의 듀티 사이클(duty cycle)의 함수이다. 코너 주파수(184)는, 소요전력, 즉 소비 전류가 일정하게 유지되면서 과도 펄스 파형의 진폭을 감소시킴으로써 코너 주파수(186)에 비해 보다 낮은 주파수로 편이된다. 제 2 코너 주파수(188, 190)는 과도 펄스 파형의 상승 시간에 의하여 결정된다. 따라서, 제 2 코너 주파수(188)는 선행기술의 과도 펄스 파형에 대한 신속한 상승 시간과 연관된 고주파 성분을 제거함으로써 보다 낮은 주파수 범위내로 편이된다. 본 발명의 실시예는 과도 펄스 파형과 연관된 고주파수의 고조파를 제거하는 것을 나타낸다. 따라서, 상당히 감쇠된 고주파 성분은 더 이상 시스템의 다른 구성 부품으로 방사되지 않거나 전도되지 않으며 전자파 방출은 상당히 감소된다

복수개의 변형된 출력 버퍼(32)를 집적회로(12) 상에 제공함으로써 전자파 방출이 더욱 감소될 수 있다. 지금부터 제9도를 참조하면, 신호 라인(33) 상에 발생된 데이타는 트랜지스터(202, 204)를 포함하는 상측 버퍼 및 트랜지스터(206, 208)를 포함하는 하측 버퍼를 동시에 구동시킨다. 트랜지스터 (202, 204)는 노드(210)를 구동시키는 반면에, 트랜지스터(206, 208)는 노드(213) 를 구동시킨다. 트랜지스터(214, 216)의 게이트는 노드(210)에 접속되어 있다. 트랜지스터(214)는 버스(42)에 접속된 드레인 및 트랜지스터 (216)의 드레인에 접속된 소오스를 갖는다. 트랜지스터(218)는 버스(42) 및 트랜지스터(216)의 드레인 사이에 접속되어 있으며 트랜지스터(218) 의 게이트는 트랜지스터(218)가 항상 도통상태에 있도록 바이어스된다. 트랜지스터(214, 215, 216, 217 218)는 p 채널 트랜지스터인 것이 바람직하다.

하측 버퍼는 노드(213)에 접속된 게이트를 갖는 한쌍의 트랜지스터(220, 222)를 구동시킨다. 트랜지스터(220) 는 버스(44)에 연결된 소오스 및 트랜지스터(222)의 소오스에 연결된 드레인을 갖는다. 트랜지스터(224)는 버스 (44) 와 트랜지스터(222)의 소오스 사이에 연결되어 있으며 트랜지스터 (224)의 게이트는 트랜지스터(224)가 항상 도통상태에 있도록 바이어스된다. 트랜지스터(222)의 드레인은 트랜지스터(216)의 소오스와 출력 패드(226) 모두에 연결되어 있다. 트랜지스터(220, 221, 222, 223, 224)는 n 채널 트랜지스터인 것이 바람직하다.

동작시에는, 신호라인(33) 상에 발생된 고 논리 레벨은 노드(210, 213)에서 저 논리 레벨을 발생시킨다. 따라서, 트랜지스터(214, 216)가 턴온되어 출력 패드(226)를 고 논리 상태로 끌어 올린다. 거의 동시에, 노드 (213)에서 발생된 저 논리 레벨은 트랜지스터(222, 220)를 오프상태로 바이어스 시킨다.

마찬가지 방식으로, 신호라인(33) 상에 발생된 저 논리 레벨에 의하여 노드 (210, 213)에서 발생된 고 논리 레벨이 트랜지스터(216, 214)를 비도통 상태로 바이어스시키는 반면에, 트랜지스터(220, 222)를 도통상태로 바이어스시킨다. 이러한 방식으로, 출력 패드(226)는 저 논리 레벨로 구동된다. p 채널 트팬지스터 및 n 채널 트랜지스터가 서로 다른 속도로 고 논리 레벨 상태로 부터 저 논리레벨 상태로(이와는 반대로 저 논리 레벨 상태로 부터 고 논리 레벨상태로)스위칭하기 때문에, 시간 주기가 존재하는데, 이 경우에는 버스(42, 44)간에 단락(short)이 존재할 수 있다.

출력 버퍼(32)를 스위칭함으로써 발생되는 전자파 방출을 감소시키기 위하여 트랜지스터(202, 204, 206, 208)의 상대적 사이즈가 버스(20, 22) 간의 잠정적 단락에 의해 발생되는 과도 전류 펄스를 최소화시키도록 조정된다. 그러한 단락은 트랜지스터 쌍(214, 216 ; 218, 220 ; 222, 224)의 동시 도통에 의해 야기된다. 따라서, 트랜지스터(202, 203, 204, 205, 206, 207, 208)는, 신호 라인(33) 상에서 고 논리 레벨로부터 저 논리 레벨로 천이하는 동안 트랜지스터(222, 224)가 온 상태로 스위칭 되기전에 트랜지스터(214, 216)가 오프상태로 되도록 치수가 정해지는 것이 바람직하다. 저 논리 레벨로부터 고 논리 레벨로 천이하는 동안에는, 트랜지스터(214, 216) 가 온 상태로 스위칭되기 전에 오프상태로 스위칭되어야 한다.

초기에 온상태로 바이어스되는 경우, 트랜지스터 (216 또는 222)는 완전 포화 영역에서 바이어스되어 최대 전류를 도통시킨다. 그러나, 트랜지스터 (214, 220)는, 드레인과 소오스간의 개시 전압이 실질적으로 0볼트 임에 따라 불포화 영역에서 바이어스된다. 이러한 스위칭 동작은 트랜지스터(218, 224)에 의해 스위칭되는 과도전류 사이에서 연속적으로 달성된다. 이로 인해, 트랜지스터(216, 224)는, 트랜지스터(218, 214, 220, 224)가 직렬로 존재함으로써 전류 제한된다. 완전 DC 전류 구동능력은 트랜지스터(214, 216, 220, 222)의 사이즈를 크게 함과 동시에 트랜지스터(218, 224)의 치수를 작게 함으로써 유지된다. 부하 캐패시터(C_L)로의 개시 발생 또는 싱크(sink) 과도 전류나 부하 캐패시터(C_L)로 부터의 개시 발생 또는 싱크 과도전류는 패드(226)상의 천이동안 노드(217, 223)와 연관된 기생 다이오드 캐패시턴스에 의해 공급된다. 저장 전하의 제거를 통해 노드(217) 상에 발생된 전압이 감소됨에 따라, 트랜지스터(214)는 공급 전류를 증가시킨다. 접지 버스(44)로 끌어내리기 위하여 유사하지만 정반대의 방식으로 동작한다. 트랜지스터 (220)는, 노드(223)를 접지 버스(44)로 끌어내리기 위하여 유사하지만 정반대의 방식으로 동작한다.

제10(a)도의 시뮬레이션에 도시된 바와같이, 과도 스위칭 전류 파형은, 전형적인 선행 기술의 출력 버퍼(도시되지 않음)를 나타내는 제10(b)도의 과도 스위칭 전류 파형에 대한 시뮬레이션에 비해 진폭에 있어 감소되어 있고 보다 긴 시간주기에 걸쳐 확산되어 있다. 제10(a)도 및 제10(b)도는 출력 버퍼(32)와 선행 기술의 출력 버퍼에 대한 전류대 시간 그래프의 기울기 비교를 보여주는 컴퓨터 시뮬레이션이다. 개선된 회로에 대하여는, 출력 패드(226)에서 발생되는 저 논리 레벨로부터 고 논리 레벨로의 천이는 과도 전류파형(230 ; 제 10(a)도 참조)을 발생시키는데, 상기 과도 전류파형(230)에서는 부하 트랜지스터(217, 218)가 전류원으로서 작용한다. 대략 1.00내지 2.25초에 걸친 주기동안 보다 낮은 기울기를 갖는다. 더욱이, 한 시뮬레이션에 의하면, 파형 (230)의 최대 진폭은 파형(232)의 진폭의 대략 66%이므로써 대략 34%의 감소를 제공한다.

출력 패드(226)에서의 천이에 대하여는, 과도 전류파형(235 ; 제10(a)도 참조)이 선행기술의 파형(238)에 비해 마찬가지로 감소된 진폭을 갖는다.

출력 버퍼(32)는 주로, 과도 전력 공급원의 전류 스파이크를 유연하게 하기 위하여 전력 버스(42, 44)와 직렬로 연결된 “능동” 저항기를 스위칭한다. 진폭이 낮아지고 전자파 방출이 감소될지라도 제10(a)도의 과도 전류 파형하에서의 면적은 제10(b)도의 과도 전류 파형하에서의 면적과 실질적으로 동일한 상태이다.

본 발명은 본 발명의 사상이나 주요 특징으로부터 이탈됨이 없이 다른 특정 형태로 구체화될 수 있다는 점을 상기에 개시된 실시예로부터 알수 있을 것이다. 예를들면, 펄스 제한 회로(56)는 그 자체나, 버스(22)와 중심 논리 요소(24) 사이에 배치되어 있는 다른 펄스 제한 회로를 결합하여 구현될 수 있다. 또한, 펄스 제한 회로는 DVCC 및 DGND 상에서 발생되는 과도 전류 펄스를 유연하게 하는데 적합할 수 있다. 특정한 실시예가 CMOS 논리 요소를 사용하여 술되었지만, CMOS 집적회로는 본 발명이 적용될 수 있는 집적회로의 보다 광범위한 카테고리중 단지 일부분을 형성한다. 상기에 기술된 실시예는 모든 점에서 제한하는 것이 아니라 단지 예시하는 것으로 간주되어야 하고, 따라서, 본 발명의 범위는 첨부된 특허청구의 범위에 나타나 있다.

Claims (5)

1. 제 1 클록 신호의 수신에 응답하여 초기 과도 스위칭 전류를 소비하는 복수개의 스위칭 디바이스를 포함하며 결합된 기생 캐패시턴스를 갖는 칩 중심부(chip nucleus)를 포함하는 복수개의 반도체 구조 ; 및 상기 칩 중심부에 연결되어 있으며 상기 제 1 클록 신호보다 선행하는 제 2 클록 신호에 응답하여 상기 제 1 클록 신호의 인가 이전에, 전력 공급원 및 상기 칩 중심부 사이에 가변 임피던스를 직렬로 삽입시키는 쵸크 디바이스를 포함하며, 상기 전력 공급원은 공급 전류를 상기 가변 임피던스를 통해 상기 칩 중심부에 제공하며, 상기 기생 캐패시턴스는 상기 칩 중심부에 상기 초기 과도 스위칭 전류를 실질적으로 전부제공하고, 상기 임피던스는 상기 기생 캐패시턴스에 의한 상기 초기 과도 스위칭 전류의 제공후에 상기 칩 중심부 및 상기 전력 공급원사이의 직렬 연결로부터 점진적으로 제거되는 것을 특징으로 하는 반도체 집적 회로 디바이스.
2. 제1항에 있어서, 상기 쵸크 디바이스는, 상기 칩 중심부에 제공된 상기 제 1 클록 신호를 발생시키도록 상기 제 2 클록 신호를 지연시키는 제 1 지연 요소 ; 입력 전류를 수신하고 상기 칩 중심부에 전류를 공급하도록 상기 전력 공급원에 및 상기 칩 중심부에 연결된 펄스 제한 회로로서, 제어 신호의 인가에 응답하여 전류를 제한하도록 상기 전력 공급원 및 상기 칩 중심부사이에 상기 임피던스를 삽입시키고, 상기 제어 신호의 비인가에 응답하여 상기 임피던스를 직렬 연결로부터 점진적으로 제거하는 펄스 제한 회로 ; 제 3 클록 신호를 발생시키기 위하여 상기 제 1 클록 신호를 지연시키는, 상기 제 1 지연 요소에 연결된 제 2 지연 요소 ; 및 상기 제 2클록 신호에 응답하여 상기 제어 신호를 인가하고 상기 제 3 클록 신호에 응답하여 상기 제어 신호를 비인가하는, 상기 제 2 지연 요소 및 상기 펄스 제한 회로에 연결된 제어 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
3. 외부 전력 공급원에 의하여 작동되며 클록 신호를 사용하는 반도체 집적 회로 디바이스에 있어서, 제 1 전력 입력 및 제 1 클록 신호의 수신에 응답하여 초기 과도 스위칭 전류를 소비하는 복수개의 스위칭 디바이스를 포함하는 칩 중심부(chip nucleus)를 포함하는 복수개의 반도체 구조 ; 상기 외부 전력 공급원으로부터 상기 칩 중심부의 상기 전력 입력으로 공급 전류를 전달하는 전력 공급 패드 ; 및 상기 전력 공급 패드에 연결된 제 2전력 입력, 상기 제 1 전력 입력에 연결된 전력 출력, 및 가변 임피던스를 구비하는 쵸크 디바이스를 포함하며, 상기 공급 전류가 상기 제 1 클록 신호보다 선행하는 제 2 클록 신호에 응답하여 상기 제 2 전력 입력으로부터 상기 가변 임피던스를 통해 상기 전력 출력으로 흐르고, 상기 쵸크 디바이스는 상기 제 1 클록 신호의 인가 이전에 상기 공급 전류를 저지하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
4. 제3항에 있어서, 상기 제 1 클록 신호의 인가 이후에 상기 전력 공급 패드 및 상기 제 1 전력 입력 사이의 실효 임피던스를 점진적으로 제거하도록 상기 쵸크 디바이스에 연결된 지연 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
5. 제3항에 있어서, 상기 칩 중심부는 결합된 기생 캐패시턴스를 포함하며, 상기 결합된 기생 캐패시턴스는 상기 칩 중심부에 상기 초기 과도 스위칭 전류를 실질적으로 전부 제공하는 것을 특징으로 하는 반도체 집적회로 디바이스.