JPH05282084A - 電磁気放出の少ない集積回路及びそのシステム - Google Patents

Abstract

(57)【要約】 【目的】 過渡パルスの振幅を減じ、及び、延長した時
間に渡ってパルスのエネルギーを分散させ、これによ
り、電磁気放出の生成を減少させること。 【構成】 本発明は、固有ローハ゜スフィルタネットワークの抵抗部
と、集積回路中核論理素子のスイッチンク゛に応じて抵抗を調
節する手段とを含む。この抵抗は中核論理素子がスイッチンク
゛を行う前に増加し、中核論理素子のスイッチンク゛が完了する
と徐々に減少する。通常は外部電源から提供される過渡
スイッチンク゛ハ゜ルス波形の一部は中核論理素子と組み合わされ
た固有中核キャハ゜シタンスにより与えられる。特に高周波成分
は固有中核キャハ゜シタンスにより生成される。過渡スイッチンク゛ハ゜ル
スの振幅及び立ち上がり時間はこれにより減少する。更
に修正出力ハ゛ッファにより電磁気放出が減少する。このハ゛ッ
ファは、出力スイッチンク゛トランシ゛スタに制限を加える電流により過
渡スイッチンク゛波形を減少させ、この出力ハ゛ッファに組み合わさ
れた固有キャハ゜シタンスから初期過渡電流を提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、半導体集積回路
に関し、特に、電磁気放出を減少させる回路素子を備え
たＣＭＯＳ集積回路に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】多数の
集積回路を伴う最近の電子システムでは、何千もの論理
素子の急速スイッチングにより電磁気放出が生じる。こ
のような放出は、電源バス導体に沿って伝送される際に
電子システムの動作に干渉し得るものである。電磁気放
出はまた空間に放射された電磁場によって近くの電気機
器の動作に干渉することがある。

【０００３】電磁場は、交番電場及び磁場の組み合わせ
によるものである。電気力線は、空間中のあらゆる点に
おいて磁力線と直交する。電磁場は、電気力線と磁力線
との両者に直交する方向に伝搬する。

【０００４】電磁気放出による影響は、無線通信におけ
る空電と同様に単純なものか、又は電子システムの完全
故障のように破局的なものとなる。電子システムが電磁
波を過度に放出する場合、そのシステムは、例えば連邦
通信委員会（ＦＣＣ）により設定された、放出基準に関
する政府の規制に適合させることができなくなることが
ある。

【０００５】従来の電子システムは、プリント回路基板
のレイアウトに十分注目して電磁気放出を減少させよう
とした。ＲＬＣフィルタ又はチョーク等の付加的な構成
要素を電源バス又は他の「ノイズの多い」導線に付け加
えなければならないこともある。電子システムがソフト
ウェアを含むものである場合、そのソフトウェアは、よ
り長い時間に渡って、ノイズを生成する回路の動作を分
散させるように書き直されることになる。極端な例を挙
げると、システムクロックの結晶周波数は、電磁気放出
のバースト間の時間を増大させるために減じられなけれ
ばならないことになる。

【０００６】更に、従来は、電磁波感応性の構成要素を
ファラデー箱でシールドし、又は電磁波感応性の構成要
素を電磁気放出源から離して配置するといった方法によ
り、電磁気放出による影響を減少させようとした。

【０００７】単一の電子システムについての電磁気放出
の妨害感応性を克服するためには、上述の全ての方法を
用いて電磁気放出の問題を減じることが必要とされる。
しかし、そのような問題は不規則な性質を有するもので
あるが故、システムの妨害感応性を減じることは、時間
がかかり、費用がかかり、一般に非常に困難である。

【０００８】更に、そのような電子システムは高周波数
で動作するので、システムの妨害感応性を減じてＦＣＣ
による規制に適合するには不十分な上述の方法によって
電磁気放出の生成が増加することになる。従って、電磁
気放出の生成をその生成源において減じることが大いに
必要である。

【０００９】一般的な最近の電子システムにおける電磁
気放出の主要な発生源は集積回路である。このような集
積回路は、各出力が比較的大きな電流のスイッチングを
行う多数の出力と、数万もの内部又は中核(nucleus)論
理素子を有する。高周波数のクロック信号により、その
ような集積回路は、電源バス又は導体上に重畳された高
振幅の過渡波形を生成する。高振幅、高周波数の基本波
及び高調波を含むこの波形は、電子システムにおける他
の構成要素に放射又は伝導され得る。

【００１０】集積回路パッケージは、電磁気放出に関す
る問題を更に悪化させ得るものである。例えば、ピン・
グリッド・アレイ・パッケージ等のパッケージは、伝導
及び／又は放射された電磁気放出を増大させる可能性が
ある。これは、パッケージ上のボンディングパッドを集
積回路上のボンディングパッドと相互接続するために長
いボンディングワイヤが必要となるからである。これら
のボンディングワイヤの各々は、ループ又はホイップア
ンテナとして働き、このアンテナから電磁気放出が放射
される。一般に、出力バッファにより大電流がスイッチ
ングされるので、集積回路の出力バッファをパッケージ
上のボンディングワイヤ接続するボンディングワイヤ
は、放射された電磁気放出に対して主に寄与するもので
ある。

【００１１】電磁気放出を招くパッケージを減らすため
に様々な方法が一般に実施されている。その方法の１つ
では、フリップフロップコンデンサ等の個別のコンデン
サを用い、これをノイズの多い導線とグランドとの間に
接続している。このコンデンサは、パッケージの空洞内
にしばしば配置され、ローパスフィルタとして作用する
が、その抵抗成分が必然的に小さいため、このフィルタ
は比較的効率の悪いものとなる。その他の方法では、ノ
イズの多いパッケージのピンの外側の周りにフェライト
製のビードを設ける必要がある。

【００１２】上述のいずれの技術も、電磁気放出を減少
させるものであるが、膨大な個数の出力を有する高速集
積回路については十分な減少を提供することができな
い。更に、パッケージの空洞内にコンデンサを設けるの
は大変な作業であり、そのパッケージのコストを大幅に
増大させることになる。また、フェライト製のビード
は、それを電磁気放出を生成するピンの各々に対して用
いなければならないので、上述と同様に、望ましいもの
ではない。フェライト製のビードに関連するコストのた
め、そのビードは、最大の電磁気放出を生成するパッケ
ージピンに限って使用されるのが普通である。

【００１３】

【課題を解決するための手段】本発明によれば、集積回
路自体から生成される電磁気放出を減少させるための回
路手段を備えた集積回路が提供される。このような電磁
気放出は一般に、入力クロック信号の遷移に応じてスイ
ッチングを行う多数のトランジスタにより生成される。
このようなトランジスタの同時スイッチングにより、外
部電源により供給されなければならない高振幅過渡パル
スが生成される。この過渡パルスが、集積回路で生成さ
れる電磁気放出の殆どを発生させるものである。

【００１４】本発明の実施例は、過渡パルスの振幅を減
じ、及び延長した時間に渡ってパルスのエネルギーを分
散させることにより、電磁気放出の生成を減少させるも
のである。この減少は、電源と集積回路の中核論理素子
との間のローパスフィルタの抵抗部分を動的に調整する
ことにより可能となる。そのローパスフィルタは、調整
される抵抗素子に加えて、中核論理素子に関する固有静
電容量を含む。入力クロックに比較して遅延した論理ク
ロックと、その論理クロックに比較して遅延した２倍遅
延クロック信号とを、一対の遅延素子が生成する。その
入力クロック信号及び２倍遅延クロック信号の対応する
遷移から制御パルスを導出する。この制御パルスに応じ
て抵抗素子の調整を行う。

【００１５】制御パルスのパルス幅は、入力クロック信
号の遷移、及び対応する２倍遅延クロック信号の遷移に
より決定される。制御パルスの第１の遷移は、外部電源
による場合に見受けられるように、集積回路の電源バス
の抵抗を増加させる。第２の遷移は、その抵抗を徐々に
減少させる。このようにして、制御パルスが論理クロッ
クの各遷移を支え、中核論理素子が或る論理状態からも
う一つの論理状態へと切り替わる際にはいつでもローパ
スフィルタが直列になる。

【００１６】外部電源と、集積回路の内部の中核電源バ
スとの直列時の高インピーダンスにより、中核電源バス
上の電圧レベルが必然的に減じられる。低い電源電圧に
より、内部の論理素子のスイッチング速度が減じられる
ことになる。しかし、内部の中核電源バス上の電圧が低
いため、それに対応して、論理素子のしきい値又はトリ
ップレベルが低下する。トリップレベルが低い場合、内
部の中核電源バス上の電圧が低下することにより生じる
スイッチングスピードの低下は最小となる。外部電源へ
の抵抗接続は、集積回路に瞬間的に供給されることにな
る電流量をチョークし、過渡電流、及び特に中核論理素
子により要求される電流波形の高周波数成分が、外部電
源ではなく、集積回路の中核論理素子に関する固有静電
容量から引き出される。たとえ抵抗接続されていても、
そのコンデンサにより提供される過渡電荷が中核電源バ
ス上の電圧レベルを支援することがよくある。

【００１７】内部の論理素子のスイッチングの完了後、
ローパスフィルタの抵抗成分が徐々に減じられて集積回
路が通常に動作する。通常動作中に、中核論理素子の固
有静電容量が再充電され、これにより、後続のクロック
遷移時に過渡電流を供給するために使用することが可能
となる。

【００１８】第２の実施例においては、論理クロック信
号とは関係のない間隔を有する制御パルスが生成され
る。この実施例では、制御パルスは、入力クロック信号
の遷移によって開始され、その遷移後、所定時間の経過
後に終端される。この実施例の場合、内部の論理クロッ
クをフィードバックして制御パルスを終端させるという
ことはしない。

【００１９】第１の実施例の場合のように、外部電源
と、集積回路の電源バスとの間で直列なローパスフィル
タの抵抗部分を、制御パルスが選択的に調整する。過渡
スイッチング電流の高周波数成分は、固有中核静電容量
から中核論理素子に供給される。また、低周波数成分
が、コンデンサにより提供されて、電源から抵抗を通っ
て補充される。スイッチングによる過渡パルスの生成
後、ローパスフィルタの抵抗成分は徐々に減じられて、
次のクロック遷移の前にコンデンサを急速に充電するこ
とが可能になる。

【００２０】また、本発明により、電磁気放出を減少さ
せる修正された出力バッファが提供される。この修正さ
れた出力バッファでは、「能動」レジスタが電源バスと
直列に提供されて、或る論理状態から他の論理状態への
スイッチング時に生成される過渡電源スパイクがやわら
げられる。個別の各出力バッファの構成要素に関連する
固有静電容量により、初期過渡スイッチング電流が提供
される。

【００２１】

【実施例】本発明は、クロック信号の各遷移中に電源電
流を制限し、及び出力バッファのスイッチングにより生
成される電流パルスを制限するチョークによって、電磁
気放出を減少させるものである。ここで、電磁気放出を
減少させるための回路手段を有する集積回路１２を図１
に示す。この集積回路１２は、Ｖccパッド１４において
外部電源（図示せず）から電力が供給される。集積回路
１２の接地は接地パッド１６において提供される。電力
は、中核論理素子２４に対してＶccバス１８，２０及び
接地バス２２上に分配される。中核論理素子２４には、
寄生(parasitic)静電容量２５が付随する。設計の必要
上、その寄生静電容量２５は、当業者に既知である方法
を用いて増大させられることになる。この方法では、コ
ンデンサ又は経路指定(routing)電源バス導体として予
備論理トランジスタ又はダイオードを構成して、静電容
量を増大させる。Ｖccバス１８，２０の間にチョーク２
６が挿入される。このチョーク２６の動作は、ローパス
フィルタの抵抗部分を動的に調整することにより、外部
電源からの過渡電流のサージを減衰させるのに資する。
このフィルタは、図２に関連して以下に詳述するよう
に、電源と中核論理素子２４との間に接続される。

【００２２】クロックパッド２８は、クロック源（図示
せず）から入力クロック信号を受信し、その信号をチョ
ーク２６へ送る。チョーク２６はクロックバス３０上に
論理クロックを出力する。このクロックバス３０は、中
核論理素子２４及び出力バッファ３２の両者について経
路を有するものが好適である。データは、信号ライン３
５，３３に沿って、中核論理素子２４からレベルシフタ
３４を介して出力バッファ３２へと送られる。レベルシ
フタ３４は、チョーク２６が高インピーダンス状態にあ
る場合に、中核論理素子２４から出力バッファ３２への
誤りの無いデータ転送を確実化する。チョーク２６のチ
ョーク動作の結果として、バス２０上の電圧レベルが低
下することになるので、レベルシフタ３４が必要とな
る。更に、出力バッファ３２及び入力バッファ３６が、
デジタル電源、即ち「ＤＶＣＣ」と一般に呼ばれる別々
の外部電源によって電力供給されることがよくあるの
で、レベルシフタ３４は、バス２０，４２間の電圧変化
を補償する。ＤＶＣＣの電力がパッド３８において供給
され、デジタル接地基準がＤＧＮＤパッド４０において
提供される。デジタル電力及び接地は、電源バス４２，
４４によって、レベルシフタ３４及びバッファ３２に分
配される。実際の実施例においてデジタル電源が必要と
されない場合には、当業者には明かであろうが、破線３
９，４１で示すように、パッド３８をパッド１４に接続
し、パッド４０をパッド１６に接続することになる。

【００２３】動作時に、入力クロック信号が、クロック
入力２８において供給されて、チョーク２６に送られ
る。論理クロック信号が、チョーク２６により生成され
て、クロックバス３０上の中核論理素子２４及び出力バ
ッファ３２に供給される。論理クロックバス３０上のク
ロック信号は、内部の論理スイッチング用のタイミング
情報を提供する。しかし、中核論理素子のスイッチング
により、外部電源から供給されなければならない大きな
過渡電流パルスが生成される。この大きな電流パルスの
振幅は、従来の一般的な集積回路により生成される電磁
気放出に直接関係するものである。そのようなスイッチ
ングにより生成される電流パルスの立ち上がり(rise)時
間及び振幅を減じることにより、電磁気放出を大幅に減
少させることができる。

【００２４】電磁気放出を減少させるための１つの好適
実施例を図２に示す。同図には、第１の遅延素子４６、
第２の遅延素子４８、制御回路５２、及びパルス制限回
路５６を有するチョーク２６が示されている。遅延素子
４６は、クロックバス２９によりクロック入力２８に接
続されている。クロックバス２９上の信号は、遅延素子
４６により遅延されて、クロックバス３０上の中核論理
素子２４に送られる。中核論理素子２４のほとんどの論
理素子が、クロックバス３０上の論理クロック信号の立
ち上がり又は立ち下がりに応じてスイッチングを行うこ
とになるので、そのようなスイッチングにより生成され
る過渡電流パルスは、論理クロック信号の遷移とほぼ同
時に発生する。従って、論理クロック信号の各遷移の直
前及び直後の期間中にバス１８をチョークすることが望
ましい。

【００２５】集積回路１２の全ての論理素子にクロック
信号を伝えることには様々な遅延が伴うので、全て又は
ほぼ全てのスイッチングが確実に発生し終わるのに十分
な時間だけ、電源バス上のチョークを維持する必要があ
る。この理由のため、クロックバス３０上の論理クロッ
ク信号は、第２の遅延素子４８にも接続される。遅延素
子４８は、中核論理素子２４に関する最悪の場合のスイ
ッチング遅延に近づけるのに十分な遅延を生成し、この
遅延された信号をバス５０上に出力する。図２に示す回
路例は、クロック５８（図３参照）が自励式(self-runn
ing)である集積回路１２に好適なものである。

【００２６】バス５０は、遅延素子４８の出力を制御回
路５２に接続する。バス５０により供給される信号に加
え、クロックバス２９上のクロック信号も、制御回路５
２に供給される。クロックバス２９上のクロック信号と
バス５０上の２倍遅延されたクロック信号とに応じて、
制御回路５２は、電源バス１８，２０間に相互接続され
たパルス制限回路５６を低インピーダンス状態から高イ
ンピーダンス状態へとスイッチングするパルスをライン
５４上に生成する。チョーク２６の動作を示すタイミン
グチャートが示されている図３を参照することにより、
チョーク２６の動作は一層良く理解されるであろう。

【００２７】ここで、図２及び図３を参照する。クロッ
ク信号５８は、クロックバス２９によりチョーク２６へ
送られる。遅延素子４６は、クロックバス３０上に論理
クロック６０を生成する。図３に示すように、論理クロ
ック６０の各遷移はクロック信号５８に比較して遅延さ
れる。この遅延時間は遅延素子４６により決定される。
論理クロック６０は、次いで第２の遅延素子４８に送ら
れ、そして中核論理素子２４に送られる。遅延素子４８
は、バス３０上の論理クロック６０に比較して遅延され
た遅延論理クロック６２をバス５０上に生成する。

【００２８】クロック信号５８のアップエッジと後続の
遅延論理クロック６２の遷移との間の期間で制御信号６
４が生成されて制御ライン５４上に供給される。図３に
示すように、制御回路５２により生成されるパルスの持
続時間は、本好適実施例では、ほぼ等しい持続時間を有
するものである。

【００２９】パルス制限回路５６を図４に一層詳細に示
す。複数のトランジスタ６６，６７，６８が、電源バス
１８，２０間に並列に接続されている。かなりの量の電
流を伝えるためにトランジスタ６６，６７，６８が必要
となるので、これらのトランジスタは、集積回路１２
（図１参照）についての最大予想電流を扱うように、十
分なチャネル大きさ(dimension)で設計されることが望
ましい。各トランジスタ６６，６７，６８のゲートは制
御ライン５４に接続され、各ドレーンは電源バス１８に
接続される。トランジスタ６６のソースは好適には電源
バス２０に直接接続される。しかし、トランジスタ６
７，６８は好適には、パルス制限回路５６を特定の集積
回路１２用にカスタマイズすることができるように、電
源バス２０に接続される。

【００３０】例えば、図示実施例において、ノード７０
〜７３は、トランジスタ６６，６７，６８の各ソースを
電源バス２０に接続するために、選択的にジャンパ接続
(jumper)される。ジャンパ(jumper)７４は、ノード７０
をノード７１に接続して、トランジスタ６７のソースを
電源バス２０に接続する。ノード７２及びノード７３は
ジャンパにより接続されていないので、トランジスタ６
８が回路から効果的に切断される。当業者であれば分か
るように、ジャンパ７４は、製造過程において付加され
る金属製のジャンパとすることも、外部から供給された
テスト信号、又はレーザによって開放されるポリシリコ
ン(polysilicon)ヒューズから構成することもできる。
このようにして、単一のマクロ(macro)を、設計し、様
々な集積回路１２上で実施し、更に集積デバイス１２上
で実施された論理素子の数に従ってカスタマイズするこ
とが可能となる。

【００３１】所定量の供給電流に対して最小の電圧降下
を提供するためにトランジスタ６６〜６８の大きさ及び
数を複製することが可能であるということは、当業者で
あれば理解されるであろう。従って、他の実施例（図示
せず）では、トランジスタ６６〜６８に加えて、複数の
トランジスタを設けることが可能である。

【００３２】明らかに、所定の集積回路１２の設計用に
設けられたトランジスタ６６〜６８の実際の数は、トラ
ンジスタ６６〜６８のサイズ、集積回路１２により引き
出される最大予想電流、及び他の回路設計パラメータに
よって決まる。

【００３３】トランジスタ６６〜６８には、抵抗７６〜
７８からなる抵抗ネットワーク７５が並列接続されてい
る。抵抗７６〜７８は、以下に示すような態様で、電源
バス１８，２０間で選択的に順次スイッチングされる。
抵抗ネットワーク７５の実際の抵抗を調整するためにタ
ップ８０〜８２が設けられている。このようにして、ジ
ャンパ８４を抵抗と並列に接続することにより、１つ以
上の抵抗を梯子型回路網(ladder)から選択的に取り除く
ことができる。この好適実施例では、ジャンパ８４は、
第１又は第２の金属層(metal layer)等の導電層の製造
中に付加される。抵抗ネットワーク７５に設けられた抵
抗の実際の数は最大供給電流等の設計基準によって決ま
り、抵抗７６〜７８は単に説明を目的として示したもの
にすぎない、ということが理解されよう。

【００３４】再び図３を参照し、同図に示す典型的な波
形に関してパルス制限回路５６（図４参照）の動作を説
明する。信号ライン５４上の制御信号６４が、符号８６
で示すように低論理レベルにある場合、トランジスタ６
６〜６８は導通即ちオン状態にバイアスされる。従っ
て、バス２０上の電圧レベルはバス１８上の電圧レベル
にほぼ等しくなる。しかし、制御信号６４が、符号８８
で示すように高論理レベルにスイッチングされた場合に
は、トランジスタ６６〜６８は高インピーダンス即ちオ
フ状態にスイッチングされる。バス１８，２０は、抵抗
ネットワーク７５によりほぼ接続される。

【００３５】バス１８，２０間に直列接続された抵抗ネ
ットワーク７５により、外部電源はローパスフィルタネ
ットワークを「認識する」ことになる。従って、中核論
理素子２４の論理素子のスイッチング中に、図１でコン
デンサ２５として示した中核論理素子に関する寄生静電
容量により、初期過渡電流が供給され、及び、抵抗ネッ
トワーク７５により提供される付加的な抵抗が、過渡ス
イッチング電流により引き起こされる高周波数の高調波
を除去する。このようにして、外部電源からの過渡電流
は、その振幅及び高調波成分が減じられ、それに対応し
て、電源バスの近くの空間に放射されるということがな
くなり、これにより、電磁気放出が減少する。

【００３６】図５に示す好適実施例では、制御回路５２
は、排他的ＮＯＲゲート９０と、破線で示す漸進ターン
オフバッファ９２とからなる。この漸進ターンオフバッ
ファ９２は、第１のトランジスタ９４、第２のトランジ
スタ９６、及びトランジスタ９６のドレーンをトランジ
スタ９４のソースに接続する抵抗ネットワーク９８から
なる。抵抗ネットワーク９８は、互いに直列接続された
複数の抵抗１００〜１０２からなる。抵抗ネットワーク
９８の実際の値は、端子１０４，１０６に渡ってジャン
パ（図示せず）を加えてネットワーク９８内の１つ以上
の抵抗を除去することにより決定される。トランジスタ
９４のドレーンは電源バス２０に接続され、トランジス
タ９６のソースは接地バス２２に接続される。トランジ
スタ９４，９６のゲートは、排他的ＮＯＲゲート９０の
出力に接続される。

【００３７】ネットワーク９８の抵抗値を調整すること
により、トランジスタ６６〜６８（図４参照）がオフ状
態（高インピーダンス）からオン状態（低インピーダン
ス）へと徐々に立ち上がるように、ノード１０８におけ
る電圧レベルの変化速度を調整することができる。

【００３８】抵抗素子の調整は以下のようにして行う。
動作において、バス２９上のクロック信号５８（図３参
照）の遷移は、排他的ＮＯＲゲート９０の出力をその初
期高論理レベルから低論理レベルへとスイッチングす
る。この低論理レベルにより、トランジスタ９４が導通
状態へとバイアスされて、ノード１０８が高レベル状態
に引っ張られる。ライン５４上の高レベルにより、トラ
ンジスタ６６〜６８が、非導通状態となって、バス１
８，２０間の回路から効果的に除去される。

【００３９】クロックバス５０上の後続の遷移に応じ
て、排他的ＮＯＲゲート９０への入力は両方とも同一に
なる。この場合、排他的ＮＯＲゲート９０の出力は、低
論理レベルから高論理レベルへとスイッチングを行う。

【００４０】従って、トランジスタ９４が高インピーダ
ンス状態へとスイッチングを行い、トランジスタ９６が
導通を開始し、これにより、ノード１０８及び制御ライ
ン５４が低論理レベルへと引っ張られる。しかし、制御
ライン５４は、高レベル状態から低レベル状態へと瞬間
的にはスイッチングされない。これは、抵抗ネットワー
ク９８が、信号ライン５４上の高レベルから低レベルへ
の論理レベル遷移を遅くするのに資するからである。こ
のようにして、トランジスタ６６〜６８は、低インピー
ダンス状態へと徐々にスイッチングされていき、これに
より、抵抗ネットワーク７５が徐々にバイパスされてい
く。抵抗ネットワーク７５が、低インピーダンス状態に
バイアスされているトランジスタ６６〜６８に並列接続
されていることにより、ローパスフィルタは回路から効
果的に除去され、バス１８，２０は、ほぼ同一の電圧レ
ベルにおいて平衡に達する。クロック信号５８上の各遷
移間の時間間隔において、コンデンサ２５（図１参照）
は、次に続く遷移の前に、集積回路１２が必要とする過
渡電流を供給するのに十分な電荷を得ることができるよ
うに、再充電される。

【００４１】図６にチョーク２６の代替実施例を示す。
これは、クロック信号５８（図３参照）が自励式でない
集積回路１２上で実施することが可能なものである。多
くの用途において、複数の内部クロック信号が単一の基
準クロック信号から引き出される。各内部クロックは、
タイミング・クリティカル高速論理パスの適正動作を確
実化するため、通常は、他の内部クロックとは位相をず
らして生成される。内部クロックの各遷移により、中核
論理素子２４の一部がスイッチングを行うが、パルス８
８（図３参照）のダウンエッジを生成することができる
単一の内部クロックは存在しない。従って、この実施例
では、パルス８８は、内部クロックとは関係なく生成さ
れる。

【００４２】図６に示す実施例において、クロックバス
２９は、インバータ１５２及び伝送ゲート１５３により
ノード１５０に対して接続されている。このノード１５
０において、クロックバス２９により供給されるクロッ
ク信号は、２つの要素に分離される。第１の要素は、バ
ス３０ａ及びバス３０ｂで示す複数の論理クロックバス
に接続される。このようなバスは任意の本数だけ設ける
ことができるということが理解されよう。インバータ１
５３〜１５７、排他的ＮＯＲゲート１５８、及びＮＡＮ
Ｄゲート１６０により、第１の信号要素がバス３０ａに
接続される。ＮＡＮＤゲート１６０への第２の入力は、
第１の信号要素のバス３０ａへの接続を選択的に禁止す
るクロックゲート論理素子１６１に接続されている。コ
ンデンサ１６５は、集積回路１２上での論理クロックバ
ス３０ａの経路指定に関連する固有静電容量を表すもの
である。インバータ１５３，１６２，１６４、及びＮＡ
ＮＤゲート１６３は、同様にして、第１の信号要素をバ
ス３０ｂへ接続する。

【００４３】動作において、ノード１５０に現れるクロ
ック信号の各パルスは、論理クロックバス３０ａ，３０
ｂに選択的に接続されるが、そのような接続が行われた
パルスの遷移は、時間遅延され、恐らくは位相がシフト
されたものとなる。例えば、各パルスがクロックバス３
０ａ上で遅延される実際の時間は、論理素子１５３〜１
５７及び固有静電容量１６５を通る伝送時間によって決
まる。

【００４４】ノード１５０におけるクロック信号の第２
の要素は、インバータ１６８によりノード１６６へ接続
される。このノード１６６において、その信号は更に２
つの要素に分離される。その第１の要素は、排他的ＮＯ
Ｒゲート９０の入力へ直接供給される。排他的ＮＯＲゲ
ート９０の出力は、バッファ９２を高レベル状態へ急速
にスイッチングし、これにより、電源バス１８，２０間
にパルス制限回路が挿入される。クロック信号５８の各
遷移を制御回路５２に伝搬するのに要する時間は、それ
と同一の信号を複数の内部クロックバス３０ａ又は３０
ｂのいずれかに伝送するのに要する時間より速くなるよ
うに設計されている。従って、パルス制限回路５６は、
論理素子がスイッチングを開始する前には必ず高インピ
ーダンス状態になっている。

【００４５】ノード１６６における信号の第２の要素
は、互いに直列に接続されたインバータ１７０〜１７４
に供給される。ノード１６６とインバータ１７４の出力
との間に直列接続されたインバータの実際の数は、中核
論理素子２４で示す論理素子のスイッチングに関連する
予想される遅延によって決まる。各インバータ１７１〜
１７４に関連する遅延を増大させるために、コンデンサ
１７６〜１７８は、好適には、インバータ１７１〜１７
３の出力にそれぞれ接続される。コンデンサ１７６〜１
７８は、当業界において公知の方法で、インバータ１７
１〜１７３の出力の遷移速度を遅くする。

【００４６】従って、ノード１６６における信号は、イ
ンバータ１７４の出力で複製されるが、その信号は、ノ
ード１６６とインバータ１７４の出力との間に直列接続
されたインバータ及びコンデンサの数によって決まる時
間により遅延される。このインバータ１７４の出力にお
ける信号が、インバータ１７５を介して排他的ＮＯＲゲ
ート９０の第２の入力へ接続されて、排他的ＮＯＲゲー
ト９０の適正バイアスを行うことが確実となる。排他的
ＮＯＲゲート９０で発生する第２の遷移により、その排
他的ＮＯＲゲート９０は、バッファ９２を低論理レベル
にスイッチングすることになる。しかし、高レベルから
低レベルへのバッファ９２の論理遷移は漸進的なもので
あり、バッファ９２の出力が、高レベル状態から低レベ
ル状態へゆっくりと遷移すると共に、ノード１６６の第
１の遷移によりスイッチングされた電源バス１８，２０
間の抵抗が、徐々に低下する。

【００４７】ここで、クロック信号５８のある遷移に応
じて、中核論理素子２４の論理素子のスイッチングによ
り生成された、典型的な過渡電流パルス波形のコンピュ
ータシミュレーションを、図７に示す。この急な高振幅
パルスが、集積回路１２に伴う電源バスのワイヤにより
放射されるものである。しかし、図８に示すように、本
発明は、過渡電流パルスの振幅を大幅に減少させ、その
立ち上がり時間を大幅に増大させると共に、それに対応
して集積回路からの放射エネルギーを減少させるもので
ある。上述のように、外部電源と集積回路１２の電源バ
スとの間に直列に設けられた抵抗ネットワーク７５をス
イッチングすることにより、抵抗ネットワーク７５と固
有静電容量２５とから成るローパスフィルタが提供され
る。このローパスフィルタは、電源が受けることにな
る、中核論理素子２４の論理素子のスイッチングによる
影響を、和らげるものである。外部電源に対する前記影
響が和らげられる場合、最低インピーダンスの電流源で
あるコンデンサ２５が、スイッチングを行う論理素子に
より必要とされる過渡電荷を供給する。漸進ターンオフ
バッファ９２がローパスフィルタの抵抗を調整するの
で、電源は、追加的な電流を供給して、スイッチング動
作を完了させ、コンデンサ２５を再充電する。このよう
にして、過渡電流パルスの振幅が大幅に減少される一
方、電源により生成される必要がある全電荷が一定に保
たれる。本質的には、チョーク２６が、延長された時間
に渡って、この必要とされる電荷を分配する。更に、過
渡パルスに関連する高調波は、排除されるか、又は大幅
に減少する。

【００４８】外部電源が生成しなければならない過渡電
流パルスの振幅及び高周波数成分を制限することによ
り、電磁気放出の大幅な減少を達成することができる。
図９は、過渡波形の高周波数成分及び高調波成分を減少
させることにより可能となる電磁気放出の減少を示すグ
ラフである。この図９における曲線１８０は、従来の一
般的な集積回路（図示せず）の中核論理素子のスイッチ
ングに応じて生成される過渡電流パルスのフーリエエン
ベロープを示す。また、曲線１８２は、本発明の実施例
のうちの１つを組み込んだ同じ回路のフーリエエンベロ
ープを示す。

【００４９】図９は、過渡パルス波形に関する振幅及び
高周波数成分を制限することによる利点を示すものであ
る。比較のため、曲線１８０は、従来の集積回路の中核
論理素子のスイッチングにより生成され、０．５ナノ秒
(ns)の立ち上がり時間と、２．０nsの全パルス幅とを有
する、過渡波形を示すものである。しかし、本発明の一
実施例を集積回路１２に組み込むことにより、過渡パル
ス波形の立ち上がり時間は１．５nsへと延長され、その
パルス幅は１０．０nsへと伸長される。

【００５０】立ち上がり時間を延長し、パルス幅を大き
くした結果、曲線１８２のコーナ周波数が、好適に、低
周波数で発生する。図９に示すように、曲線１８２の第
１のコーナ周波数１８４は、ほぼ３１メガヘルツ(MHz)
で発生する。これに対して、曲線１８０の第１のコーナ
周波数１８６は、ほぼ１５９MHzで発生する。対数表示
による(log magnitude)周波数応答曲線１８２の傾き
は、前記３１MHzのコーナ周波数より下ではゼロであ
り、その第１のコーナ周波数より上では−２０デシベル
(db/decade)である。このため、本発明の実施例によ
り、約３１MHz〜１５９MHzの周波数範囲で、従来の装置
に比較してほぼ−３５dbの減少が提供される。

【００５１】図示の曲線１８２の第２のコーナ周波数１
８８は、ほぼ１２２MHzで発生し、その傾きは−４０db
である。従来の第２のコーナ周波数１９０に対してコー
ナ周波数１８８をシフトすることにより、高周波数範囲
における大幅な減少が提供される。第２のコーナ周波数
１８８より高い周波数においては、本発明により提供さ
れる減衰は、依然として従来の回路の場合よりほぼ−３
５db優れている。

【００５２】第１のコーナ周波数１８４は、過渡パルス
波形のデューティサイクルの関数となる。この第１のコ
ーナ周波数１８４は、過渡パルス波形の振幅を減少させ
ることにより、コーナ周波数１８６より低い周波数にシ
フトされ、その一方、必要とされる電力、即ち消費電流
は、一定に保たれることになる第２のコーナ周波数１８
８，１９０は、過渡パルス波形の立ち上がり時間によっ
て決まる。従って、第２のコーナ周波数１８８は、従来
の過渡パルス波形の急な立ち上がり時間に伴う高周波数
要素を排除することにより、一層低い周波数範囲へとシ
フトされる。重要なのは、本発明の実施例により、過渡
パルス波形に伴う高周波数の高調波が排除されるという
ことである。従って、大幅に減衰されてしまった高周波
数成分は、もはやシステムの他の構成要素に放射又は伝
導するということがなく、電磁気放出が大幅に減少され
る。

【００５３】電磁気放出は、複数の修正された出力バッ
ファ３２を集積回路１２上に設けることによっても、減
少させることができる。図１０において、信号ライン３
３上のデータは、トランジスタ２０２，２０４からなる
上側のバッファと、トランジスタ２０６，２０８からな
る下側のバッファとを同時に駆動する。トランジスタ２
０２，２０４はノード２１０を駆動し、トランジスタ２
０６，２０８はノード２１２を駆動する。トランジスタ
２１４，２１６のゲートはノード２１０に接続されてい
る。トランジスタ２１４は、バス４２に接続されたドレ
ーンと、トランジスタ２１６のドレーンに接続されたソ
ースとを有している。トランジスタ２１８は、バス４２
とトランジスタ２１６のドレーンとの間に接続され、こ
のトランジスタ２１８のゲートは、それが常に導通状態
にあるようにバイアスされる。トランジスタ２１４〜２
１８は、好適にはＰ型トランジスタである。

【００５４】下側のバッファは、ゲートがノード２１２
に接続されている一対のトランジスタ２２０，２２２を
駆動する。トランジスタ２２０は、そのソースがバス４
４に接続され、そのドレーンがトランジスタ２２２のソ
ースに接続されている。トランジスタ２２４は、バス４
４とトランジスタ２２２のソースとの間に接続され、こ
のトランジスタ２２４のゲートは、それが常に導通状態
にあるようにバイアスされる。トランジスタ２２２のド
レーンは、トランジスタ２１６のソース、及び出力パッ
ド２２６に接続されている。好適には、トランジスタ２
２０〜２２４はＮ型トランジスタである。

【００５５】動作において、信号ライン３３上の高論理
レベルにより、ノード２１０，２１２において低論理レ
ベルが生成される。従って、トランジスタ２１４，２１
６がオンになって、出力パッド２２６が高レベル状態へ
引っ張られる。これとほぼ同時に、ノード２１２におけ
る低レベル状態により、トランジスタ２２０，２２２が
オフ状態にバイアスされる。

【００５６】同様に、信号ライン３３上の低論理レベル
により、ノード２１０，２１２において高論理レベルが
生成されて、トランジスタ２１４，２１６が非導通状態
にバイアスされる一方、トランジスタ２２０，２２２が
導通状態にバイアスされる。このようにして、出力パッ
ド２２６が低論理レベルへと駆動される。Ｐ型トランジ
スタとＮ型トランジスタとが、異なる速度で高レベル状
態から低レベル状態へ（その逆も同様）とスイッチング
するので、バス４２，４４間で短絡が存在する期間があ
る。

【００５７】出力バッファ３２のスイッチングにより生
成される電磁気放出を減少させるため、トランジスタ２
０２，２０４，２０６，２０８の相対的な大きさは、バ
ス２０，２２間の一時的な短絡により生成される過渡電
流パルスを最小にするように調整される。このような短
絡は、互いに対をなすトランジスタ２１４，２１６，２
１８及びトランジスタ２２０，２２２，２２４が同時に
導通することによって発生する。従って、好適には、信
号ライン３３上の高レベルから低レベルへの遷移によっ
てトランジスタ２２２，２２４がオン状態へスイッチン
グされる前にトランジスタ２１４，２１６がオフになっ
ているように、トランジスタ２０２〜２０８の大きさが
設定される。信号ライン３３が低レベルから高レベルへ
遷移する場合には、トランジスタ２２２，２２４は、ト
ランジスタ２１４，２１６がオンにスイッチングされる
前にオフにスイッチングされなければならない。

【００５８】最初にオン状態にバイアスされた際、トラ
ンジスタ２１６，２２２は、最大電流を伝導する完全飽
和状態にバイアスされる。しかし、トランジスタ２１
４，２２０は、不飽和領域にバイアスされ、そのドレー
ンからソースへの初期電圧は０ボルトとなる。このバイ
アスは、トランジスタ２１８，２２４によるスイッチン
グ遷移間で連続的に行われる。このため、トランジスタ
２１６，２２４は、一連のトランジスタ２１４，２１
８，２２０，２２４の存在により電流制限が行われる。
トランジスタ２１４，２１６，２２０，２２２の大きさ
を大きく設定すると共にトランジスタ２１８，２２４の
大きさを小さく設定することにより、全ＤＣ電流駆動能
力が維持される。パッド２２６上で遷移が発生した場
合、ノード２１７，２２３に関する寄生ダイオード静電
容量により、負荷コンデンサＣLとの間で初期ソース(in
itial source)又は沈下(sink)過渡電流が提供される。
格納されている電荷の除去によってノード２１７上の電
圧が低下するので、トランジスタ２１４の供給電流が増
大する。トランジスタ２２０は、同様に動作するが、ノ
ード２２３を接地バス４４へ引っ張るように反対の態様
で動作する。

【００５９】図１１のシミュレーションで示すように、
過渡スイッチング電流波形は、従来の一般的な出力バッ
ファ（図示せず）の場合を表す図１２における過渡スイ
ッチング電流波形のシミュレーションに比較して、振幅
が減少し、より長い時間に渡って分散する。図１１及び
図１２は、出力バッファ３２及び従来の出力バッファに
ついての、時間に対する電流の傾きを示すグラフの比較
を示すコンピュータシミュレーションである。改善され
た回路の場合、出力パッド２２６における低レベルから
高レベルへの遷移により、過渡電流波形２３０（図１１
参照）が得られ、この場合、負荷トランジスタ２１７，
２１８が電流を生成する。この過渡電流波形２３０は、
出力のスイッチング後に約１．００秒間〜２．２５秒間
の時間中（波形２３０の部分２４０）に小さい傾きを有
する。この傾きは、それと同じ時間中（波形２３２の部
分２４２）における従来技術による波形２３２（図１２
参照）の傾きに比較して小さい値を有する。更に、或る
シミュレーションによれば、波形２３０の最大振幅は、
波形２３２の振幅のほぼ６６％となり、これにより、ほ
ぼ３４％の減少を得ることができる。

【００６０】出力パッド２２６における遷移により、過
渡電流波形２３５（図１１参照）は、従来技術による場
合の波形２３８に比較して、同様に、減少された振幅を
有するものとなる。本質的には、出力バッファ３２が、
電源バス４２，４４と直列な「能動である」抵抗をスイ
ッチングして、過渡電源電流のスパイクをやわらげる。
振幅が小さくなり電磁気放出が減少するが、図１１にお
ける過渡電流波形下にある領域は、図１２における過渡
電流波形下にある領域とほぼ等しく保たれる。

【００６１】本発明の思想又はその本質的な特徴から逸
脱することなく本発明を他の特定の形態で実施すること
が可能であるということは上述の実施例より明白であ
る。例えば、パルス制限回路５６は、単独で、又はバス
２２と中核論理素子２４との間に設けられた別のパルス
制限回路と組み合わせて実施することができる。パルス
制限回路はまた、ＤＶＣＣ及びＤＧＮＤ上の過渡電流パ
ルスをやわらげるように適用することもできる。幅広い
種類を有する集積回路のうちのほんの一部を形成するＣ
ＭＯＳ論理素子、ＣＭＯＳ集積回路を用いて、特定の実
施例について説明してきたが、本発明は、他のあらゆる
集積回路について適用可能なものである。上述の実施例
は、そのあらゆる点において、単に例示のみを目的とす
るものであって、本発明に制限を加えるものではない、
とみなされるべきであり、従って、本発明の範囲は、特
許請求の範囲により示されるものである。

【００６２】

【発明の効果】本発明は上述のように構成したので、過
渡パルスの振幅を減じ、及び、延長した時間に渡ってパ
ルスのエネルギーを分散させ、これにより、電磁気放出
の生成を減少させることが可能となる。

【図面の簡単な説明】

【図１】本発明による電磁気放出を減少させるための回
路手段を有する集積回路１２を示すブロック図である。

【図２】自励クロック信号と共に使用するように適用さ
れた、本発明の好適な一実施例を示すブロック図であ
る。

【図３】本発明に関連する典型的な波形を示すタイミン
グチャートである。

【図４】過渡電源電流パルスを制限するための好適な回
路手段の概略を示す回路図である。

【図５】本発明のパルス制御回路の好適実施例の概略を
示す回路図である。

【図６】本発明の第２実施例の概略を示す回路図であ
る。

【図７】従来の集積回路の過渡電流波形を示すグラフで
ある。

【図８】本発明の回路手段を含む集積回路の過渡電流波
形を示すグラフである。

【図９】本発明による回路装置を備えた集積回路、及び
その回路装置を備えていない集積回路についての過渡パ
ルス波形のフーリエ・エンベロープを比較して示すグラ
フである。

【図１０】電磁気放出を減少させるように適用された出
力バッファの好適実施例の概略を示す回路図である。

【図１１】図１０の出力バッファにより生成される過渡
電流波形を示すグラフである。

【図１２】従来の一般的な出力バッファにより生成され
る過渡電流波形を示すグラフである。

【符号の説明】

１２ 集積回路 １４ Ｖccパッド １８，２０ Ｖccバス ２４ 中核論理素子 ２６ チョーク ２８ クロックパッド ４６ 第１の遅延素子 ４８ 第２の遅延素子 ５２ 制御回路 ５６ パルス制限回路 ２２６ 出力パッド ２３０ 過渡電流波形 ２３５ 過渡電流波形

【手続補正書】

【提出日】平成４年１２月４日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図７】

【図８】

【図６】

【図９】

【図１０】

【図１１】

【図１２】

Claims (18)

【特許請求の範囲】
1. 【請求項１】電源と、クロック信号生成器と、半導体集
   積回路とを含み、この半導体集積回路が、クロック信号
   入力端子と、中核論理素子と、複数の出力バッファと、
   前記電源と前記中核倫理素子及び前記出力バッファとの
   相互接続用の電源バスとを含む、電子システムにおい
   て、 前記クロック信号の遷移に先立って前記電源と前記中核
   論理素子との間に直列に高インピーダンス回路装置を選
   択的に挿入し、及び、外部電源と前記中核論理素子との
   間における直列状態から前記高インピーダンス回路装置
   を徐々に除去するように適用された手段と、 前記中核論理素子に過渡スイッチング電流を供給するた
   めの手段とを備えたことを特徴とする、電磁気放出の少
   ない集積回路システム。
2. 【請求項２】前記外部電源からの過渡電流パルスを制限
   し、及び、前記出力バッファの論理状態間の遷移中に負
   荷コンデンサＣLとの間での初期ソース又は沈下過渡電
   流を提供する、出力バッファ回路手段を更に含むことを
   特徴とする、請求項１記載のシステム。
3. 【請求項３】前記出力バッファに関する寄生ダイオード
   静電容量により前記初期過渡電流が供給されることを特
   徴とする、請求項２記載のシステム。
4. 【請求項４】クロック信号を受信するためのクロック信
   号入力端子と、中核論理素子と、外部電源との接続用の
   端子とを含む半導体集積回路であって、この半導体集積
   回路が、 前記クロック信号の遷移に先立って前記電源と前記中核
   論理素子との間に直列に高インピーダンス回路装置を選
   択的に挿入し、及び、前記外部電源と前記中核論理素子
   との間における直列状態から前記高インピーダンス回路
   装置を徐々に除去するように適用された手段と、 前記中核論理素子に過渡スイッチング電流を供給するた
   めの手段とからなることを特徴とする、半導体集積回
   路。
5. 【請求項５】前記外部電源からの過渡電流パルスを制限
   し、及び、前記出力バッファの論理状態間の遷移中に負
   荷コンデンサＣLとの間での初期ソース又は沈下過渡電
   流を提供する、出力バッファ回路手段を更に含むことを
   特徴とする、請求項４記載の半導体集積回路。
6. 【請求項６】前記高インピーダンス回路装置を選択的に
   挿入する手段が、 前記クロック入力端子における前記クロック信号に比較
   して遅延した中核論理クロック信号を生成する第１の遅
   延素子と、 前記中核論理クロック信号の遷移に応じて前記中核論理
   素子が十分なスイッチングを確実に行うのに足る時間だ
   け前記中核論理クロック信号に比較して遅延された遅延
   クロック信号を生成する第２の遅延素子と、 前記外部で生成されたクロック信号の遷移により開始さ
   れ、前記第２の遅延素子により生成された遅延クロック
   信号により終端される、制御パルスを生成する制御回路
   と、 前記外部電源を或る１つの状態にある前記中核論理素子
   の電源バスに接続し、前記中核論理クロックに対する遷
   移に応じて前記外部電源を高インピーダンス素子を介し
   て前記中核論理素子に接続するように適用された、パル
   ス制限回路とからなることを特徴とする、請求項４記載
   の半導体集積回路。
7. 【請求項７】前記高インピーダンス素子が抵抗からな
   り、この抵抗が前記制御回路により生成されたパルスの
   次のエッジに応じて徐々に減じられることを特徴とす
   る、請求項６中に記載のパルス制限回路。
8. 【請求項８】電源バス及び接地バスにより接続された電
   源を有する集積回路であって、この集積回路の中核論理
   素子に前記電源が電圧及び電流を供給するものにおい
   て、この集積回路からの電磁器放出を減少させる回路
   が、 前記電源バスにより前記電源に接続された第１の入力
   と、前記中核論理素子と制御入力とに接続された電圧バ
   スに対応する出力とを有するチョーク回路と、 立ち上がり遷移及び立ち下がり遷移を有する入力クロッ
   ク信号を受信するクロック遅延回路と、 前記クロック信号の遷移に応じて前記チョーク回路の入
   力と出力との間の抵抗を増大させるように適用された第
   １の制御信号と、前記クロック信号の遷移後の所定時間
   に前記チョーク回路の入力と出力との間の抵抗を減少さ
   せるように適用された第２の制御信号とを生成し、これ
   らの制御信号を前記チョーク回路の制御端子へ供給する
   手段とからなり、 前記クロック遅延回路が、前記中核論理素子へ遅延クロ
   ック信号を供給するように適用され、その遅延クロック
   信号が、前記第１の制御信号の後、及び前記第２の制御
   信号の前に遷移を生じるものであることを特徴とする、
   集積回路からの電磁器放出を減少させる回路。
9. 【請求項９】前記チョーク回路が、前記電源バスにより
   前記電源に接続された第１の端子と、前記電圧バスによ
   り前記中核論理素子に接続された第２の端子と、前記ク
   ロック遅延回路に接続された制御端子とを有するトラン
   ジスタと、このトランジスタの前記第１及び第２の端子
   に並列に接続された抵抗ネットワークとからなることを
   特徴とする、請求項８記載の回路。
10. 【請求項１０】前記クロック遅延回路が、入力クロック
    信号を受信するための入力と、前記入力クロック信号に
    対して伝搬遅延を発生させる複数のインバータと、２入
    力排他的ＮＯＲゲートと、前記排他的ＮＯＲゲートの出
    力に接続された入力と前記チョーク回路の制御端子に接
    続された出力とを有する漸進ターンオフバッファとから
    なることを特徴とする、請求項８記載の回路。
11. 【請求項１１】前記複数のインバータが、前記中核論理
    素子に対するクロック信号の伝搬遅延で望ましくないも
    のとほぼ等しい伝搬遅延を提供することを特徴とする、
    請求項１０記載の回路。
12. 【請求項１２】電源バス及び接地バスを有する集積回路
    であって、この集積回路の中核論理素子に電圧及び電流
    が供給されるものにおいて、電磁器放出を減少させる回
    路が、 第１のクロック信号を受信する入力と、その第１のクロ
    ック信号に比較して遅延された第２のクロック信号を発
    生する出力とを有する第１のクロック遅延回路と、 前記第２のクロック信号を受信する入力と、前記第２の
    クロック信号に比較して遅延された第３のクロック信号
    を発生する出力とを有する第２のクロック遅延回路と、 前記第１のクロック信号と前記第３のクロック信号との
    間の位相差を比較し、及び、前記第１のクロック信号と
    前記第３のクロック信号との対応する遷移間の時間差に
    関する所定期間を有する第１の制御パルスと、前記第１
    のクロック信号と前記第３のクロック信号との対応する
    第２の遷移により決定される所定期間を有する第２の制
    御パルスとを生成する手段と、 前記電源バスと前記中核論理素子との間に接続され、及
    び、前記中核論理素子と前記電源バスとの間に抵抗を直
    列に接続して供給電流の遷移を減衰させるように適用さ
    れた、電流クランプ回路手段とからなることを特徴とす
    る、電磁器放出を減少させる回路。
13. 【請求項１３】前記第２の制御パルスの期間が前記第１
    の制御パルスの期間より長いことを特徴とする、請求項
    １２記載の回路。
14. 【請求項１４】集積回路であって、この集積回路が、 クロック入力信号を受信するための入力、及びそのクロ
    ック入力信号に比較して遅延された第２のクロック信号
    を生成するクロック遅延バッファと、 前記第２のクロック信号に応じて或る論理状態からもう
    １つの論理状態へとスイッチングを行う複数の論理素子
    と、 外部電源より電力を受け取って前記論理素子へ電圧及び
    電流を伝送する第１の電源バスと、 前記複数の論理素子により供給されるデータに応じて或
    る論理状態からもう１つの論理状態へとスイッチングを
    行う複数の出力バッファと、 前記中核論理素子と前記出力バッファとの間のインター
    フェースをとるレベルシフタと、 外部電源より電力を受け取って前記出力バッファ及び前
    記レベルシフタへ電圧及び電流を伝送する第２の電源バ
    スと、 この集積回路により生成される電磁器放出を減少させる
    回路とからなり、その電磁器放出を減少させる回路が、 制御入力を有し、この制御入力上の制御入力信号に応じ
    て第１のインピーダンス及び第２のインピーダンスを提
    供する、前記外部電源と前記第１の電源バスとの間に直
    列に接続された可変インピーダンス回路と、 前記第２のクロック信号の遷移に応じて前記論理素子の
    スイッチングを確実に行うのに十分な時間に渡り、前記
    クロック入力信号の遷移に応じて、前記第１の電源バス
    と前記外部電源との間のインピーダンスを増大させるた
    めに前記制御入力信号を提供して、前記論理素子のスイ
    ッチングに応じて前記電源により供給される過渡電圧パ
    ルス又は過渡電流パルスの振幅及び高周波数成分に制限
    を加えると共に、前記過渡電圧パルス又は過渡電流パル
    スの間隔を増大させ、及び、前記論理素子がほぼ休止し
    ている際に前記第１の電源バスと前記外部電源との間の
    インピーダンスを低下させる、回路手段とからなること
    を特徴とする、集積回路。
15. 【請求項１５】振幅が少なくとも１０〜５０パーセント
    まで低減されることを特徴とする、請求項１４中に記載
    の回路手段。
16. 【請求項１６】振幅が少なくとも３４パーセントまで低
    減されることを特徴とする、請求項１４中に記載の回路
    手段。
17. 【請求項１７】前記パルスの幅が１００（２倍）〜１０
    ００（２０倍）パーセントまで増大されることを特徴と
    する、請求項１４中に記載の回路手段。
18. 【請求項１８】前記パルスの幅が５００（５倍）パーセ
    ントまで増大されることを特徴とする、請求項１４中に
    記載の回路手段。