JPH02165724A - デジタル集積回路 - Google Patents
デジタル集積回路Info
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- JPH02165724A JPH02165724A JP63321702A JP32170288A JPH02165724A JP H02165724 A JPH02165724 A JP H02165724A JP 63321702 A JP63321702 A JP 63321702A JP 32170288 A JP32170288 A JP 32170288A JP H02165724 A JPH02165724 A JP H02165724A
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- JP
- Japan
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- channel fet
- output
- clocked inverter
- channel
- circuit
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- 230000005855 radiation Effects 0.000 abstract description 12
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000011324 bead Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産見上鬼■里圀！
本発明はデジタル集積回路に関し、特にはデジタル信号
の高調波によるノイズ低減を図ったデジタル集積回路に
関する。
の高調波によるノイズ低減を図ったデジタル集積回路に
関する。
藍米曳挟■
電子機器におけるノイズのうち、他へ被害を与えるもの
として雑音端子電圧及び不要輻射がある。
として雑音端子電圧及び不要輻射がある。
前者の雑音端子電圧はノイズフィルタやノイズカットト
ランス等を活用することによって解決することができる
。しかし後者の不要輻射は電線を伝わるのではなく空間
に放射された電波に伴うものであるため、対策が非常に
難しい、特に最近の電子機器のようにデジタル信号によ
って動作を制御するものにおいては不要輻射の問題は大
きい。
ランス等を活用することによって解決することができる
。しかし後者の不要輻射は電線を伝わるのではなく空間
に放射された電波に伴うものであるため、対策が非常に
難しい、特に最近の電子機器のようにデジタル信号によ
って動作を制御するものにおいては不要輻射の問題は大
きい。
即ち、電子機器を制御しているデジタル集積回路の出力
端子から出力されるデジタル出力信号は、立上り、立下
り波形が急峻なため、波形部分には高調波成分が多く含
まれ、この高調波成分が本来の論理出力信号に伴って出
力端子から飛び出し、不要輻射の原因になる。
端子から出力されるデジタル出力信号は、立上り、立下
り波形が急峻なため、波形部分には高調波成分が多く含
まれ、この高調波成分が本来の論理出力信号に伴って出
力端子から飛び出し、不要輻射の原因になる。
デジタル集積回路は近年ますます高速化、高集積化され
ており、前記不要輻射をできる限り低減するための技術
が望まれている。このような不要輻射を低減する方法と
して、集積回路の出力端子にノイズ低減のフィルタ回路
やビーズコア等を外付けすることが提案されているが、
前述のように外部に一旦出力された信号出力に対策を施
こすことになるため、充分な効果が得られないという問
題があった。
ており、前記不要輻射をできる限り低減するための技術
が望まれている。このような不要輻射を低減する方法と
して、集積回路の出力端子にノイズ低減のフィルタ回路
やビーズコア等を外付けすることが提案されているが、
前述のように外部に一旦出力された信号出力に対策を施
こすことになるため、充分な効果が得られないという問
題があった。
また他の対策として、集積回路内で出力バッファの出力
インピーダンスを上げたり、或いはバッファの構造を変
えることも提案されている。第２図は従来から提案され
ている出力バッファの回路図で、出力段（３）を構成す
るＰ、ｎチャネルＦＥＴ（１）、 （２）のゲートに夫
々プリバッファ回路Ａ Ｐ 。
インピーダンスを上げたり、或いはバッファの構造を変
えることも提案されている。第２図は従来から提案され
ている出力バッファの回路図で、出力段（３）を構成す
るＰ、ｎチャネルＦＥＴ（１）、 （２）のゲートに夫
々プリバッファ回路Ａ Ｐ 。
Ａ、を接続することによって構成されている。
上記Ｐ、ｎチャネルＦＥＴ（１）、（２）の各ゲートに
接続されたプリバッファ回路Ａｐ、Ａ、は、いずれもイ
ンバータとトランジスタによる負荷とで構成されている
。このようなプリバッファ回路Ａ ｐ 。
接続されたプリバッファ回路Ａｐ、Ａ、は、いずれもイ
ンバータとトランジスタによる負荷とで構成されている
。このようなプリバッファ回路Ａ ｐ 。
Ａ７に立上り、立下りの信号が入力されてオン。
オフすると、出力段のＰ、ｎチャネルＦＥＴ（１）。
（２）のゲートにおいては、ゲートの容量Ｃとプリバッ
ファ回路のトランジスタ負荷による抵抗Ｒのために、Ｃ
Ｒ時定数に対応したなまりを伴った信号波形として入力
され、出力端子には積分回路を通った波形の信号が出力
されることになって不要輻射は低減される。
ファ回路のトランジスタ負荷による抵抗Ｒのために、Ｃ
Ｒ時定数に対応したなまりを伴った信号波形として入力
され、出力端子には積分回路を通った波形の信号が出力
されることになって不要輻射は低減される。
日が ” しようとするｉ
しかし上述のような積分波形で高調波成分を減じること
には限度があり、充分な効果をもたらすには至っていな
い。
には限度があり、充分な効果をもたらすには至っていな
い。
本発明は上記従来回路の問題点に鑑みてなされたもので
、不要輻射の充分な軽減を図ったデジタル集積回路を提
供することを目的とする。
、不要輻射の充分な軽減を図ったデジタル集積回路を提
供することを目的とする。
＃ ”るための
上記目的のため本発明は、電源とグランド間に２個ずつ
のＰチャネルＦＥＴ及びｎチャンネルＦＥＴを直列接続
し、電源側及びグランド側の各Ｐ。
のＰチャネルＦＥＴ及びｎチャンネルＦＥＴを直列接続
し、電源側及びグランド側の各Ｐ。
ｎトランジスタのゲートにクロック信号を入力してなる
クロックドインバータに対して、論理ゲート回路によっ
て所望量の遅延を施こしたクロック信号を前記クロック
ドインバータの電源側及びグランド側の各ＦＥＴのゲー
トに与えると共に、次段の論理ゲート回路に与えて次段
のクロックドインバータのクロック信号を形成するため
の信号とし、このような遅延クロック信号が入力された
クロックドインバータを複数段並列に接続して構成する
。
クロックドインバータに対して、論理ゲート回路によっ
て所望量の遅延を施こしたクロック信号を前記クロック
ドインバータの電源側及びグランド側の各ＦＥＴのゲー
トに与えると共に、次段の論理ゲート回路に与えて次段
のクロックドインバータのクロック信号を形成するため
の信号とし、このような遅延クロック信号が入力された
クロックドインバータを複数段並列に接続して構成する
。
作−１−
並列接続された複数段のクロックドインバータにおいて
、各段のクロック信号入力部に設けられた論理ゲート回
路を順次オンさせることによってクロックドインバータ
による電流パスを順次形成し、電流パスの形成に伴って
出力バッファ回路としてのインピーダンスを徐々に低下
させることができ、インピーダンスの時間変化に従って
出力波形の立上り、立下りはなまったものになり、その
結果信号波形に含まれる高調波成分が除去される。
、各段のクロック信号入力部に設けられた論理ゲート回
路を順次オンさせることによってクロックドインバータ
による電流パスを順次形成し、電流パスの形成に伴って
出力バッファ回路としてのインピーダンスを徐々に低下
させることができ、インピーダンスの時間変化に従って
出力波形の立上り、立下りはなまったものになり、その
結果信号波形に含まれる高調波成分が除去される。
亥」Ｌ班
第１図（ａ）において、入力信号が夫々のゲートに入力
された第１ＰチャネルＦＥＴＰ、、と第１ＰチャネルＦ
ＥＴｎ＋＋が設けられ、両ＦＥＴの各ドレインは互いに
接続されると共に抵抗Ｒを介して出力端子（４）に導か
れている。
された第１ＰチャネルＦＥＴＰ、、と第１ＰチャネルＦ
ＥＴｎ＋＋が設けられ、両ＦＥＴの各ドレインは互いに
接続されると共に抵抗Ｒを介して出力端子（４）に導か
れている。
上記第１ＰチャネルＦＥＴＰ、、のソースと電源間には
第２ＰチャネルＦＥＴＰ＋ｚが、また第１ｎチャネルＦ
ＥＴｎ＋＋のソースとグランド間には第２１チャネルＦ
ＥＴｎ、□が夫々接続され、付加された各ＦＥＴＰ＋ｔ
、ｎｔ＊にクロックドインバータとしてのクロック信号
が入力されている。
第２ＰチャネルＦＥＴＰ＋ｚが、また第１ｎチャネルＦ
ＥＴｎ＋＋のソースとグランド間には第２１チャネルＦ
ＥＴｎ、□が夫々接続され、付加された各ＦＥＴＰ＋ｔ
、ｎｔ＊にクロックドインバータとしてのクロック信号
が入力されている。
上記４個のＦＥＴの直列接続回路は、電源とグランド間
に並列に複数段接続され、１段目のＦＥＴ直列接続回路
の第１ＰチャネルＦＥＴＰｔ＋及び第１ＰチャネルＦＥ
ＴＰｔ＋のゲートにも共通に上記入力信号が与えられ、
また互いに接続されたドレインは共通に出力端に導かれ
ている。
に並列に複数段接続され、１段目のＦＥＴ直列接続回路
の第１ＰチャネルＦＥＴＰｔ＋及び第１ＰチャネルＦＥ
ＴＰｔ＋のゲートにも共通に上記入力信号が与えられ、
また互いに接続されたドレインは共通に出力端に導かれ
ている。
ここで第２段目以降のＦＥＴ直列接続回路の第２Ｐチャ
ネルＦＥＴＰ、、、第２ｎチャネルＦＥＴｎ１のゲート
に入力するクロック信号φ五、１直は、遅延回路りの出
力信号として与えられる。該遅延回路りは入力信号とし
て前段クロックドインバータを作動させたクロシフ信号
１ト、が与えられており、この前段クロックドインバー
タのクロツク信号１ト、に所望量の遅延を施こした遅延
クロック信号１；ｉ、φ盈が当設の第２ＰチャネルＦＥ
Ｔ Ｐ 五、、第２ｎチャネルＦＥＴｎ！、に入力さ
れてクロックドインバータを制御する。
ネルＦＥＴＰ、、、第２ｎチャネルＦＥＴｎ１のゲート
に入力するクロック信号φ五、１直は、遅延回路りの出
力信号として与えられる。該遅延回路りは入力信号とし
て前段クロックドインバータを作動させたクロシフ信号
１ト、が与えられており、この前段クロックドインバー
タのクロツク信号１ト、に所望量の遅延を施こした遅延
クロック信号１；ｉ、φ盈が当設の第２ＰチャネルＦＥ
Ｔ Ｐ 五、、第２ｎチャネルＦＥＴｎ！、に入力さ
れてクロックドインバータを制御する。
上記遅延回路りは第１図（ｂ）に示すようなインバータ
を数段直列に接続してなる回路で、ゲートのスイッチン
グ時間を利用して入カクロック信号Ｔト、に遅延を施こ
し、遅延クロック信号１；五。
を数段直列に接続してなる回路で、ゲートのスイッチン
グ時間を利用して入カクロック信号Ｔト、に遅延を施こ
し、遅延クロック信号１；五。
φ１を形成して当設のクロックドインバータを制御する
。
。
尚、初段のクロックドインバータにおいても同様に、遅
延回路りを介してクロック信号を入力しても動作させ得
るが、本実施例では、２段目以降について遅延回路りを
接続して構成する。
延回路りを介してクロック信号を入力しても動作させ得
るが、本実施例では、２段目以降について遅延回路りを
接続して構成する。
上記構成からなるデジタル回路において、入力信号φが
“高”から“低゛に変化した場合の動作を説明する。
“高”から“低゛に変化した場合の動作を説明する。
まず入力信号としてクロック信号φ１が“低”状態に変
化すると、初段クロックドインバータの第１Ｐチャネル
ＦＥＴＰ＋＋はオン、第１ｎチャネルＦＥＴｎ＋＋はオ
フになり、このＰ、がオンｎｉｌがオフの状態は第２段
以降のクロックドインバータを構成するＦＥＴにおいて
も同じである。クロック信号φ１が入力されている第２
ＰチャネルＦＥＴＰｒｔがオンになることがら両Ｐチャ
ネルＦＥＴ Ｐ Ｉｌ＋ Ｐ ｌｔを介して電源と出
力端子間に電流パスが形成される。
化すると、初段クロックドインバータの第１Ｐチャネル
ＦＥＴＰ＋＋はオン、第１ｎチャネルＦＥＴｎ＋＋はオ
フになり、このＰ、がオンｎｉｌがオフの状態は第２段
以降のクロックドインバータを構成するＦＥＴにおいて
も同じである。クロック信号φ１が入力されている第２
ＰチャネルＦＥＴＰｒｔがオンになることがら両Ｐチャ
ネルＦＥＴ Ｐ Ｉｌ＋ Ｐ ｌｔを介して電源と出
力端子間に電流パスが形成される。
一方第２段以降のクロックドインバータにおける第１ｎ
チャネルＦＥＴｎム１がオフ状態にあることから各段に
おいてグランドへの電流パスはな（、従って出力端には
′高”状態が出力される。
チャネルＦＥＴｎム１がオフ状態にあることから各段に
おいてグランドへの電流パスはな（、従って出力端には
′高”状態が出力される。
上記入力信号レベルの“高”から“低“への変化に対し
、各段のクロックドインバータを制御するためのクロッ
ク信号は遅延回路りを介して与えられるため、上記信号
レベルの変化時点に対して遅れを伴い、クロック信号φ
、が遅れて出力された時点で第２段クロックドインバー
タの第２ＰチャネルＦＥＴＰｚｔがオンに変化、第２ｎ
チャネルＦＥＴｎｔｔがオフに変化する。第２クロツク
ドインバータの第１ＰチャネルＦＥＴＰよ、は既にオン
状態にあるため、両ＰチャネルＦＥＴＰｔ＊、Ｐ□を介
して電源と出力端間に電流パスが形成され、出力端子（
４）に対して初段出力と第２段出力の合成した電流パス
が形成され、回路としてのインピーダンスは初段電流パ
スのみの場合に比べて低くなる０時間経過に伴って順次
第３段、第４段・・・・のクロックドインバータにおけ
る第２ＰチャネルＦＥＴＰ＋ｚがオンに変化し、電源と
出力端子（４）間の電流パスを形成して回路のインピー
ダンスを低下させる。最終段の遅延回路りからクロック
信号φ、″ｉが出力された時点で全ての段の両Ｐチャネ
ルＦＥＴＰ４１．Ｐｓｔがオンとなって、インピーダン
スが最も低い状態での出力信号が導出される。
、各段のクロックドインバータを制御するためのクロッ
ク信号は遅延回路りを介して与えられるため、上記信号
レベルの変化時点に対して遅れを伴い、クロック信号φ
、が遅れて出力された時点で第２段クロックドインバー
タの第２ＰチャネルＦＥＴＰｚｔがオンに変化、第２ｎ
チャネルＦＥＴｎｔｔがオフに変化する。第２クロツク
ドインバータの第１ＰチャネルＦＥＴＰよ、は既にオン
状態にあるため、両ＰチャネルＦＥＴＰｔ＊、Ｐ□を介
して電源と出力端間に電流パスが形成され、出力端子（
４）に対して初段出力と第２段出力の合成した電流パス
が形成され、回路としてのインピーダンスは初段電流パ
スのみの場合に比べて低くなる０時間経過に伴って順次
第３段、第４段・・・・のクロックドインバータにおけ
る第２ＰチャネルＦＥＴＰ＋ｚがオンに変化し、電源と
出力端子（４）間の電流パスを形成して回路のインピー
ダンスを低下させる。最終段の遅延回路りからクロック
信号φ、″ｉが出力された時点で全ての段の両Ｐチャネ
ルＦＥＴＰ４１．Ｐｓｔがオンとなって、インピーダン
スが最も低い状態での出力信号が導出される。
このとき全ての段のｎチャネルＦＥＴｎ！ｔ、ｎｊ□は
オフになっている。
オフになっている。
即ち入力信号の“高゛から“低゛への変化に対して、出
力端子（４）には、初段クロックドインバータから順次
次段のクロックドインバータが順次導通して電源と出力
端間の電流パスを形成し、インピーダンスが高から低に
順次変化する状態を作り出す。
力端子（４）には、初段クロックドインバータから順次
次段のクロックドインバータが順次導通して電源と出力
端間の電流パスを形成し、インピーダンスが高から低に
順次変化する状態を作り出す。
入力信号が°゛低”から“高“に切換る場合も、各Ｆ巳
Ｔのオン、オフ関係を逆にした動作が行われ、同様に時
間の経過と共に回路のインピーダンスは高から低に変化
する。
Ｔのオン、オフ関係を逆にした動作が行われ、同様に時
間の経過と共に回路のインピーダンスは高から低に変化
する。
上記のような信号変化時の時間経過に伴うインピーダン
スの変化により、入力信号の立上り、立下りの変化に対
して出力としてはなまった波形の信号を得ることができ
る。このようななまった波形には高調波成分はほとんど
含まれない。
スの変化により、入力信号の立上り、立下りの変化に対
して出力としてはなまった波形の信号を得ることができ
る。このようななまった波形には高調波成分はほとんど
含まれない。
従って上記出力バッファを構成するクロックドインバー
タの接続段数、遅延回路の伝達時間及び回路を構成して
いるＦＥＴのインピーダンス等は、出力波形から高調波
成分をほぼ除き得る条件に設定するが、不要輻射低減の
要求度が低い場合には、上記条件を緩和して調整するこ
ともできる。
タの接続段数、遅延回路の伝達時間及び回路を構成して
いるＦＥＴのインピーダンス等は、出力波形から高調波
成分をほぼ除き得る条件に設定するが、不要輻射低減の
要求度が低い場合には、上記条件を緩和して調整するこ
ともできる。
光器■沫果
以上のように本発明によれば、急峻に変化するデジタル
信号の処理回路に対して、順次遅延して動作するクロッ
クドインバータを利用することにより、出力波形から高
調波成分をほぼ除くことができ、不要輻射の原因を軽減
することができて他の集積回路、電子部品等への影響を
著しく改善することができ、電子機器の信頼性を高める
ことができる。
信号の処理回路に対して、順次遅延して動作するクロッ
クドインバータを利用することにより、出力波形から高
調波成分をほぼ除くことができ、不要輻射の原因を軽減
することができて他の集積回路、電子部品等への影響を
著しく改善することができ、電子機器の信頼性を高める
ことができる。
第１図（ａ）は本発明による実施例の出力バッファ回路
図、第１図（ｂ）は同実施例の遅延回路の具体例を示す
ブロック図、第２図は従来の不要輻射低減用出力バッフ
ァ回路図である。 Ｐ、、、 Ｐ□１・・・・ｐ、、、、−第１Ｐチャネル
ＦＥＴ。 Ｐ１宜、Ｐ、・・・・Ｐ ！ ｇ’−第２ＰチャネルＦ
ＥＴ。 ｎ ｌｉｔ ｆｌ ＩＩ”・・ｎ ｉｌ’−”第１ｎ
チャネルＦＥＴ。 ｆｌ ｌｉｔ ｎ １ｍ”” ｎ ！＊’−’第２ｎチ
ャネルＦＥＴ。 Ｄ−・・遅延回路。
図、第１図（ｂ）は同実施例の遅延回路の具体例を示す
ブロック図、第２図は従来の不要輻射低減用出力バッフ
ァ回路図である。 Ｐ、、、 Ｐ□１・・・・ｐ、、、、−第１Ｐチャネル
ＦＥＴ。 Ｐ１宜、Ｐ、・・・・Ｐ ！ ｇ’−第２ＰチャネルＦ
ＥＴ。 ｎ ｌｉｔ ｆｌ ＩＩ”・・ｎ ｉｌ’−”第１ｎ
チャネルＦＥＴ。 ｆｌ ｌｉｔ ｎ １ｍ”” ｎ ！＊’−’第２ｎチ
ャネルＦＥＴ。 Ｄ−・・遅延回路。
Claims (1)
- （１）夫々のゲートに入力信号を与え、ドレインを互い
に接続した第１のＰチャネルＦＥＴ及び第１のｎチャネ
ルＦＥＴと、前記第１のＰチャネルＦＥＴ及び第１のｎ
チャネルＦＥＴの各ソースと電源又はグランド間に接続
された第２のＰチャネルＦＥＴ及び第２のｎチャネルＦ
ＥＴと、所望の遅延時間を設定して前記第２のＰチャネ
ルＦＥＴ及び第２のｎチャネルＦＥＴの各ゲートに互い
に反転するクロック信号を供給する遅延回路とを単位回
路とし、前記単位回路を並列に複数段接続してなること
を特徴とするデジタル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321702A JPH02165724A (ja) | 1988-12-19 | 1988-12-19 | デジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321702A JPH02165724A (ja) | 1988-12-19 | 1988-12-19 | デジタル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165724A true JPH02165724A (ja) | 1990-06-26 |
Family
ID=18135473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321702A Pending JPH02165724A (ja) | 1988-12-19 | 1988-12-19 | デジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165724A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998042021A1 (fr) * | 1997-03-19 | 1998-09-24 | Hitachi, Ltd. | Dispositif pour circuit integre semi-conducteur |
| US6472917B2 (en) | 1997-03-19 | 2002-10-29 | Hitachi, Ltd. | Semiconductor integrated circuit device having compensation for wiring distance delays |
| US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142417A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | 論理回路 |
-
1988
- 1988-12-19 JP JP63321702A patent/JPH02165724A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142417A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | 論理回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998042021A1 (fr) * | 1997-03-19 | 1998-09-24 | Hitachi, Ltd. | Dispositif pour circuit integre semi-conducteur |
| US6472917B2 (en) | 1997-03-19 | 2002-10-29 | Hitachi, Ltd. | Semiconductor integrated circuit device having compensation for wiring distance delays |
| US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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