JPH02165724A - デジタル集積回路 - Google Patents

デジタル集積回路

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JPH02165724A
JPH02165724A JP63321702A JP32170288A JPH02165724A JP H02165724 A JPH02165724 A JP H02165724A JP 63321702 A JP63321702 A JP 63321702A JP 32170288 A JP32170288 A JP 32170288A JP H02165724 A JPH02165724 A JP H02165724A
Authority
JP
Japan
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channel fet
output
clocked inverter
channel
circuit
Prior art date
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Pending
Application number
JP63321702A
Other languages
English (en)
Inventor
Shusuke Fukuda
秀典 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Publication of JPH02165724A publication Critical patent/JPH02165724A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産見上鬼■里圀! 本発明はデジタル集積回路に関し、特にはデジタル信号
の高調波によるノイズ低減を図ったデジタル集積回路に
関する。
藍米曳挟■ 電子機器におけるノイズのうち、他へ被害を与えるもの
として雑音端子電圧及び不要輻射がある。
前者の雑音端子電圧はノイズフィルタやノイズカットト
ランス等を活用することによって解決することができる
。しかし後者の不要輻射は電線を伝わるのではなく空間
に放射された電波に伴うものであるため、対策が非常に
難しい、特に最近の電子機器のようにデジタル信号によ
って動作を制御するものにおいては不要輻射の問題は大
きい。
即ち、電子機器を制御しているデジタル集積回路の出力
端子から出力されるデジタル出力信号は、立上り、立下
り波形が急峻なため、波形部分には高調波成分が多く含
まれ、この高調波成分が本来の論理出力信号に伴って出
力端子から飛び出し、不要輻射の原因になる。
デジタル集積回路は近年ますます高速化、高集積化され
ており、前記不要輻射をできる限り低減するための技術
が望まれている。このような不要輻射を低減する方法と
して、集積回路の出力端子にノイズ低減のフィルタ回路
やビーズコア等を外付けすることが提案されているが、
前述のように外部に一旦出力された信号出力に対策を施
こすことになるため、充分な効果が得られないという問
題があった。
また他の対策として、集積回路内で出力バッファの出力
インピーダンスを上げたり、或いはバッファの構造を変
えることも提案されている。第2図は従来から提案され
ている出力バッファの回路図で、出力段(3)を構成す
るP、nチャネルFET(1)、 (2)のゲートに夫
々プリバッファ回路A P 。
A、を接続することによって構成されている。
上記P、nチャネルFET(1)、(2)の各ゲートに
接続されたプリバッファ回路Ap、A、は、いずれもイ
ンバータとトランジスタによる負荷とで構成されている
。このようなプリバッファ回路A p 。
A7に立上り、立下りの信号が入力されてオン。
オフすると、出力段のP、nチャネルFET(1)。
(2)のゲートにおいては、ゲートの容量Cとプリバッ
ファ回路のトランジスタ負荷による抵抗Rのために、C
R時定数に対応したなまりを伴った信号波形として入力
され、出力端子には積分回路を通った波形の信号が出力
されることになって不要輻射は低減される。
日が ” しようとするi しかし上述のような積分波形で高調波成分を減じること
には限度があり、充分な効果をもたらすには至っていな
い。
本発明は上記従来回路の問題点に鑑みてなされたもので
、不要輻射の充分な軽減を図ったデジタル集積回路を提
供することを目的とする。
#   ”るための 上記目的のため本発明は、電源とグランド間に2個ずつ
のPチャネルFET及びnチャンネルFETを直列接続
し、電源側及びグランド側の各P。
nトランジスタのゲートにクロック信号を入力してなる
クロックドインバータに対して、論理ゲート回路によっ
て所望量の遅延を施こしたクロック信号を前記クロック
ドインバータの電源側及びグランド側の各FETのゲー
トに与えると共に、次段の論理ゲート回路に与えて次段
のクロックドインバータのクロック信号を形成するため
の信号とし、このような遅延クロック信号が入力された
クロックドインバータを複数段並列に接続して構成する
作−1− 並列接続された複数段のクロックドインバータにおいて
、各段のクロック信号入力部に設けられた論理ゲート回
路を順次オンさせることによってクロックドインバータ
による電流パスを順次形成し、電流パスの形成に伴って
出力バッファ回路としてのインピーダンスを徐々に低下
させることができ、インピーダンスの時間変化に従って
出力波形の立上り、立下りはなまったものになり、その
結果信号波形に含まれる高調波成分が除去される。
亥」L班 第1図(a)において、入力信号が夫々のゲートに入力
された第1PチャネルFETP、、と第1PチャネルF
ETn++が設けられ、両FETの各ドレインは互いに
接続されると共に抵抗Rを介して出力端子(4)に導か
れている。
上記第1PチャネルFETP、、のソースと電源間には
第2PチャネルFETP+zが、また第1nチャネルF
ETn++のソースとグランド間には第21チャネルF
ETn、□が夫々接続され、付加された各FETP+t
、nt*にクロックドインバータとしてのクロック信号
が入力されている。
上記4個のFETの直列接続回路は、電源とグランド間
に並列に複数段接続され、1段目のFET直列接続回路
の第1PチャネルFETPt+及び第1PチャネルFE
TPt+のゲートにも共通に上記入力信号が与えられ、
また互いに接続されたドレインは共通に出力端に導かれ
ている。
ここで第2段目以降のFET直列接続回路の第2Pチャ
ネルFETP、、、第2nチャネルFETn1のゲート
に入力するクロック信号φ五、1直は、遅延回路りの出
力信号として与えられる。該遅延回路りは入力信号とし
て前段クロックドインバータを作動させたクロシフ信号
1ト、が与えられており、この前段クロックドインバー
タのクロツク信号1ト、に所望量の遅延を施こした遅延
クロック信号1;i、φ盈が当設の第2PチャネルFE
 T P 五、、第2nチャネルFETn!、に入力さ
れてクロックドインバータを制御する。
上記遅延回路りは第1図(b)に示すようなインバータ
を数段直列に接続してなる回路で、ゲートのスイッチン
グ時間を利用して入カクロック信号Tト、に遅延を施こ
し、遅延クロック信号1;五。
φ1を形成して当設のクロックドインバータを制御する
尚、初段のクロックドインバータにおいても同様に、遅
延回路りを介してクロック信号を入力しても動作させ得
るが、本実施例では、2段目以降について遅延回路りを
接続して構成する。
上記構成からなるデジタル回路において、入力信号φが
“高”から“低゛に変化した場合の動作を説明する。
まず入力信号としてクロック信号φ1が“低”状態に変
化すると、初段クロックドインバータの第1Pチャネル
FETP++はオン、第1nチャネルFETn++はオ
フになり、このP、がオンnilがオフの状態は第2段
以降のクロックドインバータを構成するFETにおいて
も同じである。クロック信号φ1が入力されている第2
PチャネルFETPrtがオンになることがら両Pチャ
ネルFET P Il+  P ltを介して電源と出
力端子間に電流パスが形成される。
一方第2段以降のクロックドインバータにおける第1n
チャネルFETnム1がオフ状態にあることから各段に
おいてグランドへの電流パスはな(、従って出力端には
′高”状態が出力される。
上記入力信号レベルの“高”から“低“への変化に対し
、各段のクロックドインバータを制御するためのクロッ
ク信号は遅延回路りを介して与えられるため、上記信号
レベルの変化時点に対して遅れを伴い、クロック信号φ
、が遅れて出力された時点で第2段クロックドインバー
タの第2PチャネルFETPztがオンに変化、第2n
チャネルFETnttがオフに変化する。第2クロツク
ドインバータの第1PチャネルFETPよ、は既にオン
状態にあるため、両PチャネルFETPt*、P□を介
して電源と出力端間に電流パスが形成され、出力端子(
4)に対して初段出力と第2段出力の合成した電流パス
が形成され、回路としてのインピーダンスは初段電流パ
スのみの場合に比べて低くなる0時間経過に伴って順次
第3段、第4段・・・・のクロックドインバータにおけ
る第2PチャネルFETP+zがオンに変化し、電源と
出力端子(4)間の電流パスを形成して回路のインピー
ダンスを低下させる。最終段の遅延回路りからクロック
信号φ、″iが出力された時点で全ての段の両Pチャネ
ルFETP41.Pstがオンとなって、インピーダン
スが最も低い状態での出力信号が導出される。
このとき全ての段のnチャネルFETn!t、nj□は
オフになっている。
即ち入力信号の“高゛から“低゛への変化に対して、出
力端子(4)には、初段クロックドインバータから順次
次段のクロックドインバータが順次導通して電源と出力
端間の電流パスを形成し、インピーダンスが高から低に
順次変化する状態を作り出す。
入力信号が°゛低”から“高“に切換る場合も、各F巳
Tのオン、オフ関係を逆にした動作が行われ、同様に時
間の経過と共に回路のインピーダンスは高から低に変化
する。
上記のような信号変化時の時間経過に伴うインピーダン
スの変化により、入力信号の立上り、立下りの変化に対
して出力としてはなまった波形の信号を得ることができ
る。このようななまった波形には高調波成分はほとんど
含まれない。
従って上記出力バッファを構成するクロックドインバー
タの接続段数、遅延回路の伝達時間及び回路を構成して
いるFETのインピーダンス等は、出力波形から高調波
成分をほぼ除き得る条件に設定するが、不要輻射低減の
要求度が低い場合には、上記条件を緩和して調整するこ
ともできる。
光器■沫果 以上のように本発明によれば、急峻に変化するデジタル
信号の処理回路に対して、順次遅延して動作するクロッ
クドインバータを利用することにより、出力波形から高
調波成分をほぼ除くことができ、不要輻射の原因を軽減
することができて他の集積回路、電子部品等への影響を
著しく改善することができ、電子機器の信頼性を高める
ことができる。
【図面の簡単な説明】
第1図(a)は本発明による実施例の出力バッファ回路
図、第1図(b)は同実施例の遅延回路の具体例を示す
ブロック図、第2図は従来の不要輻射低減用出力バッフ
ァ回路図である。 P、、、 P□1・・・・p、、、、−第1Pチャネル
FET。 P1宜、P、・・・・P ! g’−第2PチャネルF
ET。 n lit  fl II”・・n il’−”第1n
チャネルFET。 fl lit n 1m”” n !*’−’第2nチ
ャネルFET。 D−・・遅延回路。

Claims (1)

    【特許請求の範囲】
  1. (1)夫々のゲートに入力信号を与え、ドレインを互い
    に接続した第1のPチャネルFET及び第1のnチャネ
    ルFETと、前記第1のPチャネルFET及び第1のn
    チャネルFETの各ソースと電源又はグランド間に接続
    された第2のPチャネルFET及び第2のnチャネルF
    ETと、所望の遅延時間を設定して前記第2のPチャネ
    ルFET及び第2のnチャネルFETの各ゲートに互い
    に反転するクロック信号を供給する遅延回路とを単位回
    路とし、前記単位回路を並列に複数段接続してなること
    を特徴とするデジタル集積回路。
JP63321702A 1988-12-19 1988-12-19 デジタル集積回路 Pending JPH02165724A (ja)

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JP63321702A JPH02165724A (ja) 1988-12-19 1988-12-19 デジタル集積回路

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JP63321702A JPH02165724A (ja) 1988-12-19 1988-12-19 デジタル集積回路

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JP63321702A Pending JPH02165724A (ja) 1988-12-19 1988-12-19 デジタル集積回路

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998042021A1 (fr) * 1997-03-19 1998-09-24 Hitachi, Ltd. Dispositif pour circuit integre semi-conducteur
US6472917B2 (en) 1997-03-19 2002-10-29 Hitachi, Ltd. Semiconductor integrated circuit device having compensation for wiring distance delays
US6798255B2 (en) 2001-05-24 2004-09-28 Hitachi, Ltd. Semiconductor integrated circuit device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62142417A (ja) * 1985-12-17 1987-06-25 Toshiba Corp 論理回路

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