JPH02122721A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH02122721A JPH02122721A JP63276421A JP27642188A JPH02122721A JP H02122721 A JPH02122721 A JP H02122721A JP 63276421 A JP63276421 A JP 63276421A JP 27642188 A JP27642188 A JP 27642188A JP H02122721 A JPH02122721 A JP H02122721A
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- JP
- Japan
- Prior art keywords
- circuit
- control signal
- capacitor
- output
- generated
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- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 11
- 230000001052 transient effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路に関し、特にディジタル回路
の出力信号を外部負荷へ送出する出力バッファ回路に関
する。
の出力信号を外部負荷へ送出する出力バッファ回路に関
する。
従来のこの種の出力バッファ回路は、第３図に示すよう
にインバータ回路３及び４を２段縦続接続した構成を有
しており、入力端子１から与えられるディジタル信号を
通して、出力端子２から外部負荷へ送出する。
にインバータ回路３及び４を２段縦続接続した構成を有
しており、入力端子１から与えられるディジタル信号を
通して、出力端子２から外部負荷へ送出する。
上述した従来の出力バッファ回路では、容量性で容量値
が大きな負荷を駆動する場合に、電源線及び接地線には
過渡的に大きな充電電流が流れ、電源線及び接地線のイ
ンダクタンスにより電源線及び接地線を流れる電流波形
にスパイクを生じ、これに伴なって出力端子２での出力
波形にリンギングを生じて、出力端子２に接続されてい
る負荷側での誤動作を招き易いという欠点がある。
が大きな負荷を駆動する場合に、電源線及び接地線には
過渡的に大きな充電電流が流れ、電源線及び接地線のイ
ンダクタンスにより電源線及び接地線を流れる電流波形
にスパイクを生じ、これに伴なって出力端子２での出力
波形にリンギングを生じて、出力端子２に接続されてい
る負荷側での誤動作を招き易いという欠点がある。
本発明の出力バッファ回路は、入力端子及び出力端子間
に縦続接続した第１及び第２のインバータ回路と、該第
１及び第２のインバータ回路の接続点と接地点との間に
接続されており外部から制御信号を与えて容量値を可変
し得る容量可変手段とを備えている。
に縦続接続した第１及び第２のインバータ回路と、該第
１及び第２のインバータ回路の接続点と接地点との間に
接続されており外部から制御信号を与えて容量値を可変
し得る容量可変手段とを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図であり、第
２図は本発明の第２の実施例を示す回路図である。
２図は本発明の第２の実施例を示す回路図である。
第１図において、入力端子１及び出力端子２間にはイン
バータ回路３及び４を縦続接続し、両者の接続点には、
ＮチャネルＭＯ３形のトランジスタ５のソース及びドレ
インと容量Ｃ１とを直列接続した回路を、並列に接続し
て容量ＣＩの一端を接地しである。トランジスタ５のゲ
ートには、制御端子７から制御信号が印加される。この
制御信号を論理値°“０゛′の電圧にすると、トランジ
スタ５のソース及びドレイン間は非導通状態になり、第
３図の従来回路と同じ動作をする。また、制御信号を論
理値“１”の電圧にすると、トランジスタ５のソース及
びトレイン間は導通状態となり、インバータ回路３及び
４の接続てと接地点との間に容量Ｃ１が接続された状態
になる。この容量Ｃ１の接続により、インバータ回路４
の入力信号波形は、インバータ回路３の出力インピーダ
ンスと容量Ｃ１とで決まる時定数で、容量Ｃ１を接続し
ない場合よりもなまった過渡波形になり、インバータ回
路４が動作する際に流れる電流の時間変化率を従来より
も小さくできる。出力バッファ回路では、大きな容量性
負荷を駆動できるようにインバータ４を流れる電流はイ
ンバータ３に比べ大きくしであるので、インバータ４の
電流の時間変化率を小さくすることにより出力端子２で
の出力波形にインギングが生じるのを防止できる。
バータ回路３及び４を縦続接続し、両者の接続点には、
ＮチャネルＭＯ３形のトランジスタ５のソース及びドレ
インと容量Ｃ１とを直列接続した回路を、並列に接続し
て容量ＣＩの一端を接地しである。トランジスタ５のゲ
ートには、制御端子７から制御信号が印加される。この
制御信号を論理値°“０゛′の電圧にすると、トランジ
スタ５のソース及びドレイン間は非導通状態になり、第
３図の従来回路と同じ動作をする。また、制御信号を論
理値“１”の電圧にすると、トランジスタ５のソース及
びトレイン間は導通状態となり、インバータ回路３及び
４の接続てと接地点との間に容量Ｃ１が接続された状態
になる。この容量Ｃ１の接続により、インバータ回路４
の入力信号波形は、インバータ回路３の出力インピーダ
ンスと容量Ｃ１とで決まる時定数で、容量Ｃ１を接続し
ない場合よりもなまった過渡波形になり、インバータ回
路４が動作する際に流れる電流の時間変化率を従来より
も小さくできる。出力バッファ回路では、大きな容量性
負荷を駆動できるようにインバータ４を流れる電流はイ
ンバータ３に比べ大きくしであるので、インバータ４の
電流の時間変化率を小さくすることにより出力端子２で
の出力波形にインギングが生じるのを防止できる。
第２図は、第１の実施例く第１図参照）に更にトランジ
スタ６及び容量Ｃ２から成る回路を付加接続した構成例
を示す。容ｉｔ Ｃ１及びＣ２を相違なる値にしておけ
ば、容量値を３段階切替えて可変し得、負荷容量や配線
インダクタンスの大きさに応じて出力波形の調整を３段
階行える。
スタ６及び容量Ｃ２から成る回路を付加接続した構成例
を示す。容ｉｔ Ｃ１及びＣ２を相違なる値にしておけ
ば、容量値を３段階切替えて可変し得、負荷容量や配線
インダクタンスの大きさに応じて出力波形の調整を３段
階行える。
以上説明したように本発明は、バッファ回路の段間で容
量を切替え接続することにより、出力バッファ回路が動
作する際の過渡電流の時間変化率を切替え選択可能にな
り、出力波形に生ずるリンギングを従来よりも減少し得
る効果がある。
量を切替え接続することにより、出力バッファ回路が動
作する際の過渡電流の時間変化率を切替え選択可能にな
り、出力波形に生ずるリンギングを従来よりも減少し得
る効果がある。
第１図及び第２図は本発明の実施例の回路図、第３図は
従来の出力バッファ回路の回路図である。 １・・・入力端子、２・・・出力端子、３，４・・・イ
ンバータ回路、５，６・・・トランジスタ、７，８・・
・制御端子、Ｃ，、Ｃ２・・・容量。 第 〆 第 因 菊 コ テ
従来の出力バッファ回路の回路図である。 １・・・入力端子、２・・・出力端子、３，４・・・イ
ンバータ回路、５，６・・・トランジスタ、７，８・・
・制御端子、Ｃ，、Ｃ２・・・容量。 第 〆 第 因 菊 コ テ
Claims (1)
- 入力端子及び出力端子間に縦続接続した第１及び第２の
インバータ回路と、該第１及び第２のインバータ回路の
接続点と接地点との間に接続されており外部から制御信
号を与えて容量値を可変し得る容量可変手段とを備えて
いることを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276421A JPH02122721A (ja) | 1988-10-31 | 1988-10-31 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276421A JPH02122721A (ja) | 1988-10-31 | 1988-10-31 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122721A true JPH02122721A (ja) | 1990-05-10 |
Family
ID=17569178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276421A Pending JPH02122721A (ja) | 1988-10-31 | 1988-10-31 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5799860A (en) * | 1995-08-07 | 1998-09-01 | Applied Materials, Inc. | Preparation and bonding of workpieces to form sputtering targets and other assemblies |
-
1988
- 1988-10-31 JP JP63276421A patent/JPH02122721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5799860A (en) * | 1995-08-07 | 1998-09-01 | Applied Materials, Inc. | Preparation and bonding of workpieces to form sputtering targets and other assemblies |
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