JPH08139585A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH08139585A JPH08139585A JP6276188A JP27618894A JPH08139585A JP H08139585 A JPH08139585 A JP H08139585A JP 6276188 A JP6276188 A JP 6276188A JP 27618894 A JP27618894 A JP 27618894A JP H08139585 A JPH08139585 A JP H08139585A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ型ＦＥＴで構成された出力バッファ
回路で、駆動する伝送路の受端側での反射によるオーバ
シュートを低減させることを目的とする。 【構成】 ＰＭＯＳトランジスタ１とＮＭＯＳトランジ
スタ２とで構成されたＣＭＯＳ型インバータにおいて、
ＮＭＯＳトランジスタ２とグランドとの間に、基板電極
を前記インバータの出力１０２に接続したＮＭＯＳトラ
ンジスタ３を接続し、ＮＭＯＳトランジスタ３のゲート
電極にはＮＭＯＳトランジスタ３のスレッショルド電圧
程度の負の電圧を与える。
回路で、駆動する伝送路の受端側での反射によるオーバ
シュートを低減させることを目的とする。 【構成】 ＰＭＯＳトランジスタ１とＮＭＯＳトランジ
スタ２とで構成されたＣＭＯＳ型インバータにおいて、
ＮＭＯＳトランジスタ２とグランドとの間に、基板電極
を前記インバータの出力１０２に接続したＮＭＯＳトラ
ンジスタ３を接続し、ＮＭＯＳトランジスタ３のゲート
電極にはＮＭＯＳトランジスタ３のスレッショルド電圧
程度の負の電圧を与える。
Description
【０００１】
【産業上の利用分野】本発明は、伝送線路上の信号の反
射による電圧の上昇で論理値が反転するのを防止するた
めの出力バッファ回路に関する。
射による電圧の上昇で論理値が反転するのを防止するた
めの出力バッファ回路に関する。
【０００２】
【従来の技術】伝送線路の終端に設置する終端回路が特
公平２−１９６５２８に示されている。この公報に示さ
れた技術は、抵抗素子のかわりにＭＯＳトランジスタを
使用して、ＭＯＳトランジスタのオン抵抗で終端し、伝
送線路とのインピーダンスマッチングをとり反射を低減
しようとするものである。
公平２−１９６５２８に示されている。この公報に示さ
れた技術は、抵抗素子のかわりにＭＯＳトランジスタを
使用して、ＭＯＳトランジスタのオン抵抗で終端し、伝
送線路とのインピーダンスマッチングをとり反射を低減
しようとするものである。
【０００３】
【発明が解決しようとする課題】この一例では、終端回
路側に４個のトランジスタを必要とする装置を通常の装
置の他に設けなければならない欠点がある。さらに高周
波になればなる程、その消費電力も大きなものが必要と
される。
路側に４個のトランジスタを必要とする装置を通常の装
置の他に設けなければならない欠点がある。さらに高周
波になればなる程、その消費電力も大きなものが必要と
される。
【０００４】本発明の目的は、伝送線路上の信号の反射
による電圧の上昇で論理値が反射するいわゆるオーバシ
ュートを防止するようにした出力バッファ回路を提供す
ることにある。
による電圧の上昇で論理値が反射するいわゆるオーバシ
ュートを防止するようにした出力バッファ回路を提供す
ることにある。
【０００５】本発明の他の目的は、現在の終端回路側を
そのままの構成にしながらオーバシュートを防止するよ
うにした出力バッファ回路を提供することにある。
そのままの構成にしながらオーバシュートを防止するよ
うにした出力バッファ回路を提供することにある。
【０００６】本発明の他の目的は、消費電力を節減しつ
つオーバシュートを防止するようにした出力バッファ回
路を提供することにある。
つオーバシュートを防止するようにした出力バッファ回
路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の第１の出力バッ
ファ回路は、入力端子にそれぞれのゲート端子を共通に
接続し出力端子にそれぞれのドレイン端子を共通に接続
したＰＭＯＳ型ＦＥＴおよびＮＯＭＳ型ＦＥＴを備え、
前記出力端子に負の電圧が与えられたとき前記ＰＭＯＳ
型ＦＥＴおよび前記ＮＭＯＳ型ＦＥＴに電流を流れにく
くする高抵抗素子を前記ＮＭＯＳ型ＦＥＴに接続したこ
とを特徴とする。
ファ回路は、入力端子にそれぞれのゲート端子を共通に
接続し出力端子にそれぞれのドレイン端子を共通に接続
したＰＭＯＳ型ＦＥＴおよびＮＯＭＳ型ＦＥＴを備え、
前記出力端子に負の電圧が与えられたとき前記ＰＭＯＳ
型ＦＥＴおよび前記ＮＭＯＳ型ＦＥＴに電流を流れにく
くする高抵抗素子を前記ＮＭＯＳ型ＦＥＴに接続したこ
とを特徴とする。
【０００８】本発明の第２の出力バッファ回路は、入力
端子にゲート端子を接続し出力端子にドレイン端子を接
続したＰＭＯＳ型ＦＥＴと、前記入力端子にゲート端子
を接続し前記出力端子にドレイン端子を接続したＮＭＯ
Ｓ型ＦＥＴと、前記出力端子に基板電極を接続しゲート
端子に負の電圧を受けるエンハンスメントＰＭＯＳ型Ｆ
ＥＴとを含むことを特徴とする。
端子にゲート端子を接続し出力端子にドレイン端子を接
続したＰＭＯＳ型ＦＥＴと、前記入力端子にゲート端子
を接続し前記出力端子にドレイン端子を接続したＮＭＯ
Ｓ型ＦＥＴと、前記出力端子に基板電極を接続しゲート
端子に負の電圧を受けるエンハンスメントＰＭＯＳ型Ｆ
ＥＴとを含むことを特徴とする。
【０００９】本発明の第３の出力バッファ回路は、入力
端子にゲート端子を接続し出力端子にドレイン端子を接
続したＰＭＯＳ型ＦＥＴと、前記入力端子にゲート端子
を接続し前記出力端子にドレイン端子を接続したＮＭＯ
Ｓ型ＦＥＴと、前記出力端子に基板電極を接続しゲート
端子に正の電圧を受けるディプレッションＰＭＯＳ型Ｆ
ＥＴとを含むことを特徴とする。
端子にゲート端子を接続し出力端子にドレイン端子を接
続したＰＭＯＳ型ＦＥＴと、前記入力端子にゲート端子
を接続し前記出力端子にドレイン端子を接続したＮＭＯ
Ｓ型ＦＥＴと、前記出力端子に基板電極を接続しゲート
端子に正の電圧を受けるディプレッションＰＭＯＳ型Ｆ
ＥＴとを含むことを特徴とする。
【００１０】本発明の第４の出力バッファ回路は、入力
端子にゲート端子を接続し出力端子にドレイン端子を接
続したＰＭＯＳ型ＦＥＴと、前記入力端子にゲート端子
を接続し前記出力端子にドレイン端子を接続したＮＭＯ
Ｓ型ＦＥＴと、前記出力端子にゲート端子を接続し基板
電極に負の電圧を受けるエンハンスメントＮＭＯＳ型Ｆ
ＥＴとを含むことを特徴とする。
端子にゲート端子を接続し出力端子にドレイン端子を接
続したＰＭＯＳ型ＦＥＴと、前記入力端子にゲート端子
を接続し前記出力端子にドレイン端子を接続したＮＭＯ
Ｓ型ＦＥＴと、前記出力端子にゲート端子を接続し基板
電極に負の電圧を受けるエンハンスメントＮＭＯＳ型Ｆ
ＥＴとを含むことを特徴とする。
【００１１】本発明の第５の出力バッファ回路は、入力
端子にゲート端子を接続し出力端子にドレイン端子を接
続したＰＭＯＳ型ＦＥＴと、前記入力端子にゲート端子
を接続し前記出力端子にドレイン端子を接続したＮＭＯ
Ｓ型ＦＥＴと、前記出力端子にゲート端子を接続し基板
電極に正の電圧を受けるディプレッションＮＭＯＳ型Ｆ
ＥＴとを含むことを特徴とする。
端子にゲート端子を接続し出力端子にドレイン端子を接
続したＰＭＯＳ型ＦＥＴと、前記入力端子にゲート端子
を接続し前記出力端子にドレイン端子を接続したＮＭＯ
Ｓ型ＦＥＴと、前記出力端子にゲート端子を接続し基板
電極に正の電圧を受けるディプレッションＮＭＯＳ型Ｆ
ＥＴとを含むことを特徴とする。
【００１２】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１３】図１を参照すると、本発明の第１の実施例
は、電源端子ＶＤＤにソース端子および基板電極端子を
接続し、ＣＭＯＳ型ＦＥＴ出力バッファ回路の入力端子
１０１にゲート端子を接続した第１のエンハンスメント
ＰＭＯＳ型ＦＥＴ１，このＦＥＴ１のドレイン端子にド
レイン端子を接続し入力端子１０１にゲート端子を接続
し基板電極にグランドレベルの電位を与えたエンハンス
メントＮＭＯＳ型ＦＥＴ２，このＦＥＴ２のソース端子
にソース端子を接続し入力端子１０３にゲート端子を接
続しグランドレベルの電位をドレイン端子に与える第２
のエンハンスメントＰＭＯＳ型ＦＥＴ３，およびこの第
２のエンハンスメントＰＭＯＳ型ＦＥＴ３の基板電極に
接続されるとともに、第１のエンハンスメントＰＭＯＳ
型ＦＥＴ１のドレイン端子とエンハンスメントＮＭＯＳ
型ＦＥＴ２のドレイン端子との接続線に接続されたＣＭ
ＯＳ型ＦＥＴ出力バッファ回路の出力端子１０２を含
む。
は、電源端子ＶＤＤにソース端子および基板電極端子を
接続し、ＣＭＯＳ型ＦＥＴ出力バッファ回路の入力端子
１０１にゲート端子を接続した第１のエンハンスメント
ＰＭＯＳ型ＦＥＴ１，このＦＥＴ１のドレイン端子にド
レイン端子を接続し入力端子１０１にゲート端子を接続
し基板電極にグランドレベルの電位を与えたエンハンス
メントＮＭＯＳ型ＦＥＴ２，このＦＥＴ２のソース端子
にソース端子を接続し入力端子１０３にゲート端子を接
続しグランドレベルの電位をドレイン端子に与える第２
のエンハンスメントＰＭＯＳ型ＦＥＴ３，およびこの第
２のエンハンスメントＰＭＯＳ型ＦＥＴ３の基板電極に
接続されるとともに、第１のエンハンスメントＰＭＯＳ
型ＦＥＴ１のドレイン端子とエンハンスメントＮＭＯＳ
型ＦＥＴ２のドレイン端子との接続線に接続されたＣＭ
ＯＳ型ＦＥＴ出力バッファ回路の出力端子１０２を含
む。
【００１４】次に本発明の第１の実施例の動作について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１５】図１および図２を参照すると、本発明の第
１の実施例の入力端子１０３にグランドレベルよりも第
２のエンハンスメントＰＭＯＳ型ＦＥＴ３のスレッショ
ルド電圧程度低い負の電圧を与えることにより出力端子
１０２の電圧がグランドレベルよりも高い電圧のときに
は、第２のエンハンスメントＰＭＯＳ型ＦＥＴ３が常に
オン状態となる。一方、出力端子１０２の電圧がグラン
ドレベルよりも低い電圧のときには、オフ状態になる。
１の実施例の入力端子１０３にグランドレベルよりも第
２のエンハンスメントＰＭＯＳ型ＦＥＴ３のスレッショ
ルド電圧程度低い負の電圧を与えることにより出力端子
１０２の電圧がグランドレベルよりも高い電圧のときに
は、第２のエンハンスメントＰＭＯＳ型ＦＥＴ３が常に
オン状態となる。一方、出力端子１０２の電圧がグラン
ドレベルよりも低い電圧のときには、オフ状態になる。
【００１６】入力端子１０１へのローレベル信号の入力
に応答して、第１および第２のエンハンスメントＰＭＯ
Ｓ型ＦＥＴ１および３はオン状態，エンハンスメントＮ
ＭＯＳ型ＦＥＴ２はオフ状態になり出力端子１０２には
ハイレベルの信号が出力される。
に応答して、第１および第２のエンハンスメントＰＭＯ
Ｓ型ＦＥＴ１および３はオン状態，エンハンスメントＮ
ＭＯＳ型ＦＥＴ２はオフ状態になり出力端子１０２には
ハイレベルの信号が出力される。
【００１７】出力端子１０２は伝送線路（図示せず）に
接続されている。このため、伝送線路の受端側からの反
射信号により負の電圧が与えられたとしても、第２のエ
ンハンスメントＰＭＯＳ型ＦＥＴ３がオフ状態になり出
力端子１０２に流れ込む電流が流れにくくなる。従って
出力電圧・電流特性は図２のようになり受端側へさらに
反射する反射波での受端側の論理値の反転というオーバ
シュートは小さくなる。
接続されている。このため、伝送線路の受端側からの反
射信号により負の電圧が与えられたとしても、第２のエ
ンハンスメントＰＭＯＳ型ＦＥＴ３がオフ状態になり出
力端子１０２に流れ込む電流が流れにくくなる。従って
出力電圧・電流特性は図２のようになり受端側へさらに
反射する反射波での受端側の論理値の反転というオーバ
シュートは小さくなる。
【００１８】次に本発明の第２の実施例について図３を
参照して詳細に説明する。
参照して詳細に説明する。
【００１９】図３を参照すると、本発明の第２の実施例
の特徴は、第１の実施例の第２のエンハンスメントＰＭ
ＯＳ型ＦＥＴ３の代りに、ディプレッションＰＭＯＳ型
ＦＥＴ４を接続して、このＦＥＴ４の入力端子１０３に
正の電圧が与えられることにある。
の特徴は、第１の実施例の第２のエンハンスメントＰＭ
ＯＳ型ＦＥＴ３の代りに、ディプレッションＰＭＯＳ型
ＦＥＴ４を接続して、このＦＥＴ４の入力端子１０３に
正の電圧が与えられることにある。
【００２０】すなわち、本発明の第２の実施例は、電源
端子ＶＤＤにソース端子および基板電極端子を接続し、
ＣＭＯＳ型ＦＥＴ出力バッファ回路の入力端子１０１に
ゲート端子を接続したエンハンスメントＰＭＯＳ型ＦＥ
Ｔ１，このＦＥＴ１のドレイ端子にドレイン端子を接続
し入力端子１０１にゲート端子を接続し、基板電極にグ
ランドレベルの電位を供給したエンハンスメントＮＭＯ
Ｓ型ＦＥＴ２，このＦＥＴ２のソース端子および入力端
子１０３に接続しグランドレベルの電位を与えるディプ
レッションＰＭＯＳ型ＦＥＴ４，およびこのディプレッ
ションＰＭＯＳ型ＦＥＴ４およびエンハンスメントＰＭ
ＯＳ型ＦＥＴ１のドレイン端子とエンハンスメントＮＭ
ＯＳ型ＦＥＴ１のドレイン端子との接続線に接続された
ＣＭＯＳ型ＦＥＴ出力バッファ回路の出力端子１０２を
含む。
端子ＶＤＤにソース端子および基板電極端子を接続し、
ＣＭＯＳ型ＦＥＴ出力バッファ回路の入力端子１０１に
ゲート端子を接続したエンハンスメントＰＭＯＳ型ＦＥ
Ｔ１，このＦＥＴ１のドレイ端子にドレイン端子を接続
し入力端子１０１にゲート端子を接続し、基板電極にグ
ランドレベルの電位を供給したエンハンスメントＮＭＯ
Ｓ型ＦＥＴ２，このＦＥＴ２のソース端子および入力端
子１０３に接続しグランドレベルの電位を与えるディプ
レッションＰＭＯＳ型ＦＥＴ４，およびこのディプレッ
ションＰＭＯＳ型ＦＥＴ４およびエンハンスメントＰＭ
ＯＳ型ＦＥＴ１のドレイン端子とエンハンスメントＮＭ
ＯＳ型ＦＥＴ１のドレイン端子との接続線に接続された
ＣＭＯＳ型ＦＥＴ出力バッファ回路の出力端子１０２を
含む。
【００２１】次に本発明の第３の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２２】図４を参照すると、本発明の第３の実施例
の特徴は、第１の実施例におけるエンハンスメントＰＭ
ＯＳ型ＦＥＴ３の代りに、第２のエンハンスメントＮＭ
ＯＳ型ＦＥＴ５を接続し，入力端子１０３にはこのＦＥ
Ｔ５の基板電極への入力端子としゲート電極を出力端子
１０２に接続していることにある。
の特徴は、第１の実施例におけるエンハンスメントＰＭ
ＯＳ型ＦＥＴ３の代りに、第２のエンハンスメントＮＭ
ＯＳ型ＦＥＴ５を接続し，入力端子１０３にはこのＦＥ
Ｔ５の基板電極への入力端子としゲート電極を出力端子
１０２に接続していることにある。
【００２３】すなわち、本発明の第３の実施例は、電源
端子ＶＤＤにソース端子および基板電極端子を接続し、
ＣＭＯＳ型ＦＥＴ出力バッファ回路の入力端子１０１に
ゲート端子を接続したエンハンスメントＰＭＯＳ型ＦＥ
Ｔ１，このＦＥＴ１のドレイン端子にドレイン端子を接
続し入力端子１０１にゲート端子を接続し基板電極にグ
ランドレベルの電位を供給した第１のエンハンスメント
ＮＭＯＳ型ＦＥＴ２，このＦＥＴ２のソース端子にドレ
イン端子を接続し入力端子１０３を基板電極に接続する
とともにソース端子にグランドレベルの電位を供給する
第２のエンハンスメントＮＭＯＳ型ＦＥＴ５，およびこ
のＦＥＴ５のゲート端子およびエンハンスメントＰＭＯ
Ｓ型ＦＥＴ１のドレイン端子とエンハンス型ＮＭＯＳ型
ＦＥＴ２のドレイン端子との接続線に接続されたＣＭＯ
Ｓ型ＦＥＴ出力バッファ回路の出力端子１０２を含む。
端子ＶＤＤにソース端子および基板電極端子を接続し、
ＣＭＯＳ型ＦＥＴ出力バッファ回路の入力端子１０１に
ゲート端子を接続したエンハンスメントＰＭＯＳ型ＦＥ
Ｔ１，このＦＥＴ１のドレイン端子にドレイン端子を接
続し入力端子１０１にゲート端子を接続し基板電極にグ
ランドレベルの電位を供給した第１のエンハンスメント
ＮＭＯＳ型ＦＥＴ２，このＦＥＴ２のソース端子にドレ
イン端子を接続し入力端子１０３を基板電極に接続する
とともにソース端子にグランドレベルの電位を供給する
第２のエンハンスメントＮＭＯＳ型ＦＥＴ５，およびこ
のＦＥＴ５のゲート端子およびエンハンスメントＰＭＯ
Ｓ型ＦＥＴ１のドレイン端子とエンハンス型ＮＭＯＳ型
ＦＥＴ２のドレイン端子との接続線に接続されたＣＭＯ
Ｓ型ＦＥＴ出力バッファ回路の出力端子１０２を含む。
【００２４】次に本発明の第４の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２５】図５を参照すると、本発明の第４の実施例
の特徴は、第１の実施例における第２のエンハンスメン
トＰＭＯＳ型ＦＥＴ３の代りにディプレッションＮＭＯ
Ｓ型ＦＥＴ６を接続し、入力端子１０３からＦＥＴ６の
基板電極への入力として負の電圧を与え、ゲート電極端
子を出力端子１０２に接続していることにある。
の特徴は、第１の実施例における第２のエンハンスメン
トＰＭＯＳ型ＦＥＴ３の代りにディプレッションＮＭＯ
Ｓ型ＦＥＴ６を接続し、入力端子１０３からＦＥＴ６の
基板電極への入力として負の電圧を与え、ゲート電極端
子を出力端子１０２に接続していることにある。
【００２６】すなわち、本発明の第４の実施例は、電源
端子ＶＤＤにソース端子および基板電極端子を接続しＣ
ＭＯＳ型ＦＥＴ出力バッファ回路の入力端子１０１にゲ
ート端子を接続したエンハンスメントＰＭＯＳ型ＦＥＴ
１，このＦＥＴ１のドレイン端子にドレイン端子を接続
し入力端子１０１にゲート端子を接続し基板電極にグラ
ンドレベルの電位を与えたエンハンスメントＮＭＯＳ型
ＦＥＴ２，およびこのＦＥＴ２のソース端子入力端子１
０３および出力端子１０２に接続されグランドレベルの
電位を供給するディプレッションＮＭＯＳ型ＦＥＴ６を
含む。
端子ＶＤＤにソース端子および基板電極端子を接続しＣ
ＭＯＳ型ＦＥＴ出力バッファ回路の入力端子１０１にゲ
ート端子を接続したエンハンスメントＰＭＯＳ型ＦＥＴ
１，このＦＥＴ１のドレイン端子にドレイン端子を接続
し入力端子１０１にゲート端子を接続し基板電極にグラ
ンドレベルの電位を与えたエンハンスメントＮＭＯＳ型
ＦＥＴ２，およびこのＦＥＴ２のソース端子入力端子１
０３および出力端子１０２に接続されグランドレベルの
電位を供給するディプレッションＮＭＯＳ型ＦＥＴ６を
含む。
【００２７】以上述べた第２〜第４の実施例は第１の実
施例の動作と同様のため説明を省略する。
施例の動作と同様のため説明を省略する。
【００２８】
【発明の効果】次に本発明の効果について図面を参照し
て説明する。
て説明する。
【００２９】図６〜図９に示されるベルシェロン図法を
用いた伝送線路上の波形解析を参照しながら従来技術と
本発明の一実施例における反射波形の違いを説明する。
用いた伝送線路上の波形解析を参照しながら従来技術と
本発明の一実施例における反射波形の違いを説明する。
【００３０】このベルシェロン図法１２特開平２−１９
６５２８号公報の図面にも示されるように、特性インピ
ーダンスの与えられた伝送ライン上の信号の応答特性を
確実に把握するために、ライン上の特定の場所における
電流と電圧の変化に着目する方法は便利であることが知
られている。
６５２８号公報の図面にも示されるように、特性インピ
ーダンスの与えられた伝送ライン上の信号の応答特性を
確実に把握するために、ライン上の特定の場所における
電流と電圧の変化に着目する方法は便利であることが知
られている。
【００３１】出力波形が“Ｈ”レベルから“Ｌ”レベル
に変化したときの受端側での波形の変化について説明す
る。
に変化したときの受端側での波形の変化について説明す
る。
【００３２】図６および図８に示される“Ｌ”レベル時
の出力電圧（Ｖ）−電流（Ｉ）特性と受端側の入力電圧
（Ｖ）−電流（Ｉ）特性が同一グラフ上にプロットされ
ている。この結果、ベルシェロンの方式を用いて図７お
よび図９に示されるような受端側の入力波形が求められ
る。
の出力電圧（Ｖ）−電流（Ｉ）特性と受端側の入力電圧
（Ｖ）−電流（Ｉ）特性が同一グラフ上にプロットされ
ている。この結果、ベルシェロンの方式を用いて図７お
よび図９に示されるような受端側の入力波形が求められ
る。
【００３３】図６および図７に示される従来例では、出
力の特性で電圧が負の電位のときにも電流が流れやすい
低抵抗特性になっている。このため、３回目の受端側
への入力波形に比較的高レベルなオーバシュートが生ず
る。
力の特性で電圧が負の電位のときにも電流が流れやすい
低抵抗特性になっている。このため、３回目の受端側
への入力波形に比較的高レベルなオーバシュートが生ず
る。
【００３４】図８および図９に示される本発明の一実施
例では、出力の電圧が負の電位のときには電流が流れに
くい高抵抗特性になっているためオーバシュートが発生
しない。
例では、出力の電圧が負の電位のときには電流が流れに
くい高抵抗特性になっているためオーバシュートが発生
しない。
【００３５】第２〜第５の実施例では、ディプレッショ
ンＰＭＯＳ型ＦＥＴ，エンハンスメントＮＭＯＳ型ＦＥ
Ｔ，ディプレッションＮＭＯＳ型ＦＥＴを使用して第１
の実施例と同じ効果が得られる。すなわち、本発明は、
レイアウトやプロセス等の制約を受けずにＦＥＴの種類
を選択でき、自由度の高い出力バッファを構成できる。
ンＰＭＯＳ型ＦＥＴ，エンハンスメントＮＭＯＳ型ＦＥ
Ｔ，ディプレッションＮＭＯＳ型ＦＥＴを使用して第１
の実施例と同じ効果が得られる。すなわち、本発明は、
レイアウトやプロセス等の制約を受けずにＦＥＴの種類
を選択でき、自由度の高い出力バッファを構成できる。
【００３６】本発明は、ＣＭＯＳ型ＦＥＴ出力バッファ
回路を構成しているＮＭＯＳ型ＦＥＴとグランドとの間
に別のＦＥＴを接続し、このＦＥＴ電極または基板電極
を該ＣＭＯＳ型ＦＥＴ出力バッファ回路の出力端子に接
続し、基板電極またはゲート電極に適当な電圧を与える
ことにより、該ＣＭＯＳ型ＦＥＴ出力バッファ回路の出
力レベルがローレベルで、伝送線路の受信端からの反射
信号により出力電圧が負になったとき電流が流れにくく
なり、受信端でのオーバシュートが小さくなるという効
果がある。
回路を構成しているＮＭＯＳ型ＦＥＴとグランドとの間
に別のＦＥＴを接続し、このＦＥＴ電極または基板電極
を該ＣＭＯＳ型ＦＥＴ出力バッファ回路の出力端子に接
続し、基板電極またはゲート電極に適当な電圧を与える
ことにより、該ＣＭＯＳ型ＦＥＴ出力バッファ回路の出
力レベルがローレベルで、伝送線路の受信端からの反射
信号により出力電圧が負になったとき電流が流れにくく
なり、受信端でのオーバシュートが小さくなるという効
果がある。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するための
図である。
図である。
【図３】本発明の第２の実施例を示す図である。
【図４】本発明の第３の実施例を示す図である。
【図５】本発明の第４の実施例を示す図である。
【図６】従来技術との比較で本発明の一実施例の効果を
説明するための図である。
説明するための図である。
【図７】従来技術との比較で本発明の一実施例の効果を
説明するための図である。
説明するための図である。
【図８】従来技術との比較で本発明の一実施例の効果を
説明するための図である。
説明するための図である。
【図９】従来技術との比較で本発明の一実施例の効果を
説明するための図である。
説明するための図である。
１，３ エンハンスメントＰＭＯＳ型ＦＥＴ ２，５ エンハンスメントＮＭＯＳ型ＦＥＴ ４ ディプレッションＰＭＯＳ型ＦＥＴ ６ ディプレッションＮＭＯＳ型ＦＥＴ １０１ ＣＭＯＳ型ＦＥＴ出力バッファ回路の入力端
子 １０２ ＣＭＯＳ型ＦＥＴ出力バッファ回路の出力端
子 １０３ 入力端子 ＶＤＤ 電源端子
子 １０２ ＣＭＯＳ型ＦＥＴ出力バッファ回路の出力端
子 １０３ 入力端子 ＶＤＤ 電源端子
Claims (5)
- 【請求項１】 入力端子にそれぞれのゲート端子を共通
に接続し出力端子にそれぞれのドレイン端子を共通に接
続したＰＭＯＳ型ＦＥＴおよびＮＭＯＳ型ＦＥＴを備
え、 前記出力端子に負の電圧が与えられたとき前記ＰＭＯＳ
型ＦＥＴおよび前記ＮＭＯＳ型ＦＥＴに電流を流れにく
くする高抵抗素子を前記ＮＭＯＳ型ＦＥＴに接続したこ
とを特徴とする出力バッファ回路。 - 【請求項２】 前記高抵抗素子として前記出力端子に基
板電極を接続しゲート端子に負の電圧を受けるエンハン
スメントＰＭＯＳ型ＦＥＴを備えたことを特徴とする請
求項１記載の出力バッファ回路。 - 【請求項３】 前記高抵抗素子として前記出力端子に基
板電極を接続しゲート端子に正の電圧を受けるディプレ
ッションＰＭＯＳ型ＦＥＴを備えたことを特徴とする請
求項１記載の出力バッファ回路。 - 【請求項４】 前記高抵抗素子として前記出力端子にゲ
ート端子を接続し基板電極に負の電圧を受けるエンハン
スメントＮＭＯＳ型ＦＥＴを備えたことを特徴とする請
求項１記載の出力バッファ回路。 - 【請求項５】 前記高抵抗素子として前記出力端子にゲ
ート端子を接続し基板電極に正の電圧を受けるディプレ
ッション型ＭＯＳＦＥＴとを含むことを特徴とする請求
項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276188A JP2663884B2 (ja) | 1994-11-10 | 1994-11-10 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276188A JP2663884B2 (ja) | 1994-11-10 | 1994-11-10 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139585A true JPH08139585A (ja) | 1996-05-31 |
| JP2663884B2 JP2663884B2 (ja) | 1997-10-15 |
Family
ID=17565936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6276188A Expired - Fee Related JP2663884B2 (ja) | 1994-11-10 | 1994-11-10 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663884B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162824A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0432313A (ja) * | 1990-05-29 | 1992-02-04 | Toshiba Corp | 出力回路 |
-
1994
- 1994-11-10 JP JP6276188A patent/JP2663884B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162824A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0432313A (ja) * | 1990-05-29 | 1992-02-04 | Toshiba Corp | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663884B2 (ja) | 1997-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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