JPH02305218A

JPH02305218A - 半導体集積回路

Info

Publication number: JPH02305218A
Application number: JP1127113A
Authority: JP
Inventors: Toru Shiomi; 徹塩見
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-05-19
Filing date: 1989-05-19
Publication date: 1990-12-18
Anticipated expiration: 2010-09-06
Also published as: US5359553A; JPH0783248B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明はレベル変換回路に関し、特に異種の論理回路
間を連結するレベル変換回路に関する。

［従来の技術］従来より、たとえば、高速動作か可能なＥＣＬ（エミッ
タ結合論理）回路と消費電力が少ない０Ｍ０８回路とを
連結するための種々のレベル変換回路が開発されている
。第５図は、ＥＣＬレベルの信号をＭＯＳレベルの信号
に変換する従来のしベル変換回路の一例を示す回路図で
ある。第５図のレベル変換回路は、特開昭６０−１３２
４１６・号公報、特開昭６２’−１２３８２’５号公籟
等に示−されている。

第５図において、ＥＣＬバッファ回路１は、バイホーラ
ＥＣＬ回路により構成され、ＥｃＬレベ′ルの信号Ａを
受け、ＥＣＬレベルの相補４信号ａ。

■を出力する。レベル変換回路２ａは、２つのカレント
ミラー回路により構成され、ＥｃＬレベルの相補な信号
ａ、ａを受け、ＭＯＳレベルの相補な信号す、ｂを出力
する。Ｂ１ＣＭＯＳドライバ回路３は、バイ４ポーラト
ランジスタとＣＭＯＳ回路との複合によ゛り構成され、
レベル変換回路２ａから出力される相補な信号す、ｂの
ドライブ能力を増加させるために用いられる。

ＥＣＬバッファ回路１は、ＮＰＮ）ランジスタ１１．１
２および抵抗１３を含むＥＣＬ入力回路部と、抵抗１４
．１５．１９およびＮＰＮ）ランジスタ１６，１７．１
８を含むカレントスイッチ部と、ＮＰＮトランジス９２
０．２１，２２．２３および抵抗２４．２５を含むＥＣ
Ｌ出力回路部とからなる。

な１に上記のＥｃＬバッ、ア回路の構成は、特開昭６０
−２．１．７７．２．５号公報に開示されている。

通常、正側の電源電圧ｖｃ０はＯＶに設定され、負側の
電源電圧ＶＥＥは−４，５Ｖまたは−５，２ｖに設定さ
れる。ＮＰＮ）ランジスタ１１のベースにはＥＣＬレベ
ルの信号Ａが与えられる。信号１７）「□ヨ―２．．よ
−。、９ワあめ、「。ルベルは−１゜？’Ｖである。エ
ミッタフォロワトランジスタであるＮＰＮトランジスタ
２０および２１のエミッタからは、それぞれＥＣＬレベ
ルの信号ａ、ａが出力される。信号ａ、ａのｒＨＪレー
ベルは、電源電圧Ｖ０゜からエミッタフォロワトランジ
スタのベース・エミッタ間電圧ＶＢＥだけ低下したレベ
ル（約−〇、８Ｖ）となる。信号ａ。

ｉのｒＬＪ　レベルｖＬは、次式により求められる。

ＶＬ−Ｖ。ｃ−１−Ｒ−ｖ、、Ｅ　　　　−（１）ここ
で、■は抵抗１４または１５に流れる電流の電流値、Ｒ
は抵抗１４または１５の抵抗値である。また、ＮＰＮＩ
−ランジスタ１７のベースには基準電圧Ｖ’Ｂ　Ｂが与
えられる。基準電圧ｖａＢにより入力しきい値が定めら
れる。ＮＰＮトランジスタ１−２．１８，２２．．２３
のベースには基準電圧Ｖ０，１が与えられる。基準電圧
ｖｃ、１によりカレントスイッチ部およびＥＣＬ出力１
回路部の電流値が定められる。

レベル変換回路２ａは、ＰＭＯＳトランジスタ４６、．
４７およびＮＭＯＳトランジスタ４８．４９を含む第１
のカレントミラー回路と、ＰＭＯＳトランジスタ５０．
５１およびＮＭＯＳトランジスタ５２．５３を含む第２
のカレントミラー・とからなる。ＰＭ−ＯＳトランジス
タ４６．５１のゲートには信号ａが与えられ、ＰＭＯＳ
）ランジスタ４７．５０のゲートには信号ｉが与えられ
る。ＰＭＯＳトランジスタ４７とＮＭＯＳトランジスタ
４９との接続点からＭＯＳレベルの信号すが出力さ、れ
、ＰＭＯＳ）ランジスタ５１とＮＭＯＳ）ランジスタ５
３との接続点からＭＯＳレベルの信号■が出力される。

信号す、ｂの「Ｈ」レベルは電源電圧ｖ０゜であり、ｒ
ＬＪレベルは電源電圧ＶＥＥである。

Ｂ１ＣＭＯＳドライバ回路３は、Ｐ’ＭＯＳＩ−ランジ
スタ３２およびＮＭＯＳトランジスタ３３を含む第１の
ＣＭＯＳインバータと、ＰＭＯＳ）ランジスタ３８およ
びＮＭＯＳ）ランジスタ３９を含む第２のＣＭＯＳイン
バータと、ＮＭＯ９）’ランジスタ：（４，，３５を含
む第１のベース制御回路と、ＮＭＯＳトランジスタ４０
．４１を含む第２のベース制御回路と、ＮＰＮトランジ
スタ３６゜３７、．４２．４３とからなる。Ｎ、ＰＮ）
ランジスタ３６，３７およびＮＰＮ）ランジスタ４２．
４３は、正側の電源電圧ｖｃｏと負側の電源電圧Ｖ［Ｅ
との間にそれぞれトーテムポール接続されている。

第１のＣＭＯＳインバータはＮ、ＰＮ）ランジスダ３６
をスイッチ駆動し、第２のＣＭＯＳインバータはＮＰＮ
Ｉ−ランピスタ４２をスイッチ駆動する。第１のベース
制御回路はＮＰＮ）ランジスタ３７のベース電流・を制
御し、第２のベース制御口−６、− 路はＮＰＮ）ランジスタ４３のベース電流を制御する。

ＮＰＮ　ｌ−ランジスタ３６とＮＰＮ　トランジスタ３
７との接続点からＢ１ＣＭＯＳレベルの信号でか出力さ
れ、ＮＰＮ　）ランジスタ４２とＮＰＮトランジスタ４
３との接続点からＢ１ＣＭＯＳレベルの信号Ｃが１４」
力される。信号Ｃ，テのｒＨＪレベルは一〇、４Ｖであ
り、ｒＬＪレベルは−４゜１Ｖまたは−４，８ｖである
。

次に、第５図の回路の動作につい説明する。ここでは、
ＥＣＬレベルの信号ＡがｒＨＪレベル（−０，９Ｖ）か
らｒＬＪ　レベル（−１，７Ｖ）に変化する場合の動作
について説明する。

ＮＰＮ）ランジスタ］１のベースに与えられるＥＣＬの
信号ＡがｒＨＪレベルからｒＬＪレベルに変化すると、
ＮＰＮ　トランジスタ１６のコレクタ電位はｒＬＪレベ
ルからｒＨＪレベルに変化し、ＮＰＮ　トランジスタ１
７のコレクタ電位は逆にｒＨＪレベルからｒ　Ｌ　Ｊレ
ベルに変化する。これにより、ＮＰＮトランジスタ２１
のエミッタ電位は（信号ｉ）はｒＬＪレベルからｒＨＪ
レベルに変化し、ＮＰＮトランジスタ２０のエミッタ電
位（信号ａ）は逆に「Ｈ」レベルからｒＬＪレベルに変
化する。上記のように、信号ａ、ａのｒＨＪレベルは、
電源電圧ＶＣＣからエミッタフォロワトランジスタのベ
ース・エミッタ電圧ＶＢＥだけ低下したレベル（約−〇
、８Ｖ）である。また、信号ａ、ａのｒＬＪレベルは上
記の式（１）により求められる。カレントスイッチ部の
出力の振幅をＩ■とすると、信号ａ、　　ａのｒＬＪレ
ベルは−１，８■となる。

上記のように信号ｉがｒＬＪ　レベルからｒＨＪレベル
に変化し、信号ａが「Ｈ」レベルからｒＬＪレベルに変
化するので、ＰＭＯＳ＋−ランジスタ４６．５１かオン
し、ＰＭＯ５）ランジスタ４７゜５０がオフする。また
、ＮＭＯＳ）ランジスタ４つがオンし、ＮＭＯ５Ｉ−ラ
ンジスタ５３がオフする。したがって、レベル変換回路
２ａから出力される信号■はｒＬＪレベル（電源電圧Ｖ
Ｅ　Ｅ　）からｒＨＪレベル（電源電圧Ｖｃｃ）に変化
し、信号すはｒＨＪレベル（電源電圧Ｖ。。）から「Ｌ
」レベル（電源電圧ｖＥＥ　）に変化する。これらの信
号す、　　ｂのレベルはＭＯＳレベルである。したがっ
て、ＥＣＬレベルからＭＯＳレベルへの変換が行なわれ
たことになる。

レベル変換回路２ａは、ＭＯＳトランジスタにより構成
されているので、ドライブ能力があまり大きくない。し
たがって、次段のＢ１ＣＭＯＳドライバ回路３によりド
ライブ能力を増加させる必要がある。上記のように、信
号■が「Ｉ、」レベル（電源電圧Ｖｃ　Ｅ　）からｒＨ
Ｊレベル（電源電圧Ｖｃ　ｃ　）に変化すると、ｐＭＯ
ｓ＋−ランジスタ３８がオフし、ＮＭＯＳトランジスタ
３９．４０がオンする。これにより、ＮＭＯＳトランジ
スタ４］がオフする。したがって、ＮＰＮトランジスタ
４２がオフし、Ｎ　Ｐ　Ｎ　＋−ランジスタ４３がオン
する。その結果、Ｂ１ＣＭＯＳドライバ回路３から出力
される信号ＣはｒＬＪレベル（ＶＥ　Ｅ　＋０゜４’　
Ｖ　）になる。

一方、上記のように、信号すがｒ　ＨＪレベル（電源電
圧ｖｃ　ｃ　）からｒＬＪレベル（電源電圧ｖＥＥ　）
に変化すると、ＰＭＯＳ）ランジスタ３２がオンし、Ｎ
ＭＯＳ）ランジスタ３３，３４がオフする。これにより
、ＮＭＯ５Ｉ−ランジスタ３５がオンする。したがって
、ＮＰＮ）ランジスタ３６がオンし、ＮＰＮトランジス
タ３７がオフする。その結果、Ｂ１ＣＭＯＳドライバ回
路３から出力される信号でがｒＨＪレベル（Ｖｃ　ｃ’
　　０゜４Ｖ）になる。

逆に、ＥＣＬレベルの信号ＡがｒＬＪレベルからｒＨＪ
レベルに変化する場合においても、同様の動作により、
信号ＴがＥＣＬレベルのｒＬＦレベルとなり、信号ａが
ＥＣＬレベルのｒＨＪレベルとなる。これにより、信号
■がＭＯＳレベルのｒＬＪレベルとなり、信号すがＭＯ
ＳレベルのｒＨＪ　レベルとなる。さらに、信号でがＢ
１ＣＭＯＳレベルのｒＬＪレベルとなり、信号ＣがＢｉ
ＣＭ６８レベルのｒＨＪ　レベルとなる。

以上のようにして、Ｅ’ＣＬ回路とＭＯＳ回路との間で
論理レベルの変換が行なわれる。

［発明が解決しようとする課題］ −］〇　− しかしながら、上記の従来のレベル変換回路においては
、Ｍ’ＯＳレベルの相補な信号を得るために、２組のＭ
Ｃｌ５力レントミラー回路が必要である。そのため、レ
イアウト面積が大きくなるという問題がある。また、高
速化を図るためにＭＯＳカレントミラー回路を構成する
トランジスタのサイズを大きくすると、消費電流が増大
する。たとえば、レベル変換回路２ａにおいて、ＰＭＯ
Ｓトランジスタ４６，４７，５０．５１のゲート幅Ｗを
４０μｍとし、ＮＭＯＳ）ランジスタ４８，４９．５２
．５３のゲート幅Ｗを２Ｃ）μｍとしたときにレベル変
換回路２ａに流れる電流が約２．５ｍＡとなることが、
本発明者により確認された。

したがって、従来のレベル変換回路をたとえば６４にビ
ットの半導体記憶装置のアドレスバッファに使用した場
合、アドレスの数は１６であるのでレベル変換回路のみ
で４０ｍＡもの電流を消費することになる。このように
、従来のレベル変換回路においては、消費電力に関して
も大きな問題がある。

この発明の目的は、レイアラＩ・面積を著しく減少させ
ることができるとともに消費電力を低減することが可能
なレベル変換回路を得ることである。

［課題を解決するための手段］この発明に係るレベル変換回路は、第１の種類の論理回
路における第１および第２の論理レベルの相補な信号を
、第２の種類の論理回路における第３および第４の論理
レベルの相補な信号に変換するレベル変換回路であって
、第１の電位源、第２の電位源、第１の相補型ＭＯＳ反
転回路、第２の相補型ＭＯＳ反転回路、第１の電界効果
素子、および第２の電界効果素子を備える。

第１の電位源は、第３の論理レベルに対応する電位を与
えるものである。第２の電位源は、第４の論理レベルに
対応する電位を与えるものである。

第１の相補型ＭＯ５反転回路は、第１の電位源および第
２の電位源により駆動され、第１または第２の論理レベ
ルの信号を受け、第３または第４の論理レベルの信号を
出力する。第２の相補型ＭＯＳ反転回路は、第１の電位
源および第２の電位源により駆動され、第２または第１
の論理レベルの信号を受け、第４または第３の論理レベ
ルの信号を出力する。第１の電界効果素子は、第１の相
補型ＭＯＳ反転回路と第２の電位源との間に結合され、
第２の相補型ＭＯＳ反転回路から出力される第４の論理
レベルの信号に応答して非導通状態となる。第２の電界
効果素子は、第２の相補型ＭＯＳ反転回路と第２の電位
源との間に結合され、第１の相補型ＭＯＳ反転回路から
出力される第４の論理レベルの信号に応答して非導通状
態となる。

［作用コこの発明に係るレベル変換回路においては、第１の相補
型ＭＯＳ反転回路によって第１の論理レベルの信号が第
３の論理レベルの信号に変換されるときには、第２の相
補型ＭＯＳ反転回路によって第２の論理レベルの信号が
第４の論理レベルの信号に変換される。この第４の論理
レベルの信号に応答して、第１の電界効果素子が非導通
状態になる。そのため、第１の相補型ＭＯＳ反転回路に
第１の電位源から第２の電位源への貫通電流が流−１３
＝れない。

逆に、第２の相補型ＭＯＳ反転回路によって第１の論理
レベルの信号が第３の論理レベルの信号に変換されると
きには、第１の相補型ＭＯＳ反転回路によって第２の論
理レベルの信号が第４の論理レベルの信号に変換される
。この第４の論理レベルの信号に応答して、第２の電界
効果素子が非導通状態になる。そのため、第２の相補型
ＭＯＳ反転回路に第１の電位源から第２の電位源への貫
通電流が流れない。

したがって、消費電力が低減される。また、このレベル
変換回路は、２つの相補型ＭＯＳ反転回路および２つの
電界効果素子のみからなるので、レイアウト面積が小さ
くなる。

［実施例］以下、この発明の実施例を図面を用いて詳細に説明する
。

第１図はこの発明の一実施例によるレベル変換回路の構
成を示す回路図である。

第１図において、ＥＣＬバッファ回路１およびＢ１ＣＭ
ＯＳドライバ回路３の構成は、第５図に示されるＥＣＬ
バッファ回路１およびＢ１ＣＭＯＳドライバ回路３の構
成と同様である。ＥＣＬバッファ回路］は、ＥＣＬレベ
ルの信号Ａを受け、ＥＣＬレベルの相補な信号ａ、ａを
出力する。通常、正側の電源電圧■。、はＯＶに設定さ
れ、負側の電源電圧ＶＥＥは−４，５Ｖまたは−５，２
Ｖに設定される。

レベル変換回路２は、ＰＭＯＳ＋−ランジスタ２６．２
７およびＮＭＯＳＩ−ランジスタ２８．　２９゜３０．
３１からなるＣＭＯＳクロスカップル回路である。ＰＭ
ＯＳトランジスタ２６およびＮＭＯＳトランジスタ２８
か第１のＣＭＯＳ反転回路を構成し、ＰＭＯＳ＋−ラン
ジスタ２７およびＮＭＯＳｌ−ランジスタ２９か第２の
ＣＭＯＳ反転回路を構成する。ＰＭＯＳ）ランジスタ２
６およびＮＭＯＳＩ−ランジスタ２８のゲートは、ＥＣ
Ｌバッファ回路１からの信号Ｔを受けるノード五ゴに接
続されている。ＰＭＯＳ＋−ランジスタ２７およびＮＭ
ＯＳＩ−ランジスタ２９のゲートは、ＥＣＬバッファ回
路１からの信号ａを受けるノードｎ１に接続されている
。ＰＭＯＳトランジスタ２６とＮＭＯＳＩ−ランジスタ
２８との接続点は出力ノードＮ１に接続されている。Ｐ
ＭＯＳトランジスタ２７とＮＭＯＳＩ−ランジスタ２９
との接続点は出力ノードＸ丁に接続されている。ＰＭＯ
Ｓ＋−ランジスタ２６，２．７のソースには正側の電源
電圧ＶＣＣが与えられる。ＮＭＯＳトランジスタ２８の
ソースにはＮＭＯＳトランジスタ３０を介して負側の電
源電圧■Ｅ［が与えられる。ＮＭＯＳトランジスタ２９
のソースにはＮＭＯＳトランジスタ３１を介して負側の
電源電圧ＶＥＥか与えられる。ＮＭＯＳトランジスタ３
０のゲ′−トは出力ノードＸ丁に接続され、ＮＭＯＳト
ランジスタ３１のゲー）・は出力ノードＮ１に接続され
ている。出力ノードＮｌ、Ｎゴからは、ＭＯＳレベルの
信号す、　　ｂがそれぞれ出力される。ＢｆＣＭＯＳド
ライバ回路３は、ＭＯＳレベルの相補な信号す、　　ｂ
を受け、Ｂ１ＣＭＯＳレベルの相補な信号Ｃ７でをｔｌ
−１カする。

次に、第１図に示される回路の動作について説明する。

まず、ＥＣＬレベルの信号ＡがｒＨＪレベル（−〇、９
ｖ）から「Ｌ」レベル（−１，７Ｖ）に変化する場合の
動作について説明する。この場合、第５図に示されるＥ
ＣＬバッファと同様にして、信号ｉかｒＬＪレベルから
ｒＨＪレベル（約−０，８ｖ）に変化し、信号ａは逆に
ｒ　ＨＪレベルからｒＬＪ　レベル（−１，８Ｖ）に変
化する。

上記のように信号ｉがｒＨＪレベル、信号ａがｒＬＪレ
ベルになるので、レベル変換回路２において、ＰＭＯＳ
）ランジスタ２６がオフしＮＭＯ５ｌ−ランジスタ２８
がオンし、かつＰＭＯＳＩ−ランジスタ２７がオンし、
ＮＭＯＳトランジスタ２つがオフする。これにより、Ｎ
ＭＯＳトランジスタ３０がオンし、ＮＭＯＳＩ−ランジ
スタ３１−がオフする。したかって、出力ノードＮ１か
ら出力される信号すかｒＨＪレベルからｒＬＪレベル（
電源電圧ｖＥ［）に変化する。また、出力ノードＸＴか
ら出力される信号下がｒＬＪレベルからｒＨＪレベル（
電源電圧Ｖ、。）に変化する。

この場合、ノードＷ１の電位は約−０，８Ｖであるので
、ＰＭＯＳ＋−ランジスタ２６は十分に非導通となって
いる。したがって、ＰＭＯＳ＋−ランジスタ２６および
ＮＭＯ５）ランジスタ２８により構成される第１のＣＭ
ＯＳ反転回路には貫通電流が流れない。また、ノードｎ
］の電位は−１゜８Ｖとなっているので、ＮＭＯＳトラ
ンジスタ２９は完全には非導通となっていない。しかし
このときノードＮ］の電位が電源電圧ＶＥＥまで低下し
ているので、ＮＭＯＳＩ−ランジスタ３１は完全に非導
通になっている。したがって、ＰＭＯＳトランジスタ２
７およびＮＭＯＳトランジスタ２９により構成される第
２のＣＭＯＳ反転回路には貫通電流が流れない。

このように、第１図のレベル変換回路２によれば、低消
費電力化が可能となる。たとえば、ＰＭＯＳトランジス
タ２６．２７のゲート幅Ｗか４０ｐｍに設定され、ＮＭ
Ｏ５Ｉ−ランジスタ２８，２９、　３０．　３］のゲー
ト幅Ｗか２０μｍに設定されたとき、レベル変換回路２
に流れる電流は約０゜２ｍＡとなることが、確認されて
いる。このように、第１図のレベル変換回路２に流れる
電流は、第５図のレベル変換回路２ａに流れる電流の約
１／１２になる。

上記のように信号下がｒＨＪレベル（電源電圧ｖｃｃ）
、信Ｊ４ｂがｒＬＪレベル（電源電圧ＶＥＥ）になると
、第５図に示されるＢ１ＣＭＯＳドライバ回路３と同様
にして、Ｂ１ＣＭＯＳドライバ回路３から出力される信
号ＣはｒＬＪレベル（ＶＥ’Ｅ＋０．４Ｖ）’！、：な
り、信号ｃはｒｎ」Ｌ／ベベル’ｖ’ｃ。−〇、、４Ｖ
”）になる。

ＥＣＬレベルの信号ＡがｒＬＪレベルからｒＨＪレベル
に変化する場合についても、同様の動作により信号Ｔは
ＥＣＬレベルのｒＬＪレベルになり、信号ａはＥＣＬレ
ベルの［Ｈコレベルになる。それにより、信号ＴはＭＯ
ＳレベルのｒＬＪ　レベルになり、信号すはＭＯ’Ｓレ
ベルのｒＨＪレベルになる。さらに、信号ではｔｌｉｃ
ＭＯｓレベルのｒＬＪレベルになり、信号ＣはＢ１ＣＭ
ＯＳ１ＣルのｒＨＪレベルになる。上記のようにして、
ＥＣＬ回路とＭＯＳ回路との接続可能になる。

第１図のレベル変換回路２は、１組のＣ：ＭＯＳクロス
カップル回路によりＭ　Ｏ’　Ｓレベルの相補な信号す
、下が得られるので、レイアウト面積を小さくすること
が可能になる。また、低消費電力化を図ることかできる
。

第２図は、第１図に示されるレベル変換回路２に他のＢ
ｆＣＭＯＳドライバ回路３ａを組合わせた場合の回路図
である。

第２図に示されるＢ　ｉ　Ｃ’ＭＯＳドライバ回路３ａ
においては、第１図に示されるＢｉＣ’ＭＯＳドライバ
回路３のＣＭＯ５反転回路が省略されている。レベル変
狽回路２の出力ノードＸゴおよびＮ１がＮＰ’Ｎ）ラン
ジスタ３６，４２のベースにそれぞれ直接接続されてい
る。これにより、１段のＣ’ＭＯＳ反転回路による遅延
時間分、動作が高速化される。

また、ＮＰＮ）ランジスタ３７のベースと負側の電源電
圧ｖＥＥとの間にインピーダンス要素４−２０　＝４が結合されている。また、ＮＰＮトランジスタ４３の
ベースと負側の電源電圧ＶＥＥとの間にはインピーダン
ス要素４５が結合されている。これらのインピーダンス
要素４４．４５は抵抗であってもＮＭＯＳトランジスタ
であってもよい。

第３Ａ図、第３Ｂ図および第３Ｃ図にインピーダンス要
素４’４．４５の具体例を示す。第３Ａ図の例において
は、インピーダンス４４’；４５がそれぞれ抵抗、４４
’ａ、４’５ａからなる。第３Ｂ図の例においては、イ
ンピーダンス要素４４．’４５がそれぞれＮ’ＭＯＳ’
ｈランジスタ４４ｂ；　４５ｂから練る。ＮＭＯ’Ｓ）
ランジスタ４４”ｂ’、　４５　ｂのゲ′−ト、よやれ
＋・Ｆ、、’ｒｖｐＮトうッジ７２３６．−４”２のエ
ミ′ツタに接続されている。第３Ｃ図の例においては、
インピーダンス要素４′４．４’５がそれぞれＮ　Ｍ　
ＯＳ”）ランジスタ４”４Ｃ”、　”４５　’ｃからな
る。

に接続されている。　　　　　　　　　　　　−第２図
に示されるＢ　ｉ”’Ｃ’Ｍ　Ｏ’Ｓドライバ回路３ａ
においては、素子数が少ないので、動作速度が速くなり
、レイアウト面積が縮小される。したがって、この発明
のレベル変換回路２とＢ１ＣＭＯＳドライバ回路３ａと
を組合わせることにより、動作速度の高速化およびレイ
アウト面積の縮小化が図られる。

第１図および第２図に示されるレベル変換回路は、たと
えばＢ　ｉ　ＣＭＯＳ−ＲＡＭの各部分に使用すること
ができる。Ｂ　ｉ　ＣＭＯ９−ＲＡＭは、高速動作が可
能でかつ消費電力が少ない大容量のメモリを得るために
開発されたもので、バイポーラ素子とＣＭＯＳ回路との
複合により構成される。

第４図に一般的なＲＡ’Ｍ　’（Ｒ”ａ　ｎ　ｄ　ｏ　
ｍ　　Ａ　ｃ　ｃｅ’ｓ　ｓ’　　Ｍｅ’ｍ’ｏ　ｒ’
ｙ’＞の構成を示す。

第４図において、メモリセルアレイ６０に献複数のワー
ド線および複数のビット線が互いに交差するように配置
されており、それらのワード線とビット線との各交点に
メモリ；ルが設けられている。Ｘアドレスバッファ・デ
コーダ６２によりメモリセルアレイ６０の′１つのワー
ド線が選択され、Ｘアドレスバッファ・デコーダ６４に
よりメモリセルアレイ６０の１つのビット線が選択され
、これらのワード線とビット線との交点に設けられたメ
モリセルが選択される。選択されたメモリセルにデータ
が書込まわ、あるいは、そのメモリセルに蓄えられてい
るデータが読■される。データの書込みか読出しかはＲ
／Ｗ制御回路６６により選択される。Ｒ／Ｗ制御回路６
６は、外部から与えられるライトイネーブル信号ＷＥお
よびチップセレクト信号■に応答して、動作する。

データの書込時には、入力データＤｉｎがＲ／Ｗ制御回
路６６を介して、選択されたメモリセルに入力される。

また、データの読出時には、選択されたメモリセルに記
憶されているデータかセンスアンプ６８により検出およ
び増幅され、データ出力バッファ７０を介して出力デー
タＤｏｕｔとして外部に取出される。

Ｂ　ｉ　ＣＭＯＳ−ＲＡＭにおいては、メモリセルアレ
イがＭｏ５ｔ〜ランジスタにより構成され、アドレスバ
ッファ・デコーダ等の周辺回路がバイポ−ラトランジス
タまたはバイポーラトランジスタとＭＯＳＩ−ランジス
タとの複合により構成される。

第１図および第２図の回路は、たとえば、Ｘアドレスバ
ッファ・デコーダ６２およびＸアドレスバッファ・デコ
ーダ６４に含まれるアドレスバッファに用いることがで
きる。この場合、ＥＣＬＣＳバッファ１に与えられる信
号Ａはアドレス信号である。

また、第１図および第２図の回路は、Ｒ／Ｗ制御回路６
６に含まれるＣＳバッファ、ＷＥバッファおよびＤｉｎ
バッファに用いることができる。

ＣＳバッファは、チップセレクｌ−（５号で１を受ける
回路であり、ＷＥバッファはライトイネーブル信号ＷＥ
を受ける回路であり、Ｄｊｎバッファは入力データＤｉ
ｎを受ける回路である。

このように、第１図および第２図に示されるレベル変換
回路をＢ　ｉ　ＣＭＯＳ−ＲＡＭに適用することによっ
て、メモリのレイアウト面積の縮小化および消費電力の
低減化をさらに図ることが可能となる。

なお、この発明のレベル変換回路は、ＢｉＣＭＯＳ−Ｒ
ＡＭに限らず、その他の種々の回路に用いることができ
る。

また、この発明は、ＥＣＬ回路とＭＯＳ回路とを結合す
るためのレベル変換回路に限らず、その他の種類の論理
回路どうしを結合するレベル変換回路にも適用すること
が可能である。

［発明の効果］以上のようにこの発明によれば、レベル変換回路が２つ
の相補型ＭＯＳ反転回路および２つの電界効果素子のみ
により構成されているので、レイアウト面積を著１．　
＜縮小させることが可能となる。

また、電界効果素子の働きにより相補型Ｍ’Ｏ５反転回
路に貫通電流が流れないので、低消費電力化が可能とな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるレベル変換回路の構
成を示す回路図である。第２図はこの発明の一実施例に
よるレベル変換回路を他のＢ１ＣＭＯＳドライバ回路と
組合わせた例を示す回路図である。第３Ａ図は第２図に
示されるＢ１ＣＭＯＳドライバ回路の具体的な構成の一
例を示す回路図である。第３Ｂ図は第２図に示されるＢ
１ＣＭＯＳドライバ回路の具体的な構成の他の例を示す
回路図である。第３Ｃ図は第２図に示されるＢ１ＣＭＯ
Ｓドライバ回路の具体的な）ｈ成のさらに他の例を示す
回路図である。第４図はこの発明のレベル変換回路を適
用することができるＲＡＭの構成を示すブロック図であ
る。第５図は従来のレベル変換回路の構成を示す回路図
である。図において、１はＥＣＬバッファ回路、２はレベル変換
回路、３はＢ１ＣＭＯＳドライバ回路、２６．２７はＰ
ＭＯＳ）ランジスタ、２８，２９゜３０．３１はＮＭＯ
Ｓ）ランジスタ、ＶＣＣは正側の電源電圧、ＶＥＥ負側
の電源電圧である。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】第１の種類の論理回路における第１および第２の論理レ
ベルの相補な信号を第２の種類の論理回路における第３
および第４の論理レベルの相補な信号に変換するレベル
変換回路であって、前記第３の論理レベルに対応する電位を与える第１の電
位源、前記第４の論理レベルに対応する電位を与える第２の電
位源、前記第１の電位源および前記第２の電位源により駆動さ
れ、前記第１または第２の論理レベルの信号を受け、前
記第３または第４の論理レベルの信号を出力する第１の
相補型ＭＯＳ反転回路、前記第１の電位源および前記第
２の電位源により駆動され、前記第２または第１の論理
レベルの信号を受け、前記第４または第３の論理レベル
の信号を出力する第２の相補型ＭＯＳ反転回路、前記第
１の相補型ＭＯＳ反転回路と前記第２の電位源との間に
結合され、前記第２の相補型ＭＯＳ反転回路から出力さ
れる前記第４の論理レベルの信号に応答して非導通状態
となる第１の電界効果素子、および前記第２の相補型ＭＯＳ反転回路と前記第２の電位源と
の間に結合され、前記第１の相補型ＭＯＳ反転回路から
出力される前記第４の論理レベルの信号に応答して非導
通状態となる第２の電界効果素子を備えた、レベル変換
回路。