CN108233917A - 电平转换电路 - Google Patents

电平转换电路 Download PDF

Info

Publication number
CN108233917A
CN108233917A CN201710059449.9A CN201710059449A CN108233917A CN 108233917 A CN108233917 A CN 108233917A CN 201710059449 A CN201710059449 A CN 201710059449A CN 108233917 A CN108233917 A CN 108233917A
Authority
CN
China
Prior art keywords
npn
nmos tube
connect
pipes
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710059449.9A
Other languages
English (en)
Other versions
CN108233917B (zh
Inventor
陆建华
马杰
周帅林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Archiwave Electronic Technology Co ltd
Original Assignee
Jiangsu An Wei Microelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu An Wei Microelectronics Technology Co Ltd filed Critical Jiangsu An Wei Microelectronics Technology Co Ltd
Publication of CN108233917A publication Critical patent/CN108233917A/zh
Application granted granted Critical
Publication of CN108233917B publication Critical patent/CN108233917B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/007—Fail-safe circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/01759—Coupling arrangements; Interface arrangements with a bidirectional operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种电平转换电路，该电路包括第一倒相器、第二倒相器、第三倒相器、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、初级NPN管组、第三PMOS管、第四PMOS管。其中，初级NPN管组包括第一NPN管和第二NPN管。该电平转换电路能够保证在电平转换电路的外部电源电压超过内部MOS管的击穿电压的情况下，使得所有的MOS管的工作点不超过其的击穿电压而使得其工作在安全工作电压范围内，从而既能够保证所需的电平转换性能，又能够提高电路的可靠性，以保证电路的正常工作。

Description

电平转换电路
技术领域
本发明属于集成电路设计领域，尤其涉及一种实现BiCMOS工艺的电平转换功能，并保证所有的MOS管的工作点不超过其的击穿耐压值的电平转换电路。
背景技术
电平转换电路被广泛应用于各种接口电路及输入输出单元，用来实现不同电平的逻辑转换。在现代先进的BiCMOS集成电路设计中，内部电路一般工作在较低的电压，比如1.2V，1.8V，而外部的接口数据电压比较高，比如3.3V，5V等。因此，电平转换电路成为其中一个比较关键的电路，其负责将内部较低的电压提升到外部较高的接口数据电压。
图1显示传统的电平转换电路的结构示意图。如图1所示，传统的电平转换电路包括倒相器INV、NMOS管M1和M2、以及PMOS管M3和M4。NMOS管M1和M2的漏极端分别连接PMOS管M3和M4的漏极端。NMOS管M1和M2的源极端分别接地。PMOS管M3和M4的源极端分别接入电源电压VCC，电源电压VCC是较高电压。输入信号IN经过倒相器INV，倒相器INV的输出控制NMOS管M2的栅极端，且输入信号IN控制NMOS管M1的栅极端，其中，倒相器INV的电源电压VDD是较低电压。PMOS管M3的栅极端与NMOS管M2的漏极端(PMOS管M4的漏极端)连接。PMOS管M4的栅极端与NMOS管M1的漏极端(PMOS管M3的漏极端)连接。输出信号OUT从PMOS管M4的漏极端(NMOS管M2的漏极端)获得。
在图1所示的电平转换电路中，当输入信号IN是VDD时，NMOS管M2和PMOS管M3截止，NMOS管M1和PMOS管M4导通，输出信号OUT将为高电平VCC。当输入信号IN是低电平时，NMOS管M2和PMOS管M3导通，NMOS管M1和PMOS管M4截止，输出信号OUT也是低电平。如此来实现较低电平VDD到较高电平VCC的电平转换。
由于现在芯片的MOS管的尺寸越来越小，MOS管所能承受的电源电压变低，从而MOS管的击穿耐压值也变低。在图1所示的电平转换电路中，如果施加的较高的电源电压VCC不超过MOS管的击穿电压，该电平转换电路能够正常工作。然而，当施加的电源电压VCC超过MOS管的击穿电压时，图1所示的传统的电平转换电路中的MOS管将可能会被击穿，从而导致该电平转换电路不能正常工作。
发明内容
如上所述，随着芯片的MOS管的尺寸变小，MOS器件的工作电压也变低，因而为增进器件的可靠性，核心电路的供应电压必须降低。而现有接口电路的MOS逻辑器件用的供电电压范围介于3.3伏特到5伏特之间，由于原有的电平转换电路只适合低电源电压工作，所以当施加的电源电压超过器件的击穿电压时，电路的可靠性将降低，甚至不会正常工作。
考虑到上述问题，为了克服现有技术电路中当电平转换电路的电源电压超过MOS管的击穿电压而可能导致MOS管不可靠性的问题，本发明的目的是提供了一种针对实际应用的BiCMOS工艺的改进的电平转换电路，该改进的电平转换电路既能够保证所需的电平转换性能，又能够保证电路中的MOS管的工作点不超过其的击穿电压，从而能够提高电路的可靠性，以保证电路的正常工作。
本发明提供了一种电平转换电路，包括：第一倒相器，其输入端输入输入信号IN；第二倒相器，其输入端与第一倒相器的输出端连接；第三倒相器，其输入端与第二倒相器的输出端连接；第一NMOS管，其源极端接地，栅极端连接第一倒相器的输出端；第二NMOS管，其源极端接地，栅极端连接第二倒相器的输出端；第三NMOS管，其源极端接地，栅极端连接第三倒相器的输出端；第四NMOS管，其源极端连接第一NMOS管的漏极端；第五NMOS管，其源极端连接第二NMOS管的漏极端；第六NMOS管，其源极端连接第三NMOS管的漏极端；第一PMOS管；第二PMOS管；初级NPN管组，其包括第一NPN管和第二NPN管，第一NPN管的集电极与第一PMOS管的漏极端连接，基极与集电极连接，发射极与第四NMOS管的漏极端连接，第二NPN管的集电极与第二PMOS管的漏极端连接，基极与集电极连接，发射极与第五NMOS管的漏极端连接；第三PMOS管，栅极端与第二PMOS管的漏极端连接；第四PMOS管，其源极端与第三PMOS管的漏极端连接，漏极端与第六NMOS管的漏极端连接，其中，从第四PMOS管的源极端输出输出信号OUT。
进一步，根据如上所述的电平转换电路，所述第四NMOS管，所述第五NMOS管、所述第六NMOS管的栅极端分别输入低电位电压VDD，所述第一倒相器、所述第二倒相器、所述第三倒相器的电源电压为所述低电位电压VDD。
进一步，根据如上所述的电平转换电路，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管的源极端分别输入高电位电压VCC。
进一步，根据如上所述的电平转换电路，所述第四PMOS管的栅极端输入微电流电压偏置。
进一步，根据如上所述的电平转换电路，所述输入信号IN的范围为0.5V～2.5V，所述输出信号OUT的范围为3V～5V。
进一步，根据如上所述的电平转换电路，进一步包括：
一个以上的串级NPN管组，每一个串级NPN管组包括第一NPN管和第二NPN管，其中，每一个串级NPN管组中的第一NPN管的基极与集电极连接，第二NPN管的基极与集电极连接，并且所述一个以上的串级NPN管组中的所有的第一NPN管按照一个第一NPN管的发射极与另一个第一NPN管的集电极连接的方式串行连接在所述初级NPN管组的所述第一NPN管的发射极与所述第四NMOS管的漏极端之间，其中，未被与所述一个以上的串级NPN管组中的第一NPN管的集电极连接的第一NPN管的发射极与所述第四NMOS管的漏极端连接，而未被与所述一个以上的串级NPN管组中的第一NPN管的发射极连接的第一NPN管的集电极与所述初级NPN管组的所述第一NPN管的发射极连接，所述一个以上的串级NPN管组中的所有的第二NPN管按照一个第二NPN管的发射极与另一个第二NPN管的集电极连接的方式串行连接在所述初级NPN管组的所述第二NPN管的发射极与所述第五NMOS管的漏极端之间，其中，未被与所述一个以上的串级NPN管组中的第二NPN管的集电极连接的第一NPN管的发射极与所述第五NMOS管的漏极端连接，而未被与所述一个以上的串级NPN管组中的第二NPN管的发射极连接的第二NPN管的集电极与所述初级NPN管组的所述第二NPN管的发射极连接。
如上所述，采用根据本发明的电平转换电路，既能够保证所需的电平转换性能，又能够保证电路中的MOS管的工作点不超过其的击穿电压，从而能够提高电路的可靠性，以保证电路的正常工作。
附图说明
图1显示传统的电平转换电路的结构示意图；
图2显示本发明实施例所提供的电平转换电路的一个实例的结构示意图；以及
图3显示本发明实施例所提供的电平转换电路的另一个实例的结构示意图。
具体实施方式
以下参照附图来详细描述本发明的实施例。
图2显示本发明实施例所提供的电平转换电路的一个实例的结构示意图。图2所示的电平转换电路实现把输入信号IN转换成输出信号OUT。
如图2所示，本发明实施例所提供的电平转换电路包括第一NMOS管M1、第二NMOS管M2、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5、第六NMOS管M6、第一PMOS管M7、第二PMOS管M8、第三PMOS管M9、第四PMOS管M10、NPN管Q1、NPN管Q2、NPN管Q3、NPN管Q4、第一倒相器INV1、第二倒相器INV2、以及第三倒相器INV3。其中，NPN管Q3、Q4构成初级NPN管组，在该初级NPN管组中，NPN管Q4为第一NPN管，NPN管Q3为第二NPN管；NPN管Q1、Q2构成串级NPN管组，在该串级NPN管组中，NPN管Q2为第一NPN管，NPN管Q1为第二NPN管。
第一倒相器INV1的输出端与第二倒相器INV2的输入端连接，第二倒相器INV2的输出端与第三倒相器INV3的输入端连接，第一倒相器INV1的输入端输入输入信号IN，第一倒相器INV1、第二倒相器INV2、第三倒相器INV3的电源电压为一个较低的电源电平VDD。
第一NMOS管M1、第二NMOS管M2、第三NMOS管M3的漏极端分别连接第四NMOS管M4、第五NMOS管M5、第六NMOS管M6的源极端，第一NMOS管M1、第二NMOS管M2、第三NMOS管M3的源极端均接地，第一NMOS管M1的栅极端与第一倒相器INV1的输出端连接，由第一倒相器INV1的输出控制第一NMOS管M1的栅极，第二NMOS管M2的栅极端与第二倒相器INV2的输出端连接，由第二倒相器INV2的输出控制第二NMOS管M2的栅极，第三NMOS管M3的栅极端与第三倒相器INV3的输出端连接，由第三倒相器INV3的输出控制第三NMOS管M3的栅极。
第四NMOS管M4、第五NMOS管M5、第六NMOS管M6的栅极端输入较低电平的电源电压VDD，第四NMOS管M4、第五NMOS管M5的漏极端分别连接NPN管Q1、NPN管Q2的发射极。NPN管Q1、NPN管Q2的集电极分别与NPN管Q3、NPN管Q4的发射极连接，NPN管Q3、NPN管Q4的集电极分别与第一PMOS管M7、第二PMOS管M8的漏极端连接，并且通过将NPN管Q1、NPN管Q2、NPN管Q3、NPN管Q4的基极与集电极连接，使得NPN管Q1、NPN管Q2、NPN管Q3、NPN管Q4分别结成二极管的结构，形成PN结。
第一PMOS管M7、第二PMOS管M8的栅极端分别连接NPN管Q3、NPN管Q4的基极。第二PMOS管M8的漏极端连接输出级的第三PMOS管M9的栅极。第一PMOS管M7、第二PMOS管M8、第三PMOS管M9的源极端接较高电压VCC。第三PMOS管M9的漏极端接输出OUT端，即输出信号OUT从第三PMOS管M9的漏极端获得。第四PMOS管M10的漏极端与第六NMOS管M6的漏极端连接，并且第四PMOS管M10的栅极端接入一个微电流电压偏置，以保证该第四PMOS管能正常工作。
在图2所示的电路中，输入信号IN的变化范围是0到VDD，相应地，输出信号OUT的变化范围是0到VCC。其基本工作原理如下：
当输入信号IN是相对较高的电平VDD时，第一倒相器INV1输出低电平，第二倒相器INV2输出高电平，第三倒相器INV3输出低电平。此时，第一NMOS管M1、第三NMOS管M3截止，第二NMOS管M2导通。同样，第四NMOS管M4、第六NMOS管M6截止，第五NMOS管M5导通；NPN管Q2、NPN管Q4截止，但NPN管Q1、NPN管Q3处于微导通状态，Q1的be结、Q3的be结将产生一定的压降ΔVbe1和ΔVbe3。同时第一PMOS管M7、第三PMOS管M9导通，第二PMOS管M8截止。
第一PMOS管M7的漏极端电压输出高电压VCC，栅极端电压等于NPN管Q1和NPN管Q3的be结的压降ΔVbe1、ΔVbe3之和。这样，第一PMOS管M7的栅源之间的压降等于VCC-ΔVbe1-ΔVbe3，降低了第一PMOS管M7的栅源电压，从而能够避免第一PMOS管M7的栅源电压超过该管的击穿电压，保证第一PMOS管M7具有不大于其击穿电压的工作特性。ΔVbe1和ΔVbe3值的大小取决于实际使用的NPN管Q1、NPN管Q3的实际尺寸大小。
同理，由于第二PMOS管M8的栅极端电压等于VCC，第二PMOS管M8截止，第二PMOS管M8的漏极端电压等于NPN管Q1的be结和NPN管Q3的be结的压降ΔVbe1、ΔVbe3之和。这样，第二PMOS管M8的漏源之间的压降等于VCC-ΔVbe1-ΔVbe3，降低了第二PMOS管M8的漏源电压，避免了第二PMOS管M8的漏源电压超过该管的击穿电压，保证第二PMOS管M8具有不大于其击穿电压的工作特性。ΔVbe1和ΔVbe3值的大小取决于实际使用的NPN管Q1、NPN管Q3的实际尺寸大小。
由于第二PMOS管M8的漏极端电压等于ΔVbe1+ΔVbe3，并且较低，将使得第三PMOS管M9导通，并在输出OUT端输出高电平VCC。第三PMOS管M9的栅源电压等于VCC-ΔVbe1-ΔVbe3，这样避免了第三PMOS管M9的栅源电压超过该管的击穿电压，保证第三PMOS管M9具有不大于其击穿电压的工作特性。
由于当输入IN是VDD时，输出OUT为VCC，第四PMOS管M10上的栅源电压等于VCC-Vg。通过调整微电流输出电压Vg的大小，降低了PMOS管M10的栅源电压大小，这样保证了PMOS管M10工作在不大于其击穿电压范围内。
同样，在上述情况下，对于图2中其它的NMOS管，由于存在NPN管组的Vbe压降，也均具有不大于其击穿电压的工作特性。
当输入信号IN是低电平0时，第二倒相器INV2输出低电平，第一倒相器INV1和第三倒相器INV3输出高电平。此时，第一NMOS管M1、第三NMOS管M3导通，第二NMOS管M2截止。同样，第四NMOS管M4、第六NMOS管M6导通，第五NMOS管M5截止；输出端OUT直接输出低电平。NPN管Q1、NPN管Q3截止，但NPN管Q2、NPN管Q4处于微导通状态，Q2的be结和Q4的be结将产生一定的压降ΔVbe2和ΔVbe4。同时第一PMOS管M7、第三PMOS管M9截止，第二PMOS管M8导通。
第二PMOS管M8的漏极端电压等于VCC，栅极端电压等于NPN管Q2和NPN管Q4的be结的压降ΔVbe2、ΔVbe4之和。这样，第二PMOS管M8的栅源之间的压降等于VCC-ΔVbe2-ΔVbe4，降低了第二PMOS管M8的栅源电压，避免了第二PMOS管M8的栅源电压超过该管的击穿电压，保证第二PMOS管M8具有不大于其击穿电压的工作特性。ΔVbe2和ΔVbe4值的大小取决于实际使用的NPN管Q2、NPN管Q4的实际尺寸大小。
同理，由于第一PMOS管M7的栅极端电压等于VCC，第二PMOS管M8导通，漏极端电压等于NPN管Q2的be结和NPN管Q4的be结的压降ΔVbe2、ΔVbe4之和。这样，第一PMOS管M7的漏源之间的压降等于VCC-ΔVbe2-ΔVbe4，降低了第一PMOS管M7的漏源电压，同样避免了第一PMOS管M7的漏源电压超过该管的击穿电压，保证第一PMOS管M7具有不大于其击穿电压的工作特性。ΔVbe2和ΔVbe4值的大小取决于实际使用的NPN管Q2、NPN管Q4的实际尺寸大小。
由于当输入IN是低电平0时，输出OUT为低电平0，第四PMOS管M10上的栅源电压工作在不大于其击穿电压范围内。
同样，在上述情况下，对于图2中其它的NMOS管，由于存在NPN管组的Vbe压降，也均具有不大于其击穿电压的工作特性。
通过上述工作原理说明可以看出，不管输入信号IN是高电平还是低电平，即使施加的电源电压VCC再高，通过选择合适的NPN管Q1～Q4的管子尺寸大小，图2所示的电平转换电路中所有的MOS管都可以保证在安全工作电压范围内，从而既能够保证所需的电平转换性能，又能够保证电路中的MOS管的工作点不超过其的击穿电压，提高电路的可靠性，以保证电路的正常工作。
在图2所示的电平转换电路的实例中，通过采用由NPN管Q3、Q4构成的初级NPN管组和由NPN管Q1、Q2构成的串级NPN管组来产生压降，以保证电平转换电路中的MOS管在安全工作电压范围内。进一步，可以理解的是，根据高电源电压的实际情况，可以仅使用初级NPN管组而不采用串级NPN管组来进一步减小降压，或者可以通过增加串级NPN管组来进一步增加降压，以便更适合于更高的VCC工作电压。
当电平转换电路中采用一个以上的串级NPN管组时，同样地，每一个串级NPN管组包括第一NPN管和第二NPN管。其中，每一个串级NPN管组中的第一NPN管的基极与集电极连接，第二NPN管的基极与集电极连接，以分别形成PN结。并且，该一个以上的串级NPN管组中的所有的第一NPN管按照一个第一NPN管的发射极与另一个第一NPN管的集电极连接的方式串行连接在初级NPN管组的第一NPN管Q4的发射极与第四NMOS管M4的漏极端之间。其中，未被与一个以上的串级NPN管组中的第一NPN管的集电极连接的第一NPN管的发射极与第四NMOS管M4的漏极端连接，而未被与一个以上的串级NPN管组中的第一NPN管的发射极连接的第一NPN管的集电极与初级NPN管组的第一NPN管Q4的发射极连接。类似地，该一个以上的串级NPN管组中的所有的第二NPN管按照一个第二NPN管的发射极与另一个第二NPN管的集电极连接的方式串行连接在初级NPN管组的第二NPN管Q3的发射极与第五NMOS管M5的漏极端之间。其中，未被与一个以上的串级NPN管组中的第二NPN管的集电极连接的第二NPN管的发射极与第五NMOS管M5的漏极端连接，而未被与一个以上的串级NPN管组中的第二NPN管的发射极连接的第二NPN管的集电极与初级NPN管组的第二NPN管Q3的发射极连接。
图3显示本发明实施例所提供的电平转换电路的另一个实例的结构示意图。与图2相比，图3所示的电平转换电路进一步增加了由NPN管Q6、Q5构成的串级NPN管组。其中，NPN管Q6为第一NPN管，NPN管Q5为第二NPN管。NPN管Q6的基极与集电极连接，NPN管Q5的基极与集电极连接，以分别形成PN结。NPN管Q2、NPN管Q6按照NPN管Q2的发射极与NPN管Q6的集电极连接的方式串行连接在NPN管Q4的发射极与第四NMOS管M4的漏极端之间。未被与串级NPN管组中的第一NPN管的集电极连接的NPN管Q6的发射极与第四NMOS管M4的漏极端连接，而未被与串级NPN管组中的第一NPN管的发射极连接的NPN管Q2的集电极与NPN管Q4的发射极连接。类似地，NPN管Q1、NPN管Q5NPN管Q1的发射极与NPN管Q5的集电极连接的方式串行连接在NPN管Q3的发射极与第五NMOS管M5的漏极端之间。未被与串级NPN管组中的第二NPN管的集电极连接的NPN管Q5的发射极与第五NMOS管M5的漏极端连接，而未被与串级NPN管组中的第二NPN管的发射极连接的NPN管Q1的集电极与NPN管Q3的发射极连接。关于图3中其它相应的元件的连接关系与图2中的相同，在此不再进行赘述。
综上所述，可以看出，本发明所提供的电平转换电路通过结合BiCMOS的NPN管来将NPN管与电路中的PMOS管进行级联产生压降，能够保证在电平转换电路的外部电源电压超过内部MOS管的击穿电压的情况下，使得所有的MOS管的工作点不超过其的击穿电压而使得其工作在安全工作电压范围内，从而既能够保证所需的电平转换性能，又能够提高电路的可靠性，以保证电路的正常工作。
虽然经过对本发明结合具体实施例进行描述，对于本领域的技术人员而言，根据上文的叙述后作出的许多替代、修改与变化将是显而易见。因此，当这样的替代、修改和变化落入附后的权利要求的精神和范围之内时，应该被包括在本发明中。

Claims (6)

1.一种电平转换电路，其特征在于，包括：
第一倒相器，其输入端输入输入信号IN；
第二倒相器，其输入端与第一倒相器的输出端连接；
第三倒相器，其输入端与第二倒相器的输出端连接；
第一NMOS管，其源极端接地，栅极端连接第一倒相器的输出端；
第二NMOS管，其源极端接地，栅极端连接第二倒相器的输出端；
第三NMOS管，其源极端接地，栅极端连接第三倒相器的输出端；
第四NMOS管，其源极端连接第一NMOS管的漏极端；
第五NMOS管，其源极端连接第二NMOS管的漏极端；
第六NMOS管，其源极端连接第三NMOS管的漏极端；
第一PMOS管；
第二PMOS管；
初级NPN管组，其包括第一NPN管和第二NPN管，第一NPN管的集电极与第一PMOS管的漏极端连接，基极与集电极连接，发射极与第四NMOS管的漏极端连接，第二NPN管的集电极与第二PMOS管的漏极端连接，基极与集电极连接，发射极与第五NMOS管的漏极端连接；
第三PMOS管，栅极端与第二PMOS管的漏极端连接；
第四PMOS管，其源极端与第三PMOS管的漏极端连接，漏极端与第六NMOS管的漏极端连接，其中，从第四PMOS管的源极端输出输出信号OUT。
2.如权利要求1所述的电平转换电路，其特征在于：
所述第四NMOS管，所述第五NMOS管、所述第六NMOS管的栅极端分别输入低电位电压VDD，所述第一倒相器、所述第二倒相器、所述第三倒相器的电源电压为所述低电位电压VDD。
3.如权利要求1或2所述的电平转换电路，其特征在于：
所述第一PMOS管、所述第二PMOS管、所述第三PMOS管的源极端分别输入高电位电压VCC。
4.如权利要求1或2所述的电平转换电路，其特征在于：
所述第四PMOS管的栅极端输入微电流电压偏置。
5.如权利要求1或2所述的电平转换电路，其特征在于：
所述输入信号IN的范围为0.5V～2.5V，所述输出信号OUT的范围为3V～5V。
6.如权利要求1或2所述的电平转换电路，其特征在于，进一步包括：
一个以上的串级NPN管组，每一个串级NPN管组包括第一NPN管和第二NPN管，其中，每一个串级NPN管组中的第一NPN管的基极与集电极连接，第二NPN管的基极与集电极连接，并且
所述一个以上的串级NPN管组中的所有的第一NPN管按照一个第一NPN管的发射极与另一个第一NPN管的集电极连接的方式串行连接在所述初级NPN管组的所述第一NPN管的发射极与所述第四NMOS管的漏极端之间，其中，未被与所述一个以上的串级NPN管组中的第一NPN管的集电极连接的第一NPN管的发射极与所述第四NMOS管的漏极端连接，而未被与所述一个以上的串级NPN管组中的第一NPN管的发射极连接的第一NPN管的集电极与所述初级NPN管组的所述第一NPN管的发射极连接，
所述一个以上的串级NPN管组中的所有的第二NPN管按照一个第二NPN管的发射极与另一个第二NPN管的集电极连接的方式串行连接在所述初级NPN管组的所述第二NPN管的发射极与所述第五NMOS管的漏极端之间，其中，未被与所述一个以上的串级NPN管组中的第二NPN管的集电极连接的第二NPN管的发射极与所述第五NMOS管的漏极端连接，而未被与所述一个以上的串级NPN管组中的第二NPN管的发射极连接的第二NPN管的集电极与所述初级NPN管组的所述第二NPN管的发射极连接。
CN201710059449.9A 2016-12-15 2017-01-24 电平转换电路 Active CN108233917B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN2016213793538 2016-12-15
CN201621379353 2016-12-15

Publications (2)

Publication Number Publication Date
CN108233917A true CN108233917A (zh) 2018-06-29
CN108233917B CN108233917B (zh) 2024-02-23

Family

ID=59803811

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201720100542.5U Withdrawn - After Issue CN206498388U (zh) 2016-12-15 2017-01-24 电平转换电路
CN201710059449.9A Active CN108233917B (zh) 2016-12-15 2017-01-24 电平转换电路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201720100542.5U Withdrawn - After Issue CN206498388U (zh) 2016-12-15 2017-01-24 电平转换电路

Country Status (1)

Country Link
CN (2) CN206498388U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109672439A (zh) * 2019-01-17 2019-04-23 南京观海微电子有限公司 耐压电平转换电路
CN111769829A (zh) * 2020-07-22 2020-10-13 上海客益电子有限公司 一种支持正反接的信号转换电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN206498388U (zh) * 2016-12-15 2017-09-15 江苏安其威微电子科技有限公司 电平转换电路
CN114567314A (zh) * 2022-02-28 2022-05-31 敦泰电子（深圳）有限公司 电平转换电路以及电子装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6119226A (ja) * 1984-07-05 1986-01-28 Hitachi Ltd レベル変換回路
JPH05268059A (ja) * 1992-03-19 1993-10-15 Hitachi Ltd 半導体集積回路装置
US6282146B1 (en) * 1999-06-21 2001-08-28 Rise Technology, Inc. Dual supply voltage input/output buffer
JP2002111471A (ja) * 2000-09-29 2002-04-12 Sharp Corp 論理レベル変換回路
CN1734941A (zh) * 2005-08-30 2006-02-15 上海复旦微电子股份有限公司 电平转换电路
CN104038209A (zh) * 2014-06-19 2014-09-10 电子科技大学 一种电平位移电路
CN206498388U (zh) * 2016-12-15 2017-09-15 江苏安其威微电子科技有限公司 电平转换电路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6119226A (ja) * 1984-07-05 1986-01-28 Hitachi Ltd レベル変換回路
JPH05268059A (ja) * 1992-03-19 1993-10-15 Hitachi Ltd 半導体集積回路装置
US6282146B1 (en) * 1999-06-21 2001-08-28 Rise Technology, Inc. Dual supply voltage input/output buffer
JP2002111471A (ja) * 2000-09-29 2002-04-12 Sharp Corp 論理レベル変換回路
CN1734941A (zh) * 2005-08-30 2006-02-15 上海复旦微电子股份有限公司 电平转换电路
CN104038209A (zh) * 2014-06-19 2014-09-10 电子科技大学 一种电平位移电路
CN206498388U (zh) * 2016-12-15 2017-09-15 江苏安其威微电子科技有限公司 电平转换电路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109672439A (zh) * 2019-01-17 2019-04-23 南京观海微电子有限公司 耐压电平转换电路
CN111769829A (zh) * 2020-07-22 2020-10-13 上海客益电子有限公司 一种支持正反接的信号转换电路
CN111769829B (zh) * 2020-07-22 2023-12-08 上海先积集成电路有限公司 一种支持正反接的信号转换电路

Also Published As

Publication number Publication date
CN108233917B (zh) 2024-02-23
CN206498388U (zh) 2017-09-15

Similar Documents

Publication Publication Date Title
CN206498388U (zh) 电平转换电路
US6803801B2 (en) CMOS level shifters using native devices
CN102208909B (zh) 电平转换电路
CN103856205B (zh) 电平转换电路、用于驱动高压器件的驱动电路以及相应的方法
CN103297034B (zh) 电压电平移位器
CN109842103A (zh) 静电放电保护电路
CN111427820B (zh) Io电路以及用于io电路的访问控制信号产生电路
CN111313878B (zh) 一种模拟开关电路
CN107179800A (zh) 一种带钳位功能的内部电源产生电路
CN103326315B (zh) 一种欠压保护电路以及高压集成电路
CN101385243A (zh) 利用迟滞行为将输入信号转换为逻辑输出电压电平
CN111193506B (zh) 一种带电压隔离的低功耗pmos管衬底切换电路
CN103376423A (zh) 电源检测装置
CN105577165B (zh) 一种io接口电平转换电路及io接口电平转换方法
CN109933120A (zh) 一种电压切换电路及芯片
CN109491432A (zh) 一种超低压超低功耗的电压基准电路
CN105049029A (zh) 一种pmos管衬底切换电路
CN208835729U (zh) 一种具有防反接功能的电源转换电路、集成电路
CN104270138A (zh) 多电压域的输入/输出缓冲器
CN104270142A (zh) 多电压域的输入/输出缓冲器
JP5646360B2 (ja) 半導体装置
CN218162431U (zh) 一种双向电平转换电路
CN203193605U (zh) 用于驱动高压器件的驱动电路
CN113552917B (zh) 一种用低压工艺器件实现高压应用的电压基准电路及方法
CN107402592B (zh) 启动电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Room 1101-22, building a, building 4, Nanjing Baixia hi tech Industrial Development Zone, No.6 Yongzhi Road, Qinhuai District, Nanjing City, Jiangsu Province

Applicant after: Jiangsu hairuida Microelectronics Technology Co.,Ltd.

Address before: 226200 entrepreneurship outsourcing service center, No. 188, Tongsheng Avenue, Nantong Development Zone, Jiangsu Province

Applicant before: JIANGSU ANQIWEI MICROELECTRONICS TECHNOLOGY CO.,LTD.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220214

Address after: 201210 building 02, building 51, No. 1387, Zhangdong Road, Pudong New Area, Shanghai

Applicant after: SHANGHAI ARCHIWAVE ELECTRONIC TECHNOLOGY CO.,LTD.

Address before: Room 1101-22, building a, building 4, Nanjing Baixia hi tech Industrial Development Zone, No.6 Yongzhi Road, Qinhuai District, Nanjing City, Jiangsu Province

Applicant before: Jiangsu hairuida Microelectronics Technology Co.,Ltd.

CB02 Change of applicant information

Address after: Room 1101-22, building a, building 4, Nanjing Baixia hi tech Industrial Development Zone, No.6 Yongzhi Road, Qinhuai District, Nanjing City, Jiangsu Province

Applicant after: Jiangsu hairuida Microelectronics Technology Co.,Ltd.

Address before: 226200 entrepreneurship outsourcing service center, No. 188, Tongsheng Avenue, Nantong Development Zone, Jiangsu Province

Applicant before: JIANGSU ANQIWEI MICROELECTRONICS TECHNOLOGY CO.,LTD.

CB02 Change of applicant information
TA01 Transfer of patent application right

Effective date of registration: 20220325

Address after: 201210 building 02, building 51, No. 1387, Zhangdong Road, Pudong New Area, Shanghai

Applicant after: SHANGHAI ARCHIWAVE ELECTRONIC TECHNOLOGY CO.,LTD.

Address before: Room 1101-22, building a, building 4, Nanjing Baixia hi tech Industrial Development Zone, No.6 Yongzhi Road, Qinhuai District, Nanjing City, Jiangsu Province

Applicant before: Jiangsu hairuida Microelectronics Technology Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant