CN1734941A - 电平转换电路 - Google Patents

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Abstract

本发明公开了一种电平转换电路，包括：第一级输入缓冲倒相器；第二级缓冲倒相器，其输入端连接所述第一级输入缓冲倒相器的输出端；电平提升电路，具有一正输入端和一负输入端；负输入端连接所述第一级输入缓冲倒相器的输出端，正输入端连接所述第二级缓冲倒相器的输出端；该电平提升电路的输出端电平与其正输入端输入的电平逻辑上一致。所述电平提升电路和第二级缓冲倒相器中使用了高耐压高开启阈值的NDMOS，解决了NDMOS开启阈值高于5V的瓶颈，将以5V为电源的数字信号的电平转换。

Description

电平转换电路
技术领域
本发明涉及一种电平转换电路，具体地说，涉及基于BICMOS工艺，使用高耐压，具有高开启阈值的N型双注入MOS管(NDMOS管)的电平转换电路。
背景技术
一些用于控制驱动电机工作的芯片需要相当高的电压。由于电压的限制，在设计这些芯片时选择普通的CMOS工艺是不合适的。而兼容高压器件的双极互补金属氧化半导体(BICMOS)工艺则是首选。
BICMOS工艺由于其特殊的器件结构，可以做出耐压很高的MOS管，最高可以达到80V以上。BICMOS工艺中的高压NMOS被做成NDMOS管，其结构完全不同于普通NMOS管。NDMOS的P型衬底使用双极型工艺中NPN管基极的掺杂浓度，而N型漏区掺杂浓度较低且漏区较长。这样在高压反型的时候，反型层向P型衬底一边的推进较少，有效地防止了高压时的源漏击穿，使得NDMOS能承受相当高的电压。这个耐压值足够用于设计最高电压值为27V～70V的电机驱动芯片。
电机控制芯片一般有逻辑控制部分和高压输出部分组成。逻辑控制部分的电源电压为5V。而高压输出部分则根据需要会使用27V～70V的芯片最高电压。这时就需要解决电平转换的问题。
现有技术解决电平转换的途径是通过一个普通的电平转换电路。其主要部分是2个下拉的NMOS管和2个接成自反馈形式的PMOS管。2个NMOS管的栅输入相反相位的0～5V的数字逻辑信号，2个PMOS管以高电压为电源，这样就实现了从5V到高电压的电平转换。不过这种电路能正常工作的先决条件是2个下拉NMOS管的开启阈值要小于5V以使NMOS管能正常地开启和截止。
然而使用BICMOS工艺中的DMOS管的话却无法满足以上先决条件。一般MOS管的开启阈值电压与衬底掺杂浓度成正比，即衬底掺杂浓度越大，开启阈值电压也越大。NDMOS管的高掺杂浓度衬底使得其开启阈值高达7V。如果NDMOS管栅极输入的数字信号电压不能超过5V，NDMOS任何时候都处于截止区，普通的电平转换电路将无法正常工作。因此，使用现有技术的普通电平转换电路是不能解决高开启阈值NMOS管的电平转换问题的。
发明内容
本发明的目的在于，提供一种电平转换电路，以克服目前不能用高开启阈值的NDMOS管来达到电平转换功能的技术问题。
为了达到上述目的，本发明的技术方案如下：
一种电平转换电路，包括：第一级输入缓冲倒相器；第二级缓冲倒相器，其输入端连接所述第一级输入缓冲倒相器的输出端；电平提升电路，具有一正输入端和一负输入端；负输入端连接所述第一级输入缓冲倒相器的输出端，正输入端连接所述第二级缓冲倒相器的输出端；该电平提升电路的输出端电平与其正输入端输入的电平逻辑上一致。
本发明的电平转换电路，当第一级输入缓冲倒相器输入一个低电平(逻辑0的信号)，它就输出一个高电平(逻辑1的信号)到B点，这时第二级缓冲倒相器就会输出一个低电平(逻辑0的信号)到A点，第三级电平提升电路接收了A点和B点的电压后输出一个低电平(逻辑0的信号)；当第一级输入缓冲倒相器输入一个高电平(逻辑1的信号)，它就输出一个低电平(逻辑0的信号)到B点，这时第二级缓冲倒相器就会输出一个高电平(逻辑1的信号)到A点，第三级电平提升电路接收了A点和B点的电压后输出一个高电平(逻辑1的信号)。
所述电平提升电路包括两个能耐受70V电压的NDMOS管和两个能耐受70V电压的PDMOS管；第一NDMOS管的栅极作为正输入端，源极接地，漏极接第一PDMOS管的漏极和第二PDMOS管的栅极；第二NDMOS管的栅极作为负输入端，源极接地，漏极接第二PDMOS管的漏极和第一PDMOS管的栅极作为输出。在电路中使用了高耐压高开启阈值的NDMOS，解决了NDMOS开启阈值高于5V的瓶颈，将以5V为电源的数字信号的电平转换。
第一PDMOS管的栅极接第二PDMOS管的漏极和第二NDMOS管的漏极，源极接电源，漏极接第二PDMOS管的栅极和第一NDMOS管的漏极。
第二PDMOS管的栅极接第一PDMOS管的漏极和第一NDMOS管的漏极，源极接电源，漏极接第一PDMOS管的栅极和第二NDMOS管的漏极。
所述电源电压在27V和70V之间。
所述第二级缓冲倒相器，包括一个能耐受12V电压的NDMOS管和一个能耐受12V电压的PDMOS管，形成CMOS的结构，其中PDMOS的源极接12V电压。
所述第一级输入缓冲倒相器包含一个能耐受12V电压的PDMOS管和一个能耐受12V电压的NPN管；NPN管发射极接地，基极作为输入，输入信号是以5V为电源的数字信号，集电极接PDMOS管的漏极后作为输出；PDMOS管作为电流源负载用，其源极接12V电压，栅极接一偏置电压。
所述的所有PDMOS管和NDMOS管的衬底都和源极短接。
所述的NDMOS管的开启阈值为7V。
附图说明
图1为本发明的整个电平转换电路的线路结构原理图；
图2为图1中第一级输入缓冲倒相器的线路原理图；
图3为图1中第二级缓冲倒相器的线路原理图；
图4为图1中第三级电平提升电路的线路原理图。
具体实施方式
下面根据图1至图4，给出本发明的较佳实施例，并予以详细描述，使能更好地理解本发明的功能、特点。
图1为本发明的整个电平转换电路的线路结构原理图。如图1所示，本发明的电平转换电路包括第一级输入缓冲倒相器1、第二级缓冲倒相器2和第三级电平提升电路3。第二级缓冲倒相器2的输入端连接第一级输入缓冲倒相器1的输出端。电平提升电路3具有一正输入端和一负输入端。负输入端连接第一级输入缓冲倒相器1的输出端，正输入端连接第二级缓冲倒相器2的输出端。如果第一级输入缓冲倒相器1被输入一个逻辑0的信号，它就输出一个逻辑1(VDD)的输出信号到B点，这时第二级缓冲倒相器就会输出一个逻辑0(0V)的信号到A点，第三级电平提升电路接收了A点和B点的电压后输出一个逻辑0(0V)的电压；如果第一级输入缓冲倒相器1被输入一个逻辑1的信号，它就输出一个逻辑0(0V)的输出信号到B点，这时第二级缓冲倒相器就会输出一个逻辑1(VDD)的信号到A点，第三级电平提升电路接收了A点和B点的电压后输出一个逻辑1(VPP)的电压。也就是说，电平提升电路3的输出端电平与其正输入端输入的电平逻辑上一致。其中VDD＝12V，27V＜VPP＜70V。
图2为第一级输入缓冲倒相器的线路原理图。其输入是芯片内部以5V为电源的数字电路的输出。如果输入是逻辑1，NPN管Q1就把输出电压拉到0V左右，即输出逻辑0；如果输入是逻辑0，NPN管Q1没有电流，负载PDMOS管MPI就将输出充电到VDD＝12V，即输出逻辑1。
图3为第二级缓冲倒相器的线路原理图。其输入来自第一级输入缓冲倒相器的输出。当被输入逻辑0(0V)，第二级缓冲倒相器就输出逻辑1(VDD＝12V)；当被输入逻辑1(VDD＝12V)，由于NDMOS管的开启阈值是7V，NDMOS管会正常开启使得输出被拉到逻辑0(0V)。
图4为第三级电平提升电路的线路原理图。其正输入端A来自第二级缓冲倒相器的输出，其负输入端B来自第一级输入缓冲倒相器的输出。A点和B点的信号在逻辑上是相反的。当A点输入逻辑1(VDD，12V)而B点输入逻辑0(0V)，MN2关断，MN1开启将MP2的栅极拉到0V，使MP2开启将输出置为VPP，即输出逻辑1，同时该输出也将MP1关断以防止MP1上产生漏电流；当A点输入逻辑0(0V)而B点输入逻辑1(VDD，12V)，MN1关断，MN2开启将输出拉到0V，即输出逻辑0，同时使MP1开启从而将MP2的栅极置为VPP，关断了MP2以防止MP2产生漏电流。虽然NDMOS管MN1和MN2的开启阈值高达7V，但由于A点和B点的逻辑1都是12V而不是5V，足以使NDMOS管开通，使得整个电路正常工作。
前面提供了对较佳实施例的描述，以使本领域内的任何技术人员可使用或利用本发明。对该较佳实施例，本领域内的技术人员在不脱离本发明原理的基础上，可以作出各种修改或者变换。应当理解，这些修改或者变换都不脱离本发明的保护范围。

Claims (12)

1、一种电平转换电路，其特征在于，包括：
第一级输入缓冲倒相器；
第二级缓冲倒相器，其输入端连接所述第一级输入缓冲倒相器的输出端；
电平提升电路，具有一正输入端和一负输入端；负输入端连接所述第一级输入缓冲倒相器的输出端，正输入端连接所述第二级缓冲倒相器的输出端；该电平提升电路的输出端电平与其正输入端输入的电平逻辑上一致。
2、如权利要求1所述的电平转换电路，其特征在于，所述电平提升电路包括两个能耐受70V电压的NDMOS管和两个能耐受70V电压的PDMOS管；第一NDMOS管的栅极作为正输入端，源极接地，漏极接第一PDMOS管的漏极和第二PDMOS管的栅极；第二NDMOS管的栅极作为负输入端，源极接地，漏极接第二PDMOS管的漏极和第一PDMOS管的栅极作为输出。
3、如权利要求2所述的电平转换电路，其特征在于，第一PDMOS管的栅极接第二PDMOS管的漏极和第二NDMOS管的漏极，源极接电源，漏极接第二PDMOS管的栅极和第一NDMOS管的漏极。
4、如权利要求2所述的电平转换电路，其特征在于，第二PDMOS管的栅极接第一PDMOS管的漏极和第一NDMOS管的漏极，源极接电源，漏极接第一PDMOS管的栅极和第二NDMOS管的漏极。
5、如权利要求3或4所述的电平转换电路，其特征在于，所述电源电压在27V和70V之间。
6、如权利要求3或4所述的电平转换电路，其特征在于，所述NDMOS管的开启阈值为7V。
7、如权利要求3或4所述的电平转换电路，其特征在于，所述的PDMOS管和NDMOS管的衬底都和源极短接。
8、如权利要求1所述的电平转换电路，其特征在于，所述第二级缓冲倒相器，包括一个能耐受12V电压的NDMOS管和一个能耐受12V电压的PDMOS管，形成CMOS的结构，其中PDMOS的源极接12V电压。
9、如权利要求8所述的电平转换电路，其特征在于，所述NDMOS管的开启阈值为7V。
10、如权利要求8所述的电平转换电路，其特征在于，所述的PDMOS管和NDMOS管的衬底都和源极短接。
11、如权利要求1所述的电平转换电路，其特征在于，所述第一级输入缓冲倒相器包含一个能耐受12V电压的PDMOS管和一个能耐受12V电压的NPN管；NPN管发射极接地，基极作为输入，输入信号是以5V为电源的数字信号，集电极接PDMOS管的漏极后作为输出；PDMOS管作为电流源负载用，其源极接12V电压，栅极接一偏置电压。
12、如权利要求11所述的电平转换电路，其特征在于，所述的PDMOS管的衬底和源极短接。
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