JP2002111471A - 論理レベル変換回路 - Google Patents
論理レベル変換回路Info
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- JP2002111471A JP2002111471A JP2000301038A JP2000301038A JP2002111471A JP 2002111471 A JP2002111471 A JP 2002111471A JP 2000301038 A JP2000301038 A JP 2000301038A JP 2000301038 A JP2000301038 A JP 2000301038A JP 2002111471 A JP2002111471 A JP 2002111471A
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Abstract
(57)【要約】
【課題】 ＥＣＬレベル信号をＣＭＯＳ論理回路に適合
する論理レベルに高速に変換することが可能な論理レベ
ル変換回路を提供する。 【解決手段】 論理レベル変換回路は、ＥＣＬレベル信
号をカレントスイッチ回路１、エミッタフォロワ回路
２、及びゲート接地ＰＭＯＳ増幅回路３を通すことによ
って、ＣＭＯＳ論理回路に適合する論理レベルの信号に
変換するものであり、ゲート接地ＰＭＯＳ増幅回路３内
のＰＭＯＳトランジスタＭＰ１のソース−ドレイン間に
キャパシタＣ１を接続することにより、高速なレベル変
換を行う。
する論理レベルに高速に変換することが可能な論理レベ
ル変換回路を提供する。 【解決手段】 論理レベル変換回路は、ＥＣＬレベル信
号をカレントスイッチ回路１、エミッタフォロワ回路
２、及びゲート接地ＰＭＯＳ増幅回路３を通すことによ
って、ＣＭＯＳ論理回路に適合する論理レベルの信号に
変換するものであり、ゲート接地ＰＭＯＳ増幅回路３内
のＰＭＯＳトランジスタＭＰ１のソース−ドレイン間に
キャパシタＣ１を接続することにより、高速なレベル変
換を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、単一電源を使用
し、エミッタ結合型論理回路（ＥＣＬ）の論理レベル信
号をＣＭＯＳ論理回路に適合する論理レベルの信号に高
速且つ正確に変換する論理レベル変換回路に関するもの
である。
し、エミッタ結合型論理回路（ＥＣＬ）の論理レベル信
号をＣＭＯＳ論理回路に適合する論理レベルの信号に高
速且つ正確に変換する論理レベル変換回路に関するもの
である。
【０００２】
【従来の技術】従来の論理レベル変換回路として、例え
ば、特開平６−１９６９９５号公報に記載されている回
路が知られている。図３は、上記公報に記載されている
ＥＣＬ／ＣＭＯＳ論理レベル変換回路図である。以下に
図３を参照しながら、上記従来の論理レベル変換回路に
ついて説明する。
ば、特開平６−１９６９９５号公報に記載されている回
路が知られている。図３は、上記公報に記載されている
ＥＣＬ／ＣＭＯＳ論理レベル変換回路図である。以下に
図３を参照しながら、上記従来の論理レベル変換回路に
ついて説明する。
【０００３】図３の論理レベル変換回路は、カレントス
イッチ回路１、エミッタフォロワ回路２、ゲート接地Ｐ
ＭＯＳ増幅回路５、および出力バッファ回路６から構成
され、カレントスイッチ回路１の入力端子ＩＮにＥＣＬ
レベルの入力論理信号が印加され、出力バッファ回路６
の出力端子ＯＵＴからＣＭＯＳレベルの論理信号が出力
される。この論理信号出力は、ＣＭＯＳ負荷ゲート回路
４として代表的に示されているＣＭＯＳゲートを駆動す
る。このＣＭＯＳ負荷ゲート回路４は、論理レベル変換
回路により駆動されるフリップフロップ等のゲート回路
である。
イッチ回路１、エミッタフォロワ回路２、ゲート接地Ｐ
ＭＯＳ増幅回路５、および出力バッファ回路６から構成
され、カレントスイッチ回路１の入力端子ＩＮにＥＣＬ
レベルの入力論理信号が印加され、出力バッファ回路６
の出力端子ＯＵＴからＣＭＯＳレベルの論理信号が出力
される。この論理信号出力は、ＣＭＯＳ負荷ゲート回路
４として代表的に示されているＣＭＯＳゲートを駆動す
る。このＣＭＯＳ負荷ゲート回路４は、論理レベル変換
回路により駆動されるフリップフロップ等のゲート回路
である。
【０００４】ＥＣＬレベル信号は、上記カレントスイッ
チ回路１内のＮＰＮトランジスタＱ１、定電流源Ｉ１か
らなるエミッタフォロワによるレベルシフトを介して、
カレントスイッチ１内へ入力される。このカレントスイ
ッチ回路１は、差動対をなす一対のＮＰＮトランジスタ
Ｑ２・Ｑ３、抵抗Ｒ１・Ｒ２、及び共通エミッタ電流を
制御する定電流源Ｉ２からなる。上記ＮＰＮトランジス
タＱ３のベースには入力閾値を定める基準電圧Ｖｂｂが
入力されている。
チ回路１内のＮＰＮトランジスタＱ１、定電流源Ｉ１か
らなるエミッタフォロワによるレベルシフトを介して、
カレントスイッチ１内へ入力される。このカレントスイ
ッチ回路１は、差動対をなす一対のＮＰＮトランジスタ
Ｑ２・Ｑ３、抵抗Ｒ１・Ｒ２、及び共通エミッタ電流を
制御する定電流源Ｉ２からなる。上記ＮＰＮトランジス
タＱ３のベースには入力閾値を定める基準電圧Ｖｂｂが
入力されている。
【０００５】上記エミッタフォロワ回路２は、ＮＰＮト
ランジスタＱ４・Ｑ５によって構成され、上記カレント
スイッチ回路１の出力をそれぞれベースで受けて、各エ
ミッタから上記ゲート接地ＰＭＯＳ増幅回路５に出力し
ている。
ランジスタＱ４・Ｑ５によって構成され、上記カレント
スイッチ回路１の出力をそれぞれベースで受けて、各エ
ミッタから上記ゲート接地ＰＭＯＳ増幅回路５に出力し
ている。
【０００６】上記ゲート接地ＰＭＯＳ増幅回路５は、ソ
ース駆動制御されたＰＭＯＳトランジスタＭＰ１・ＭＰ
２、抵抗Ｒ３・Ｒ４、ダイオードＤ１・Ｄ２、ＮＭＯＳ
トランジスタＭＮ１から構成されるベース電流引き抜き
回路によって構成される。上記ＰＭＯＳトランジスタＭ
Ｐ１・ＭＰ２のゲートには、バイアス電圧Ｖｇｇが加え
られている。
ース駆動制御されたＰＭＯＳトランジスタＭＰ１・ＭＰ
２、抵抗Ｒ３・Ｒ４、ダイオードＤ１・Ｄ２、ＮＭＯＳ
トランジスタＭＮ１から構成されるベース電流引き抜き
回路によって構成される。上記ＰＭＯＳトランジスタＭ
Ｐ１・ＭＰ２のゲートには、バイアス電圧Ｖｇｇが加え
られている。
【０００７】上記出力バッファ回路６は、上記ＰＭＯＳ
トランジスタＭＰ１・ＭＰ２のドレインに各ベースが接
続されたＮＰＮトランジスタＱ９・Ｑ１０、及びこのＮ
ＰＮトランジスタＱ９・Ｑ１０のエミッタにそれぞれド
レインが接続されたＮＭＯＳトランジスタＭＮ２・ＭＮ
３から構成されている。ＮＭＯＳトランジスタＭＮ２・
ＭＮ３は互いにソース及びゲートがそれぞれ接続される
ことにより、カレントミラー回路として動作する。
トランジスタＭＰ１・ＭＰ２のドレインに各ベースが接
続されたＮＰＮトランジスタＱ９・Ｑ１０、及びこのＮ
ＰＮトランジスタＱ９・Ｑ１０のエミッタにそれぞれド
レインが接続されたＮＭＯＳトランジスタＭＮ２・ＭＮ
３から構成されている。ＮＭＯＳトランジスタＭＮ２・
ＭＮ３は互いにソース及びゲートがそれぞれ接続される
ことにより、カレントミラー回路として動作する。
【０００８】上記ＣＭＯＳ負荷ゲート回路４は、ＰＭＯ
ＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮか
らなるＣＭＯＳインバータを構成しており、多数の負荷
を代表している。ここで、ＣＭＯＳ負荷ゲート回路４の
高電位電源Ｖｄｄ（ＣＭＯＳ用電源）には、上記出力端
子ＯＵＴからの信号振幅を有効に使うために、バイポー
ラ用電源Ｖｃｃから２Ｖｆ（Ｖｆはダイオード順電圧）
分降下した電位が与えられている。
ＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮか
らなるＣＭＯＳインバータを構成しており、多数の負荷
を代表している。ここで、ＣＭＯＳ負荷ゲート回路４の
高電位電源Ｖｄｄ（ＣＭＯＳ用電源）には、上記出力端
子ＯＵＴからの信号振幅を有効に使うために、バイポー
ラ用電源Ｖｃｃから２Ｖｆ（Ｖｆはダイオード順電圧）
分降下した電位が与えられている。
【０００９】次に、図３の論理レベル変換回路の動作の
概要を説明する。ＥＣＬ振幅の入力信号は入力端子ＩＮ
に入力され、カレントスイッチ回路１によって１〔Ｖ〕
程度の振幅の相補信号として出力される。この相補信号
は、エミッタフォロワ回路２内のＮＰＮトランジスタＱ
４・Ｑ５によってレベルシフトされ、次段のソース駆動
制御されたＰＭＯＳトランジスタＭＰ１・ＭＰ２に送ら
れる。上記エミッタフォロワ回路２を通すことによって
出力インピーダンスが下がり、ＰＭＯＳトランジスタＭ
Ｐ１・ＭＰ２のゲートの入力容量による伝達時間の遅延
を低減している。
概要を説明する。ＥＣＬ振幅の入力信号は入力端子ＩＮ
に入力され、カレントスイッチ回路１によって１〔Ｖ〕
程度の振幅の相補信号として出力される。この相補信号
は、エミッタフォロワ回路２内のＮＰＮトランジスタＱ
４・Ｑ５によってレベルシフトされ、次段のソース駆動
制御されたＰＭＯＳトランジスタＭＰ１・ＭＰ２に送ら
れる。上記エミッタフォロワ回路２を通すことによって
出力インピーダンスが下がり、ＰＭＯＳトランジスタＭ
Ｐ１・ＭＰ２のゲートの入力容量による伝達時間の遅延
を低減している。
【００１０】上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２
の各ゲートには、バイアス電圧Ｖｇｇが印加され、エミ
ッタフォロワ回路２の出力とバイアス電圧Ｖｇｇの電位
差が電流出力に変換される。ＰＭＯＳトランジスタＭＰ
１を流れる電流は、抵抗Ｒ３、ダイオードＤ１、及びＮ
ＭＯＳトランジスタＭＮ１によって電圧に変換されて、
ＮＰＮトランジスタＱ９のベースに入力される。同様
に、ＰＭＯＳトランジスタＭＰ２を流れる電流は、抵抗
Ｒ４、及びダイオードＤ２によって電圧に変換されて、
ＮＰＮトランジスタＱ１０のベースに入力される。
の各ゲートには、バイアス電圧Ｖｇｇが印加され、エミ
ッタフォロワ回路２の出力とバイアス電圧Ｖｇｇの電位
差が電流出力に変換される。ＰＭＯＳトランジスタＭＰ
１を流れる電流は、抵抗Ｒ３、ダイオードＤ１、及びＮ
ＭＯＳトランジスタＭＮ１によって電圧に変換されて、
ＮＰＮトランジスタＱ９のベースに入力される。同様
に、ＰＭＯＳトランジスタＭＰ２を流れる電流は、抵抗
Ｒ４、及びダイオードＤ２によって電圧に変換されて、
ＮＰＮトランジスタＱ１０のベースに入力される。
【００１１】上記の抵抗Ｒ３、ダイオードＤ１、及びＮ
ＭＯＳトランジスタＭＮ１は、上記ＮＰＮトランジスタ
Ｑ９のオフ時のベース電荷を引き抜き、オフ速度を速め
る機能と、上記ＮＰＮトランジスタＱ９のベース電位が
オフ状態で下がり過ぎることによるスイッチオン時の応
答遅れを抑える機能とを有している。また、上記抵抗Ｒ
４、及びダイオードＤ２も、上記ＮＰＮトランジスタＱ
１０のオフ時のベース電荷を引き抜き、オフ速度を速め
る機能と、上記ＮＰＮトランジスタＱ１０のベース電位
がオフ状態で下がり過ぎることによるスイッチオン時の
応答遅れを抑える機能とを有している。
ＭＯＳトランジスタＭＮ１は、上記ＮＰＮトランジスタ
Ｑ９のオフ時のベース電荷を引き抜き、オフ速度を速め
る機能と、上記ＮＰＮトランジスタＱ９のベース電位が
オフ状態で下がり過ぎることによるスイッチオン時の応
答遅れを抑える機能とを有している。また、上記抵抗Ｒ
４、及びダイオードＤ２も、上記ＮＰＮトランジスタＱ
１０のオフ時のベース電荷を引き抜き、オフ速度を速め
る機能と、上記ＮＰＮトランジスタＱ１０のベース電位
がオフ状態で下がり過ぎることによるスイッチオン時の
応答遅れを抑える機能とを有している。
【００１２】上記ＮＰＮトランジスタＱ９・Ｑ１０のエ
ミッタは、上記ＮＭＯＳトランジスタＭＮ２とＭＮ３で
構成されたカレントミラー回路に接続されており、上記
ＮＰＮトランジスタＱ１０のエミッタの振幅と駆動能力
を十分確保できるようになっている。このようにして、
上記ＣＭＯＳ負荷ゲート回路４内のＣＭＯＳを十分にオ
ン／オフさせるに足る振幅が得られる。
ミッタは、上記ＮＭＯＳトランジスタＭＮ２とＭＮ３で
構成されたカレントミラー回路に接続されており、上記
ＮＰＮトランジスタＱ１０のエミッタの振幅と駆動能力
を十分確保できるようになっている。このようにして、
上記ＣＭＯＳ負荷ゲート回路４内のＣＭＯＳを十分にオ
ン／オフさせるに足る振幅が得られる。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の技術は、次のような問題点を有している。すなわ
ち、上記従来の論理レベル変換回路によれば、(1) 上記
ＮＰＮトランジスタＱ９のベース電圧の立ち上がり時間
は、該ＰＭＯＳトランジスタＭＰ１のオン抵抗と、上記
ＰＭＯＳトランジスタＭＰ１のドレインのノードの寄生
容量による時間分だけ遅れるため、入出力間の伝播遅延
時間も遅くなり、近年のデータ処理速度の高速化に伴う
ＩＣの遅延時間に対する要求を満たすことができないと
共に、(2) 上記出力端子ＯＵＴからの論理信号出力のハ
イレベルが低く、ＣＭＯＳ負荷ゲートを駆動するために
はＣＭＯＳ用電源Ｖｄｄとバイポーラ用電源Ｖｃｃが必
要である。ＣＭＯＳ用電源Ｖｄｄを３〔Ｖ〕にするため
に、バイポーラ用電源Ｖｃｃは（３＋２・Ｖｆ）〔Ｖ〕
以上が必要となり、消費電力の増加を招来する。例え
ば、バイポーラ用電源Ｖｃｃを４．５〔Ｖ〕とし、ＣＭ
ＯＳ用電源Ｖｄｄを３〔Ｖ〕としたときの入力端子ＩＮ
のハイレベルからローレベルへの変化と、出力端子のハ
イレベルからローレベルへの変化について、ＳＰＩＣＥ
によるシミュレーションを行った結果、図４のようにな
り、入出力間の遅延時間は１〔ｎｓ〕より長くなった。
来の技術は、次のような問題点を有している。すなわ
ち、上記従来の論理レベル変換回路によれば、(1) 上記
ＮＰＮトランジスタＱ９のベース電圧の立ち上がり時間
は、該ＰＭＯＳトランジスタＭＰ１のオン抵抗と、上記
ＰＭＯＳトランジスタＭＰ１のドレインのノードの寄生
容量による時間分だけ遅れるため、入出力間の伝播遅延
時間も遅くなり、近年のデータ処理速度の高速化に伴う
ＩＣの遅延時間に対する要求を満たすことができないと
共に、(2) 上記出力端子ＯＵＴからの論理信号出力のハ
イレベルが低く、ＣＭＯＳ負荷ゲートを駆動するために
はＣＭＯＳ用電源Ｖｄｄとバイポーラ用電源Ｖｃｃが必
要である。ＣＭＯＳ用電源Ｖｄｄを３〔Ｖ〕にするため
に、バイポーラ用電源Ｖｃｃは（３＋２・Ｖｆ）〔Ｖ〕
以上が必要となり、消費電力の増加を招来する。例え
ば、バイポーラ用電源Ｖｃｃを４．５〔Ｖ〕とし、ＣＭ
ＯＳ用電源Ｖｄｄを３〔Ｖ〕としたときの入力端子ＩＮ
のハイレベルからローレベルへの変化と、出力端子のハ
イレベルからローレベルへの変化について、ＳＰＩＣＥ
によるシミュレーションを行った結果、図４のようにな
り、入出力間の遅延時間は１〔ｎｓ〕より長くなった。
【００１４】本発明は上記問題点に鑑みなされたもので
あり、その目的は、単一電源を使用し、ＥＣＬレベル信
号をＣＭＯＳ論理回路に適合する論理レベルに高速且つ
正確に変換することが可能な論理レベル変換回路を提供
することにある。
あり、その目的は、単一電源を使用し、ＥＣＬレベル信
号をＣＭＯＳ論理回路に適合する論理レベルに高速且つ
正確に変換することが可能な論理レベル変換回路を提供
することにある。
【００１５】
【課題を解決するための手段】本発明に係る論理レベル
変換回路は、上記課題を解決するために、ＥＣＬレベル
信号に基づいて相補信号を生成し、該相補信号をそれぞ
れレベルシフトし、上記ＥＣＬレベル信号をＣＭＯＳ論
理レベル信号に変換する論理レベル変換回路において、
以下の措置を講じたことを特徴としている。
変換回路は、上記課題を解決するために、ＥＣＬレベル
信号に基づいて相補信号を生成し、該相補信号をそれぞ
れレベルシフトし、上記ＥＣＬレベル信号をＣＭＯＳ論
理レベル信号に変換する論理レベル変換回路において、
以下の措置を講じたことを特徴としている。
【００１６】即ち、上記論理レベル変換回路は、(a) 所
定のバイアス電圧がゲートに印加され、レベルシフトさ
れた上記相補信号のうち上記ＥＣＬレベル信号と逆相及
び同相の信号によりそれぞれ駆動される第１及び第２Ｍ
ＯＳトランジスタと、(b) 上記第１及び第２ＭＯＳトラ
ンジスタとグランドとの間にそれぞれ接続された第１及
び第２バイポーラトランジスタとからなり、上記第１Ｍ
ＯＳトランジスタに流れる電流に基づいて上記第１及び
第２バイポーラトランジスタのベースがそれぞれ駆動さ
れるカレントミラー回路とを備えていることを特徴とし
ている。
定のバイアス電圧がゲートに印加され、レベルシフトさ
れた上記相補信号のうち上記ＥＣＬレベル信号と逆相及
び同相の信号によりそれぞれ駆動される第１及び第２Ｍ
ＯＳトランジスタと、(b) 上記第１及び第２ＭＯＳトラ
ンジスタとグランドとの間にそれぞれ接続された第１及
び第２バイポーラトランジスタとからなり、上記第１Ｍ
ＯＳトランジスタに流れる電流に基づいて上記第１及び
第２バイポーラトランジスタのベースがそれぞれ駆動さ
れるカレントミラー回路とを備えていることを特徴とし
ている。
【００１７】上記構成によれば、ＥＣＬレベル信号に基
づいて相補信号が生成され、この相補信号はそれぞれレ
ベルシフトされる。レベルシフトされた上記相補信号の
うち上記ＥＣＬレベル信号と逆相関係になるものと所定
のバイアス電圧との差に基づいて第１ＭＯＳトランジス
タは駆動され、同相関係になるものと上記所定のバイア
ス電圧との差に基づいて第２ＭＯＳトランジスタは駆動
される。
づいて相補信号が生成され、この相補信号はそれぞれレ
ベルシフトされる。レベルシフトされた上記相補信号の
うち上記ＥＣＬレベル信号と逆相関係になるものと所定
のバイアス電圧との差に基づいて第１ＭＯＳトランジス
タは駆動され、同相関係になるものと上記所定のバイア
ス電圧との差に基づいて第２ＭＯＳトランジスタは駆動
される。
【００１８】これらの第１及び第２ＭＯＳトランジスタ
は、カレントミラー回路内の第１及び第２バイポーラト
ランジスタにそれぞれ接続されており、第１ＭＯＳトラ
ンジスタに流れる電流に基づいて上記第１及び第２バイ
ポーラトランジスタのベースがそれぞれ駆動される。こ
れにより、第１及び第２バイポーラトランジスタにはそ
れぞれ同じ電流が流れ、ベース電流の大きさに応じて第
２バイポーラトランジスタの出力インピーダンスが変化
する。
は、カレントミラー回路内の第１及び第２バイポーラト
ランジスタにそれぞれ接続されており、第１ＭＯＳトラ
ンジスタに流れる電流に基づいて上記第１及び第２バイ
ポーラトランジスタのベースがそれぞれ駆動される。こ
れにより、第１及び第２バイポーラトランジスタにはそ
れぞれ同じ電流が流れ、ベース電流の大きさに応じて第
２バイポーラトランジスタの出力インピーダンスが変化
する。
【００１９】例えば、ＥＣＬレベル信号がローレベルの
場合、レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と逆相のハイレベルの信号が第１ＭＯＳト
ランジスタに印加される。これに伴って、第１ＭＯＳト
ランジスタを流れる電流が大きくなり、第１及び第２バ
イポーラトランジスタに流れる電流が大きくなる。これ
により、第２バイポーラトランジスタの出力インピーダ
ンスが小さくなる。
場合、レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と逆相のハイレベルの信号が第１ＭＯＳト
ランジスタに印加される。これに伴って、第１ＭＯＳト
ランジスタを流れる電流が大きくなり、第１及び第２バ
イポーラトランジスタに流れる電流が大きくなる。これ
により、第２バイポーラトランジスタの出力インピーダ
ンスが小さくなる。
【００２０】このとき、レベルシフトされた上記相補信
号のうち上記ＥＣＬレベル信号と同相のローレベルの信
号が第２ＭＯＳトランジスタに印加される。これによ
り、第２ＭＯＳトランジスタを流れる電流が小さくな
り、第２ＭＯＳトランジスタの出力インピーダンスが大
きくなる。
号のうち上記ＥＣＬレベル信号と同相のローレベルの信
号が第２ＭＯＳトランジスタに印加される。これによ
り、第２ＭＯＳトランジスタを流れる電流が小さくな
り、第２ＭＯＳトランジスタの出力インピーダンスが大
きくなる。
【００２１】一方、ＥＣＬレベル信号がハイレベルの場
合、レベルシフトされた上記相補信号のうち上記ＥＣＬ
レベル信号と逆相のローレベルの信号が第１ＭＯＳトラ
ンジスタに印加される。これに伴って、第１ＭＯＳトラ
ンジスタを流れる電流が小さくなり、第１及び第２バイ
ポーラトランジスタに流れる電流が小さくなる。これに
より、第２バイポーラトランジスタの出力インピーダン
スが大きくなる。
合、レベルシフトされた上記相補信号のうち上記ＥＣＬ
レベル信号と逆相のローレベルの信号が第１ＭＯＳトラ
ンジスタに印加される。これに伴って、第１ＭＯＳトラ
ンジスタを流れる電流が小さくなり、第１及び第２バイ
ポーラトランジスタに流れる電流が小さくなる。これに
より、第２バイポーラトランジスタの出力インピーダン
スが大きくなる。
【００２２】このとき、レベルシフトされた上記相補信
号のうち上記ＥＣＬレベル信号と同相のハイレベルの信
号が第２ＭＯＳトランジスタに印加される。これによ
り、第２ＭＯＳトランジスタの出力インピーダンスが小
さくなる。
号のうち上記ＥＣＬレベル信号と同相のハイレベルの信
号が第２ＭＯＳトランジスタに印加される。これによ
り、第２ＭＯＳトランジスタの出力インピーダンスが小
さくなる。
【００２３】以上のように、ＥＣＬレベル信号がローレ
ベルの場合、第２ＭＯＳトランジスタの出力インピーダ
ンスが大きくなると共に、第２バイポーラトランジスタ
の出力インピーダンスが小さくなる。
ベルの場合、第２ＭＯＳトランジスタの出力インピーダ
ンスが大きくなると共に、第２バイポーラトランジスタ
の出力インピーダンスが小さくなる。
【００２４】また、ＥＣＬレベル信号がハイレベルの場
合、第２ＭＯＳトランジスタの出力インピーダンスが小
さくなると共に、第２バイポーラトランジスタの出力イ
ンピーダンスが大きくなる。つまり、ＥＣＬレベル信号
がハイレベルの場合、第２バイポーラトランジスタの出
力インピーダンスが大きくなるので、第２バイポーラト
ランジスタと第２ＭＯＳトランジスタの接続点を出力と
して引き出せば、レベル値の大きいハイレベル（ＣＭＯ
Ｓ論理レベルのハイレベル）を実現できる。
合、第２ＭＯＳトランジスタの出力インピーダンスが小
さくなると共に、第２バイポーラトランジスタの出力イ
ンピーダンスが大きくなる。つまり、ＥＣＬレベル信号
がハイレベルの場合、第２バイポーラトランジスタの出
力インピーダンスが大きくなるので、第２バイポーラト
ランジスタと第２ＭＯＳトランジスタの接続点を出力と
して引き出せば、レベル値の大きいハイレベル（ＣＭＯ
Ｓ論理レベルのハイレベル）を実現できる。
【００２５】したがって、論理レベル変換回路において
は、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベル
を確保できるので、動作電源として単一種類のＣＭＯＳ
用電源を設ければよく、それゆえ、消費電力の増加を確
実に回避できる（従来の論理レベル変換回路において
は、低いハイレベルの出力信号しか出力できないため
に、２種類の電源が必要であり、消費電力の増加を招来
していた。）。
は、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベル
を確保できるので、動作電源として単一種類のＣＭＯＳ
用電源を設ければよく、それゆえ、消費電力の増加を確
実に回避できる（従来の論理レベル変換回路において
は、低いハイレベルの出力信号しか出力できないため
に、２種類の電源が必要であり、消費電力の増加を招来
していた。）。
【００２６】上記論理レベル変換回路は、具体的には、
(1) 差動対をなす一対のＮＰＮトランジスタからなり、
ＥＣＬレベル信号に基づいて相補信号を生成するカレン
トスイッチ回路と、(2) 上記相補信号毎に設けられたＮ
ＰＮトランジスタからなり、上記相補信号をそれぞれレ
ベルシフトするエミッタフォロワ回路と、(3) 所定のバ
イアス電圧がゲートに印加され、レベルシフトされた上
記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相
の信号によりそれぞれ駆動される第１及び第２ＭＯＳト
ランジスタと、上記第１及び第２ＭＯＳトランジスタと
グランドとの間にそれぞれ接続された第１及び第２バイ
ポーラトランジスタとからなり、上記第１ＭＯＳトラン
ジスタに流れる電流に基づいて上記第１及び第２バイポ
ーラトランジスタのベースがそれぞれ駆動されるカレン
トミラー回路とを有する増幅回路とを備えていることが
好ましい。
(1) 差動対をなす一対のＮＰＮトランジスタからなり、
ＥＣＬレベル信号に基づいて相補信号を生成するカレン
トスイッチ回路と、(2) 上記相補信号毎に設けられたＮ
ＰＮトランジスタからなり、上記相補信号をそれぞれレ
ベルシフトするエミッタフォロワ回路と、(3) 所定のバ
イアス電圧がゲートに印加され、レベルシフトされた上
記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相
の信号によりそれぞれ駆動される第１及び第２ＭＯＳト
ランジスタと、上記第１及び第２ＭＯＳトランジスタと
グランドとの間にそれぞれ接続された第１及び第２バイ
ポーラトランジスタとからなり、上記第１ＭＯＳトラン
ジスタに流れる電流に基づいて上記第１及び第２バイポ
ーラトランジスタのベースがそれぞれ駆動されるカレン
トミラー回路とを有する増幅回路とを備えていることが
好ましい。
【００２７】この場合、上述のように、論理レベル変換
回路においては、直接ＣＭＯＳ負荷を駆動するのに十分
な出力レベルを確保できるので、動作電源としては単一
種類のＣＭＯＳ用電源だけを設ければよく、それゆえ、
消費電力の増加を確実に回避できる。
回路においては、直接ＣＭＯＳ負荷を駆動するのに十分
な出力レベルを確保できるので、動作電源としては単一
種類のＣＭＯＳ用電源だけを設ければよく、それゆえ、
消費電力の増加を確実に回避できる。
【００２８】上記の第１ＭＯＳトランジスタは、ソース
−ドレイン間にキャパシタが接続されていることが好ま
しい。レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と逆相の信号は、第１ＭＯＳトランジスタ
を介して第１バイポーラトランジスタに印加されるが、
第１ＭＯＳトランジスタのオン抵抗と第１ＭＯＳトラン
ジスタのドレインのノードの寄生容量とにより決まる時
間だけ遅延してしまい、近年のデータの処理速度の高速
化の観点から好ましくない。そこで、上記のように、第
１ＭＯＳトランジスタのソース−ドレイン間にキャパシ
タを接続すると、上記信号の変化が上記キャパシタを介
して高速に伝搬されるので、上記遅延時間を確実に短く
できる。
−ドレイン間にキャパシタが接続されていることが好ま
しい。レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と逆相の信号は、第１ＭＯＳトランジスタ
を介して第１バイポーラトランジスタに印加されるが、
第１ＭＯＳトランジスタのオン抵抗と第１ＭＯＳトラン
ジスタのドレインのノードの寄生容量とにより決まる時
間だけ遅延してしまい、近年のデータの処理速度の高速
化の観点から好ましくない。そこで、上記のように、第
１ＭＯＳトランジスタのソース−ドレイン間にキャパシ
タを接続すると、上記信号の変化が上記キャパシタを介
して高速に伝搬されるので、上記遅延時間を確実に短く
できる。
【００２９】上記第２バイポーラトランジスタが飽和領
域で動作しないように、所定電圧でクランプするクラン
プ回路を備えていることが好ましい。第２バイポーラト
ランジスタの出力インピーダンスが小さくなり、両端の
電圧（エミッタ−コレクタ間の電圧）が小さくなると
（第２バイポーラトランジスタが飽和領域で動作する
と）、それから回復するのに時間を要し、上記高速化の
観点から好ましくない。そこで、上記のように、クラン
プ回路を設けることによって、第２バイポーラトランジ
スタが所定電圧でクランプされるので、両端の電圧が必
要以上に小さくなることを確実に回避でき、高速動作が
可能となる。
域で動作しないように、所定電圧でクランプするクラン
プ回路を備えていることが好ましい。第２バイポーラト
ランジスタの出力インピーダンスが小さくなり、両端の
電圧（エミッタ−コレクタ間の電圧）が小さくなると
（第２バイポーラトランジスタが飽和領域で動作する
と）、それから回復するのに時間を要し、上記高速化の
観点から好ましくない。そこで、上記のように、クラン
プ回路を設けることによって、第２バイポーラトランジ
スタが所定電圧でクランプされるので、両端の電圧が必
要以上に小さくなることを確実に回避でき、高速動作が
可能となる。
【００３０】
【発明の実施の形態】本発明の実施の一形態について図
１及び図２に基づいて説明すれば、以下のとおりであ
る。なお、図３で示す論理レベル変換回路と同じ機能を
有する部材については同じ参照符号を付記する。
１及び図２に基づいて説明すれば、以下のとおりであ
る。なお、図３で示す論理レベル変換回路と同じ機能を
有する部材については同じ参照符号を付記する。
【００３１】本実施の形態に係る論理レベル変換回路
は、図１に示すように、カレントスイッチ回路１、エミ
ッタフォロワ回路２、およびゲート接地ＰＭＯＳ増幅回
路３から構成され、カレントスイッチ回路１の入力端子
ＩＮにＥＣＬレベルの入力論理信号（ＥＣＬレベル信
号）が印加され、ゲート接地ＰＭＯＳ増幅回路３の出力
端子ＯＵＴからＣＭＯＳレベルの論理信号が出力され
る。この論理信号出力は、ＣＭＯＳ負荷ゲート回路４と
して代表的に示されているＣＭＯＳゲートを駆動する。
このＣＭＯＳ負荷ゲート回路４は、論理レベル変換回路
により駆動されるフリップフロップ等のゲート回路であ
る。なお、上記ゲート接地ＰＭＯＳ増幅回路３が、図３
の従来の論理レベル変換回路の出力バッファ回路６の機
能を兼ね備えている。
は、図１に示すように、カレントスイッチ回路１、エミ
ッタフォロワ回路２、およびゲート接地ＰＭＯＳ増幅回
路３から構成され、カレントスイッチ回路１の入力端子
ＩＮにＥＣＬレベルの入力論理信号（ＥＣＬレベル信
号）が印加され、ゲート接地ＰＭＯＳ増幅回路３の出力
端子ＯＵＴからＣＭＯＳレベルの論理信号が出力され
る。この論理信号出力は、ＣＭＯＳ負荷ゲート回路４と
して代表的に示されているＣＭＯＳゲートを駆動する。
このＣＭＯＳ負荷ゲート回路４は、論理レベル変換回路
により駆動されるフリップフロップ等のゲート回路であ
る。なお、上記ゲート接地ＰＭＯＳ増幅回路３が、図３
の従来の論理レベル変換回路の出力バッファ回路６の機
能を兼ね備えている。
【００３２】ＥＣＬレベル信号は、上記カレントスイッ
チ回路１内のＮＰＮトランジスタＱ１、定電流源Ｉ１か
らなるエミッタフォロワによるレベルシフトを介して、
カレントスイッチ１内へ入力される。このカレントスイ
ッチ回路１は、差動対をなす一対のＮＰＮトランジスタ
Ｑ２・Ｑ３、抵抗Ｒ１・Ｒ２、及び共通エミッタ電流を
制御する定電流源Ｉ２からなり、振幅１〔Ｖ〕程度の相
補信号を生成する。上記ＮＰＮトランジスタＱ３のベー
スには入力閾値を定める基準電圧Ｖｂｂが入力されてい
る。
チ回路１内のＮＰＮトランジスタＱ１、定電流源Ｉ１か
らなるエミッタフォロワによるレベルシフトを介して、
カレントスイッチ１内へ入力される。このカレントスイ
ッチ回路１は、差動対をなす一対のＮＰＮトランジスタ
Ｑ２・Ｑ３、抵抗Ｒ１・Ｒ２、及び共通エミッタ電流を
制御する定電流源Ｉ２からなり、振幅１〔Ｖ〕程度の相
補信号を生成する。上記ＮＰＮトランジスタＱ３のベー
スには入力閾値を定める基準電圧Ｖｂｂが入力されてい
る。
【００３３】上記エミッタフォロワ回路２は、ＮＰＮト
ランジスタＱ４・Ｑ５によって構成され、上記カレント
スイッチ回路１の出力をそれぞれベースで受けて、各エ
ミッタから上記ゲート接地ＰＭＯＳ増幅回路５に出力し
ている。
ランジスタＱ４・Ｑ５によって構成され、上記カレント
スイッチ回路１の出力をそれぞれベースで受けて、各エ
ミッタから上記ゲート接地ＰＭＯＳ増幅回路５に出力し
ている。
【００３４】つまり、エミッタフォロワ回路２でレベル
シフトされた上記相補信号のうち上記ＥＣＬレベル信号
と逆相及び同相の信号は、ＰＭＯＳトランジスタＭＰ１
及びＭＰ２（第１及び第２ＭＯＳトランジスタ）のソー
スをそれぞれ駆動するように接続されている。
シフトされた上記相補信号のうち上記ＥＣＬレベル信号
と逆相及び同相の信号は、ＰＭＯＳトランジスタＭＰ１
及びＭＰ２（第１及び第２ＭＯＳトランジスタ）のソー
スをそれぞれ駆動するように接続されている。
【００３５】上記ゲート接地ＰＭＯＳ増幅回路３は、ソ
ース駆動制御された上記ＰＭＯＳトランジスタＭＰ１・
ＭＰ２、カレントミラー回路を構成するＮＰＮトランジ
スタＱ６・Ｑ７（第１及び第２バイポーラトランジス
タ）、上記ＰＭＯＳトランジスタＭＰ１のソース−ドレ
イン間に設けられたキャパシタＣ１、及び上記ＮＰＮト
ランジスタＱ７の飽和防止用ＮＰＮトランジスタＱ８
（クランプ回路）から構成される。
ース駆動制御された上記ＰＭＯＳトランジスタＭＰ１・
ＭＰ２、カレントミラー回路を構成するＮＰＮトランジ
スタＱ６・Ｑ７（第１及び第２バイポーラトランジス
タ）、上記ＰＭＯＳトランジスタＭＰ１のソース−ドレ
イン間に設けられたキャパシタＣ１、及び上記ＮＰＮト
ランジスタＱ７の飽和防止用ＮＰＮトランジスタＱ８
（クランプ回路）から構成される。
【００３６】飽和防止用ＮＰＮトランジスタＱ８のベー
スにはクランプ電圧Ｖｃｌｐが印加されている。また、
上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートに
は、バイアス電圧Ｖｇｇが加えられている。
スにはクランプ電圧Ｖｃｌｐが印加されている。また、
上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートに
は、バイアス電圧Ｖｇｇが加えられている。
【００３７】上記ＣＭＯＳ負荷ゲート回路４は、ＰＭＯ
ＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮか
らなるＣＭＯＳインバータを構成しており、多数の負荷
を代表している。ここで、ＣＭＯＳ負荷ゲート回路４の
高電位電源として、電源Ｖｃｃ（バイポーラ用電源であ
ると共にＣＭＯＳ用電源でもある。）が直接印加されて
いる。
ＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮか
らなるＣＭＯＳインバータを構成しており、多数の負荷
を代表している。ここで、ＣＭＯＳ負荷ゲート回路４の
高電位電源として、電源Ｖｃｃ（バイポーラ用電源であ
ると共にＣＭＯＳ用電源でもある。）が直接印加されて
いる。
【００３８】ここで、上記論理レベル変換回路の動作に
ついて説明する。ＥＣＬレベルの入力信号は入力端子Ｉ
Ｎに入力され、カレントスイッチ回路１によって１
〔Ｖ〕程度の振幅の相補信号が生成されて出力される。
この相補信号は、エミッタフォロワ回路２内のＮＰＮト
ランジスタＱ４・Ｑ５によってレベルシフトされ、次段
のソース駆動制御されるＰＭＯＳトランジスタＭＰ１・
ＭＰ２に送られる。上記エミッタフォロワ回路２を通す
ことによって出力インピーダンスが小さくなり、これに
よりＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートの入
力容量による伝達時間の遅延を防いでいる。
ついて説明する。ＥＣＬレベルの入力信号は入力端子Ｉ
Ｎに入力され、カレントスイッチ回路１によって１
〔Ｖ〕程度の振幅の相補信号が生成されて出力される。
この相補信号は、エミッタフォロワ回路２内のＮＰＮト
ランジスタＱ４・Ｑ５によってレベルシフトされ、次段
のソース駆動制御されるＰＭＯＳトランジスタＭＰ１・
ＭＰ２に送られる。上記エミッタフォロワ回路２を通す
ことによって出力インピーダンスが小さくなり、これに
よりＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートの入
力容量による伝達時間の遅延を防いでいる。
【００３９】上記ゲート接地ＰＭＯＳ増幅回路３におい
ては、ＰＭＯＳトランジスタＭＰ１・ＭＰ２は、各ゲー
トにバイアス電圧Ｖｇｇが印加されており、各ドレイン
にはＮＰＮトランジスタＱ６・Ｑ７からなるカレントミ
ラー回路が接続されている。これにより、エミッタフォ
ロワ回路２の出力（ＰＭＯＳトランジスタＭＰ１・ＭＰ
２のソース電圧）とバイアス電圧Ｖｇｇの電圧差に応じ
たドレイン電流が上記ＰＭＯＳトランジスタＭＰ１・Ｍ
Ｐ２を流れる。
ては、ＰＭＯＳトランジスタＭＰ１・ＭＰ２は、各ゲー
トにバイアス電圧Ｖｇｇが印加されており、各ドレイン
にはＮＰＮトランジスタＱ６・Ｑ７からなるカレントミ
ラー回路が接続されている。これにより、エミッタフォ
ロワ回路２の出力（ＰＭＯＳトランジスタＭＰ１・ＭＰ
２のソース電圧）とバイアス電圧Ｖｇｇの電圧差に応じ
たドレイン電流が上記ＰＭＯＳトランジスタＭＰ１・Ｍ
Ｐ２を流れる。
【００４０】上記ＰＭＯＳトランジスタＭＰ１のドレイ
ン電流は、ＮＰＮトランジスタＱ６のコレクタ電流と、
ＮＰＮトランジスタＱ６・Ｑ７の各ベース電流となり、
上記ドレイン電流の変化に伴ってＮＰＮトランジスタＱ
７の出力インピーダンスが変化する。
ン電流は、ＮＰＮトランジスタＱ６のコレクタ電流と、
ＮＰＮトランジスタＱ６・Ｑ７の各ベース電流となり、
上記ドレイン電流の変化に伴ってＮＰＮトランジスタＱ
７の出力インピーダンスが変化する。
【００４１】すなわち、例えば、ローレベルのＥＣＬレ
ベル信号が入力端子ＩＮに印加されると、ＰＭＯＳトラ
ンジスタＭＰ１のソース電圧はハイレベルになる。この
ように、ＰＭＯＳトランジスタＭＰ１のソース電圧がハ
イレベルになると、バイアス電圧Ｖｇｇとの電圧差が大
きくなるので、ＰＭＯＳトランジスタＭＰ１のドレイン
電流が大きくなる。これに伴って、ＮＰＮトランジスタ
Ｑ６・Ｑ７のベース電流が大きくなってＮＰＮトランジ
スタＱ６・Ｑ７のコレクタ電流も大きくなるので、ＮＰ
ＮトランジスタＱ７の出力インピーダンスは小さくな
る。ＮＰＮトランジスタＱ７は、コレクタに接続される
負荷が同じであれば、コレクタ−エミッタ間の電圧Ｖｃ
ｅは低下する。
ベル信号が入力端子ＩＮに印加されると、ＰＭＯＳトラ
ンジスタＭＰ１のソース電圧はハイレベルになる。この
ように、ＰＭＯＳトランジスタＭＰ１のソース電圧がハ
イレベルになると、バイアス電圧Ｖｇｇとの電圧差が大
きくなるので、ＰＭＯＳトランジスタＭＰ１のドレイン
電流が大きくなる。これに伴って、ＮＰＮトランジスタ
Ｑ６・Ｑ７のベース電流が大きくなってＮＰＮトランジ
スタＱ６・Ｑ７のコレクタ電流も大きくなるので、ＮＰ
ＮトランジスタＱ７の出力インピーダンスは小さくな
る。ＮＰＮトランジスタＱ７は、コレクタに接続される
負荷が同じであれば、コレクタ−エミッタ間の電圧Ｖｃ
ｅは低下する。
【００４２】このとき、ＰＭＯＳトランジスタＭＰ２の
ソース電圧はローレベルになっているので、ＰＭＯＳト
ランジスタＭＰ２のソース−ゲート間電圧は小さくな
り、ＰＭＯＳトランジスタＭＰ２のドレイン電流が小さ
くなる。その結果、ＰＭＯＳトランジスタＭＰ２の出力
インピーダンスは大きくなる。
ソース電圧はローレベルになっているので、ＰＭＯＳト
ランジスタＭＰ２のソース−ゲート間電圧は小さくな
り、ＰＭＯＳトランジスタＭＰ２のドレイン電流が小さ
くなる。その結果、ＰＭＯＳトランジスタＭＰ２の出力
インピーダンスは大きくなる。
【００４３】以上のように、ＰＭＯＳトランジスタＭＰ
１のソース電圧がハイレベルになると、ＮＰＮトランジ
スタＱ７の出力インピーダンスは小さくなると共に、Ｐ
ＭＯＳトランジスタＭＰ２の出力インピーダンスは大き
くなるので、出力端子ＯＵＴからローレベル（ＣＭＯＳ
論理レベルのローレベル）の論理信号が出力される。な
お、このローレベルの論理信号を受領すると、ＣＭＯＳ
負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰがオン
すると共にＮＭＯＳトランジスタＭＮがオフして、ハイ
レベルの信号を出力する。
１のソース電圧がハイレベルになると、ＮＰＮトランジ
スタＱ７の出力インピーダンスは小さくなると共に、Ｐ
ＭＯＳトランジスタＭＰ２の出力インピーダンスは大き
くなるので、出力端子ＯＵＴからローレベル（ＣＭＯＳ
論理レベルのローレベル）の論理信号が出力される。な
お、このローレベルの論理信号を受領すると、ＣＭＯＳ
負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰがオン
すると共にＮＭＯＳトランジスタＭＮがオフして、ハイ
レベルの信号を出力する。
【００４４】一方、ハイレベルのＥＣＬレベル信号が入
力端子ＩＮに印加されると、ＰＭＯＳトランジスタＭＰ
１のソース電圧はローレベルになる。このように、ＰＭ
ＯＳトランジスタＭＰ１のソース電圧がローレベルにな
ると、バイアス電圧Ｖｇｇとの電圧差が小さくなるの
で、ＰＭＯＳトランジスタＭＰ１のドレイン電流が小さ
くなる。これに伴って、ＮＰＮトランジスタＱ６・Ｑ７
のベース電流が小さくなってＮＰＮトランジスタＱ６・
Ｑ７のコレクタ電流も小さくなるので、ＮＰＮトランジ
スタＱ７の出力インピーダンスは大きくなる。ＮＰＮト
ランジスタＱ７は、コレクタに接続される負荷が同じで
あれば、コレクタ−エミッタ間の電圧Ｖｃｅは大きくな
る。
力端子ＩＮに印加されると、ＰＭＯＳトランジスタＭＰ
１のソース電圧はローレベルになる。このように、ＰＭ
ＯＳトランジスタＭＰ１のソース電圧がローレベルにな
ると、バイアス電圧Ｖｇｇとの電圧差が小さくなるの
で、ＰＭＯＳトランジスタＭＰ１のドレイン電流が小さ
くなる。これに伴って、ＮＰＮトランジスタＱ６・Ｑ７
のベース電流が小さくなってＮＰＮトランジスタＱ６・
Ｑ７のコレクタ電流も小さくなるので、ＮＰＮトランジ
スタＱ７の出力インピーダンスは大きくなる。ＮＰＮト
ランジスタＱ７は、コレクタに接続される負荷が同じで
あれば、コレクタ−エミッタ間の電圧Ｖｃｅは大きくな
る。
【００４５】このとき、ＰＭＯＳトランジスタＭＰ２の
ソース電圧はハイレベルになっているので、ＰＭＯＳト
ランジスタＭＰ２のソース−ゲート間電圧は大きくな
り、ＰＭＯＳトランジスタＭＰ２のドレイン電流が大き
くなる。その結果、ＰＭＯＳトランジスタＭＰ２の出力
インピーダンスは小さくなる。
ソース電圧はハイレベルになっているので、ＰＭＯＳト
ランジスタＭＰ２のソース−ゲート間電圧は大きくな
り、ＰＭＯＳトランジスタＭＰ２のドレイン電流が大き
くなる。その結果、ＰＭＯＳトランジスタＭＰ２の出力
インピーダンスは小さくなる。
【００４６】以上のように、ＰＭＯＳトランジスタＭＰ
１のソース電圧がローレベルになると、ＮＰＮトランジ
スタＱ７の出力インピーダンスは大きくなると共に、Ｐ
ＭＯＳトランジスタＭＰ２の出力インピーダンスは小さ
くなるので、出力端子ＯＵＴからハイレベル（ＣＭＯＳ
論理レベルのハイレベル）の論理信号が出力される。な
お、このハイレベルの論理信号を受領すると、ＣＭＯＳ
負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰがオフ
すると共にＮＭＯＳトランジスタＭＮがオンして、ロー
レベルの信号を出力する。
１のソース電圧がローレベルになると、ＮＰＮトランジ
スタＱ７の出力インピーダンスは大きくなると共に、Ｐ
ＭＯＳトランジスタＭＰ２の出力インピーダンスは小さ
くなるので、出力端子ＯＵＴからハイレベル（ＣＭＯＳ
論理レベルのハイレベル）の論理信号が出力される。な
お、このハイレベルの論理信号を受領すると、ＣＭＯＳ
負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰがオフ
すると共にＮＭＯＳトランジスタＭＮがオンして、ロー
レベルの信号を出力する。
【００４７】ところで、上記説明において、ＮＰＮトラ
ンジスタＱ７において、コレクタ電位が下がりすぎて
（コレクタ−エミッタ間の電圧Ｖｃｅが低下しすぎ
て）、飽和領域に入ってしまう（飽和領域で動作してし
まう）と、その状態から回復するのに時間を要すること
になる。そこで、本発明においては、ＮＰＮトランジス
タＱ７のコレクタ電位が低下しすぎることを回避するた
めに、ＮＰＮトランジスタＱ８からなるクランプ回路が
設けられている。
ンジスタＱ７において、コレクタ電位が下がりすぎて
（コレクタ−エミッタ間の電圧Ｖｃｅが低下しすぎ
て）、飽和領域に入ってしまう（飽和領域で動作してし
まう）と、その状態から回復するのに時間を要すること
になる。そこで、本発明においては、ＮＰＮトランジス
タＱ７のコレクタ電位が低下しすぎることを回避するた
めに、ＮＰＮトランジスタＱ８からなるクランプ回路が
設けられている。
【００４８】上記クランプ回路は、ＮＰＮトランジスタ
Ｑ７のコレクタにＮＰＮトランジスタＱ８のエミッタを
接続し、ＮＰＮトランジスタＱ８のベースにクランプ電
圧Ｖｃｌｐを印加し、ＮＰＮトランジスタＱ８のコレク
タに電源Ｖｃｃを印加する構成を有している。これによ
り、出力端子ＯＵＴからローレベル（ＣＭＯＳ論理レベ
ルのローレベル）が出力される場合、ＮＰＮトランジス
タＱ７のコレクタ電位は（Ｖｃｌｐ−Ｖｆ）にクランプ
される（Ｖｆは、ＮＰＮトランジスタＱ８のベース−エ
ミッタ間の順方向降下電圧である。）。
Ｑ７のコレクタにＮＰＮトランジスタＱ８のエミッタを
接続し、ＮＰＮトランジスタＱ８のベースにクランプ電
圧Ｖｃｌｐを印加し、ＮＰＮトランジスタＱ８のコレク
タに電源Ｖｃｃを印加する構成を有している。これによ
り、出力端子ＯＵＴからローレベル（ＣＭＯＳ論理レベ
ルのローレベル）が出力される場合、ＮＰＮトランジス
タＱ７のコレクタ電位は（Ｖｃｌｐ−Ｖｆ）にクランプ
される（Ｖｆは、ＮＰＮトランジスタＱ８のベース−エ
ミッタ間の順方向降下電圧である。）。
【００４９】例えば、クランプ電圧Ｖｃｌｐを２Ｖｆと
すると、出力端子ＯＵＴからハイレベル（ＣＭＯＳ論理
レベルのハイレベル）が出力される場合、このハイレベ
ルの電圧は（Ｖｃｃ−Ｖｆ）となる。一方、出力端子Ｏ
ＵＴからローレベル（ＣＭＯＳ論理レベルのローレベ
ル）が出力される場合、このローレベルの電圧は（２Ｖ
ｆ−Ｖｆ）＝Ｖｆとなる。つまり、このとき、Ｖｆ〜
（Ｖｃｃ−Ｖｆ）まで振幅を広げることができるので、
従来のように２種類の電源Ｖｃｃ及びＶｄｄを別々に設
けなくても（つまり、単一電源Ｖｃｃだけで）、ＣＭＯ
Ｓ負荷ゲート回路４のＰＭＯＳトランジスタＭＰおよび
ＮＭＯＳトランジスタＭＮを駆動するのに十分な振幅を
確保することができる。したがって、上記論理レベル変
換回路によれば、直接ＣＭＯＳ負荷を駆動するのに十分
な出力レベルを確保できるので、動作電源としては単一
種類のＣＭＯＳ用電源だけを設ければよく、それゆえ、
従来のように２個の電源を別々に設ける必要がなくな
り、消費電力の増加を確実に回避できる。
すると、出力端子ＯＵＴからハイレベル（ＣＭＯＳ論理
レベルのハイレベル）が出力される場合、このハイレベ
ルの電圧は（Ｖｃｃ−Ｖｆ）となる。一方、出力端子Ｏ
ＵＴからローレベル（ＣＭＯＳ論理レベルのローレベ
ル）が出力される場合、このローレベルの電圧は（２Ｖ
ｆ−Ｖｆ）＝Ｖｆとなる。つまり、このとき、Ｖｆ〜
（Ｖｃｃ−Ｖｆ）まで振幅を広げることができるので、
従来のように２種類の電源Ｖｃｃ及びＶｄｄを別々に設
けなくても（つまり、単一電源Ｖｃｃだけで）、ＣＭＯ
Ｓ負荷ゲート回路４のＰＭＯＳトランジスタＭＰおよび
ＮＭＯＳトランジスタＭＮを駆動するのに十分な振幅を
確保することができる。したがって、上記論理レベル変
換回路によれば、直接ＣＭＯＳ負荷を駆動するのに十分
な出力レベルを確保できるので、動作電源としては単一
種類のＣＭＯＳ用電源だけを設ければよく、それゆえ、
従来のように２個の電源を別々に設ける必要がなくな
り、消費電力の増加を確実に回避できる。
【００５０】本発明においては、ＰＭＯＳトランジスタ
ＭＰ１のソース−ドレイン間にキャパシタＣ１を設けて
いるが、ここでこれについて説明する。
ＭＰ１のソース−ドレイン間にキャパシタＣ１を設けて
いるが、ここでこれについて説明する。
【００５１】上記キャパシタＣ１は、上記ＰＭＯＳトラ
ンジスタＭＰ１のソース電圧がハイレベルのとき、ドレ
イン電圧を素早くハイレベルに立ち上げるために設けら
れている。上記キャパシタＣ１は、ハイパスフィルタと
して機能している。この場合、図２から明らかなよう
に、ハイレベルからローレベル（何れもＣＭＯＳ論理レ
ベル）に遷移する際に生じる入出力間伝播遅延時間を１
〔ｎｓ〕以下に抑えることが可能となる。
ンジスタＭＰ１のソース電圧がハイレベルのとき、ドレ
イン電圧を素早くハイレベルに立ち上げるために設けら
れている。上記キャパシタＣ１は、ハイパスフィルタと
して機能している。この場合、図２から明らかなよう
に、ハイレベルからローレベル（何れもＣＭＯＳ論理レ
ベル）に遷移する際に生じる入出力間伝播遅延時間を１
〔ｎｓ〕以下に抑えることが可能となる。
【００５２】以上のように、本発明の論理レベル変換回
路によれば、ＥＣＬ／ＣＭＯＳ論理レベル変換にあた
り、ＥＣＬ側電源とＣＭＯＳ側電源を共通にしたままで
（すなわち、単一電源を使用して）、ハイレベルからロ
ーレベルに遷移するＥＣＬレベル信号を高速にＣＭＯＳ
論理回路に適合する論理レベルに変換することが可能と
なる。例えば、入力端子ＩＮにＥＣＬレベルでハイレベ
ルからローレベルに遷移するとき、Ｖｃｃ＝３〔Ｖ〕、
Ｖｇｇ＝０．５〔Ｖ〕、Ｖｃｌｐ＝１．４〔Ｖ〕、Ｃ１
＝３ｐＦ（キャパシタＣ１の静電容量をＣ１とする。）
で、ＳＰＩＣＥによるシミュレーションを行った結果、
入出力間伝播遅延時間は１〔ｎｓ〕となった。
路によれば、ＥＣＬ／ＣＭＯＳ論理レベル変換にあた
り、ＥＣＬ側電源とＣＭＯＳ側電源を共通にしたままで
（すなわち、単一電源を使用して）、ハイレベルからロ
ーレベルに遷移するＥＣＬレベル信号を高速にＣＭＯＳ
論理回路に適合する論理レベルに変換することが可能と
なる。例えば、入力端子ＩＮにＥＣＬレベルでハイレベ
ルからローレベルに遷移するとき、Ｖｃｃ＝３〔Ｖ〕、
Ｖｇｇ＝０．５〔Ｖ〕、Ｖｃｌｐ＝１．４〔Ｖ〕、Ｃ１
＝３ｐＦ（キャパシタＣ１の静電容量をＣ１とする。）
で、ＳＰＩＣＥによるシミュレーションを行った結果、
入出力間伝播遅延時間は１〔ｎｓ〕となった。
【００５３】なお、本発明は、図１の構成に限定される
ものではなく、同様の動作が実現できる構成であればよ
いことは言うまでもない。
ものではなく、同様の動作が実現できる構成であればよ
いことは言うまでもない。
【００５４】
【発明の効果】本発明に係る論理レベル変換回路は、以
上のように、(a) 所定のバイアス電圧がゲートに印加さ
れ、レベルシフトされた上記相補信号のうち上記ＥＣＬ
レベル信号と逆相及び同相の信号によりそれぞれ駆動さ
れる第１及び第２ＭＯＳトランジスタと、(b) 上記第１
及び第２ＭＯＳトランジスタとグランドとの間にそれぞ
れ接続された第１及び第２バイポーラトランジスタとか
らなり、上記第１ＭＯＳトランジスタに流れる電流に基
づいて上記第１及び第２バイポーラトランジスタのベー
スがそれぞれ駆動されるカレントミラー回路とを備えて
いることを特徴としている。
上のように、(a) 所定のバイアス電圧がゲートに印加さ
れ、レベルシフトされた上記相補信号のうち上記ＥＣＬ
レベル信号と逆相及び同相の信号によりそれぞれ駆動さ
れる第１及び第２ＭＯＳトランジスタと、(b) 上記第１
及び第２ＭＯＳトランジスタとグランドとの間にそれぞ
れ接続された第１及び第２バイポーラトランジスタとか
らなり、上記第１ＭＯＳトランジスタに流れる電流に基
づいて上記第１及び第２バイポーラトランジスタのベー
スがそれぞれ駆動されるカレントミラー回路とを備えて
いることを特徴としている。
【００５５】上記構成によれば、第１及び第２ＭＯＳト
ランジスタは、カレントミラー回路内の第１及び第２バ
イポーラトランジスタにそれぞれ接続されており、第１
ＭＯＳトランジスタに流れる電流に基づいて上記第１及
び第２バイポーラトランジスタのベースがそれぞれ駆動
される。これにより、第１及び第２バイポーラトランジ
スタにはそれぞれ同じ電流が流れ、ベース電流の大きさ
に応じて第２バイポーラトランジスタの出力インピーダ
ンスが変化する。
ランジスタは、カレントミラー回路内の第１及び第２バ
イポーラトランジスタにそれぞれ接続されており、第１
ＭＯＳトランジスタに流れる電流に基づいて上記第１及
び第２バイポーラトランジスタのベースがそれぞれ駆動
される。これにより、第１及び第２バイポーラトランジ
スタにはそれぞれ同じ電流が流れ、ベース電流の大きさ
に応じて第２バイポーラトランジスタの出力インピーダ
ンスが変化する。
【００５６】例えば、ＥＣＬレベル信号がローレベルの
場合、レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と逆相のハイレベルの信号が第１ＭＯＳト
ランジスタに印加される。これに伴って、第２バイポー
ラトランジスタの出力インピーダンスが小さくなる。こ
のとき、レベルシフトされた上記相補信号のうち上記Ｅ
ＣＬレベル信号と同相のローレベルの信号が第２ＭＯＳ
トランジスタに印加される。これにより、第２ＭＯＳト
ランジスタの出力インピーダンスが大きくなる。
場合、レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と逆相のハイレベルの信号が第１ＭＯＳト
ランジスタに印加される。これに伴って、第２バイポー
ラトランジスタの出力インピーダンスが小さくなる。こ
のとき、レベルシフトされた上記相補信号のうち上記Ｅ
ＣＬレベル信号と同相のローレベルの信号が第２ＭＯＳ
トランジスタに印加される。これにより、第２ＭＯＳト
ランジスタの出力インピーダンスが大きくなる。
【００５７】一方、ＥＣＬレベル信号がハイレベルの場
合、レベルシフトされた上記相補信号のうち上記ＥＣＬ
レベル信号と逆相のローレベルの信号が第１ＭＯＳトラ
ンジスタに印加される。これに伴って、第２バイポーラ
トランジスタの出力インピーダンスが大きくなる。この
とき、レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と同相のハイレベルの信号が第２ＭＯＳト
ランジスタに印加される。これにより、第２ＭＯＳトラ
ンジスタの出力インピーダンスが小さくなる。
合、レベルシフトされた上記相補信号のうち上記ＥＣＬ
レベル信号と逆相のローレベルの信号が第１ＭＯＳトラ
ンジスタに印加される。これに伴って、第２バイポーラ
トランジスタの出力インピーダンスが大きくなる。この
とき、レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と同相のハイレベルの信号が第２ＭＯＳト
ランジスタに印加される。これにより、第２ＭＯＳトラ
ンジスタの出力インピーダンスが小さくなる。
【００５８】以上のように、ＥＣＬレベル信号がローレ
ベルの場合、第２ＭＯＳトランジスタの出力インピーダ
ンスが大きくなると共に、第２バイポーラトランジスタ
の出力インピーダンスが小さくなる。
ベルの場合、第２ＭＯＳトランジスタの出力インピーダ
ンスが大きくなると共に、第２バイポーラトランジスタ
の出力インピーダンスが小さくなる。
【００５９】また、ＥＣＬレベル信号がハイレベルの場
合、第２ＭＯＳトランジスタの出力インピーダンスが小
さくなると共に、第２バイポーラトランジスタの出力イ
ンピーダンスが大きくなる。つまり、ＥＣＬレベル信号
がハイレベルの場合、第２バイポーラトランジスタの出
力インピーダンスが大きくなるので、第２バイポーラト
ランジスタと第２ＭＯＳトランジスタの接続点を出力と
して引き出せば、レベル値の大きいハイレベル（ＣＭＯ
Ｓ論理レベルのハイレベル）を実現できる。
合、第２ＭＯＳトランジスタの出力インピーダンスが小
さくなると共に、第２バイポーラトランジスタの出力イ
ンピーダンスが大きくなる。つまり、ＥＣＬレベル信号
がハイレベルの場合、第２バイポーラトランジスタの出
力インピーダンスが大きくなるので、第２バイポーラト
ランジスタと第２ＭＯＳトランジスタの接続点を出力と
して引き出せば、レベル値の大きいハイレベル（ＣＭＯ
Ｓ論理レベルのハイレベル）を実現できる。
【００６０】したがって、論理レベル変換回路において
は、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベル
を確保できるので、動作電源として単一種類のＣＭＯＳ
用電源を設ければよく、それゆえ、消費電力の増加を確
実に回避できるという効果を奏する。
は、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベル
を確保できるので、動作電源として単一種類のＣＭＯＳ
用電源を設ければよく、それゆえ、消費電力の増加を確
実に回避できるという効果を奏する。
【００６１】上記論理レベル変換回路は、具体的には、
(1) 差動対をなす一対のＮＰＮトランジスタからなり、
ＥＣＬレベル信号に基づいて相補信号を生成するカレン
トスイッチ回路と、(2) 上記相補信号毎に設けられたＮ
ＰＮトランジスタからなり、上記相補信号をそれぞれレ
ベルシフトするエミッタフォロワ回路と、(3) 所定のバ
イアス電圧がゲートに印加され、レベルシフトされた上
記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相
の信号によりそれぞれ駆動される第１及び第２ＭＯＳト
ランジスタと、上記第１及び第２ＭＯＳトランジスタと
グランドとの間にそれぞれ接続された第１及び第２バイ
ポーラトランジスタとからなり、上記第１ＭＯＳトラン
ジスタに流れる電流に基づいて上記第１及び第２バイポ
ーラトランジスタのベースがそれぞれ駆動されるカレン
トミラー回路とを有する増幅回路とを備えていることが
好ましい。
(1) 差動対をなす一対のＮＰＮトランジスタからなり、
ＥＣＬレベル信号に基づいて相補信号を生成するカレン
トスイッチ回路と、(2) 上記相補信号毎に設けられたＮ
ＰＮトランジスタからなり、上記相補信号をそれぞれレ
ベルシフトするエミッタフォロワ回路と、(3) 所定のバ
イアス電圧がゲートに印加され、レベルシフトされた上
記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相
の信号によりそれぞれ駆動される第１及び第２ＭＯＳト
ランジスタと、上記第１及び第２ＭＯＳトランジスタと
グランドとの間にそれぞれ接続された第１及び第２バイ
ポーラトランジスタとからなり、上記第１ＭＯＳトラン
ジスタに流れる電流に基づいて上記第１及び第２バイポ
ーラトランジスタのベースがそれぞれ駆動されるカレン
トミラー回路とを有する増幅回路とを備えていることが
好ましい。
【００６２】この場合、論理レベル変換回路において
は、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベル
を確保できるので、動作電源として単一種類のＣＭＯＳ
用電源を設ければよく、それゆえ、消費電力の増加を確
実に回避できるという効果を奏する。
は、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベル
を確保できるので、動作電源として単一種類のＣＭＯＳ
用電源を設ければよく、それゆえ、消費電力の増加を確
実に回避できるという効果を奏する。
【００６３】上記の第１ＭＯＳトランジスタは、ソース
−ドレイン間にキャパシタが接続されていることが好ま
しい。レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と逆相の信号は、第１ＭＯＳトランジスタ
を介して第１バイポーラトランジスタに印加されるが、
第１ＭＯＳトランジスタのオン抵抗と第１ＭＯＳトラン
ジスタのドレインのノードの寄生容量とにより決まる時
間だけ遅延してしまい、近年のデータの処理速度の高速
化の観点から好ましくない。そこで、上記のように、第
１ＭＯＳトランジスタのソース−ドレイン間にキャパシ
タを接続すると、上記信号の変化が上記キャパシタを介
して高速に伝搬されるので、上記遅延時間を確実に短く
できるという効果を併せて奏する。
−ドレイン間にキャパシタが接続されていることが好ま
しい。レベルシフトされた上記相補信号のうち上記ＥＣ
Ｌレベル信号と逆相の信号は、第１ＭＯＳトランジスタ
を介して第１バイポーラトランジスタに印加されるが、
第１ＭＯＳトランジスタのオン抵抗と第１ＭＯＳトラン
ジスタのドレインのノードの寄生容量とにより決まる時
間だけ遅延してしまい、近年のデータの処理速度の高速
化の観点から好ましくない。そこで、上記のように、第
１ＭＯＳトランジスタのソース−ドレイン間にキャパシ
タを接続すると、上記信号の変化が上記キャパシタを介
して高速に伝搬されるので、上記遅延時間を確実に短く
できるという効果を併せて奏する。
【００６４】上記第２バイポーラトランジスタが飽和領
域で動作しないように、所定電圧でクランプするクラン
プ回路を備えていることが好ましい。第２バイポーラト
ランジスタの出力インピーダンスが小さくなり、両端の
電圧（エミッタ−コレクタ間の電圧）が小さくなると
（第２バイポーラトランジスタが飽和領域で動作する
と）、それから回復するのに時間を要し、上記高速化の
観点から好ましくない。そこで、上記のように、クラン
プ回路を設けることによって、第２バイポーラトランジ
スタが所定電圧でクランプされるので、両端の電圧が必
要以上に小さくなることを確実に回避でき、高速動作が
可能となるという効果を併せて奏する。
域で動作しないように、所定電圧でクランプするクラン
プ回路を備えていることが好ましい。第２バイポーラト
ランジスタの出力インピーダンスが小さくなり、両端の
電圧（エミッタ−コレクタ間の電圧）が小さくなると
（第２バイポーラトランジスタが飽和領域で動作する
と）、それから回復するのに時間を要し、上記高速化の
観点から好ましくない。そこで、上記のように、クラン
プ回路を設けることによって、第２バイポーラトランジ
スタが所定電圧でクランプされるので、両端の電圧が必
要以上に小さくなることを確実に回避でき、高速動作が
可能となるという効果を併せて奏する。
【図１】本発明に係る論理レベル変換回路の構成例を示
す回路図である。
す回路図である。
【図２】上記論理レベル変換回路の入出力伝播遅延時間
を示すＳＰＩＣＥによるシミュレーション結果を示すグ
ラフである。
を示すＳＰＩＣＥによるシミュレーション結果を示すグ
ラフである。
【図３】従来の論理レベル変換回路の構成例を示す回路
図である。
図である。
【図４】従来の論理レベル変換回路の入出力伝播遅延時
間を示すＳＰＩＣＥによるシミュレーション結果を示す
グラフである。
間を示すＳＰＩＣＥによるシミュレーション結果を示す
グラフである。
【符号の説明】 １ カレントスイッチ回路 ２ エミッタフォロワ回路 ３ ゲート接地ＰＭＯＳ増幅回路 ＭＰ１ ＰＭＯＳトランジスタ（第１ＭＯＳトランジス
タ） ＭＰ２ ＰＭＯＳトランジスタ（第２ＭＯＳトランジス
タ） Ｑ６ ＮＰＮトランジスタ（第１バイポーラトランジ
スタ） Ｑ７ ＮＰＮトランジスタ（第２バイポーラトランジ
スタ） Ｑ８ 飽和防止用ＮＰＮトランジスタ（クランプ回
路） Ｃ１ キャパシタ
タ） ＭＰ２ ＰＭＯＳトランジスタ（第２ＭＯＳトランジス
タ） Ｑ６ ＮＰＮトランジスタ（第１バイポーラトランジ
スタ） Ｑ７ ＮＰＮトランジスタ（第２バイポーラトランジ
スタ） Ｑ８ 飽和防止用ＮＰＮトランジスタ（クランプ回
路） Ｃ１ キャパシタ
Claims (4)
- 【請求項１】ＥＣＬレベル信号に基づいて相補信号を生
成し、該相補信号をそれぞれレベルシフトし、上記ＥＣ
Ｌレベル信号をＣＭＯＳ論理レベル信号に変換する論理
レベル変換回路において、 所定のバイアス電圧がゲートに印加され、レベルシフト
された上記相補信号のうち上記ＥＣＬレベル信号と逆相
及び同相の信号によりそれぞれ駆動される第１及び第２
ＭＯＳトランジスタと、 上記第１及び第２ＭＯＳトランジスタとグランドとの間
にそれぞれ接続された第１及び第２バイポーラトランジ
スタとからなり、上記第１ＭＯＳトランジスタに流れる
電流に基づいて上記第１及び第２バイポーラトランジス
タのベースがそれぞれ駆動されるカレントミラー回路と
を備えていることを特徴とする論理レベル変換回路。 - 【請求項２】差動対をなす一対のＮＰＮトランジスタか
らなり、ＥＣＬレベル信号に基づいて相補信号を生成す
るカレントスイッチ回路と、 上記相補信号毎に設けられたＮＰＮトランジスタからな
り、上記相補信号をそれぞれレベルシフトするエミッタ
フォロワ回路と、 所定のバイアス電圧がゲートに印加され、レベルシフト
された上記相補信号のうち上記ＥＣＬレベル信号と逆相
及び同相の信号によりそれぞれ駆動される第１及び第２
ＭＯＳトランジスタと、上記第１及び第２ＭＯＳトラン
ジスタとグランドとの間にそれぞれ接続された第１及び
第２バイポーラトランジスタとからなり、上記第１ＭＯ
Ｓトランジスタに流れる電流に基づいて上記第１及び第
２バイポーラトランジスタのベースがそれぞれ駆動され
るカレントミラー回路とを有する増幅回路とを備えてい
ることを特徴とする論理レベル変換回路。 - 【請求項３】上記の第１ＭＯＳトランジスタは、ソース
−ドレイン間にキャパシタが接続されていることを特徴
とする請求項１又は２に記載の論理レベル変換回路。 - 【請求項４】上記第２バイポーラトランジスタが飽和領
域で動作しないように所定電圧でクランプするクランプ
回路を備えたことを特徴とする請求項３に記載の論理レ
ベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301038A JP3583359B2 (ja) | 2000-09-29 | 2000-09-29 | 論理レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301038A JP3583359B2 (ja) | 2000-09-29 | 2000-09-29 | 論理レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002111471A true JP2002111471A (ja) | 2002-04-12 |
| JP3583359B2 JP3583359B2 (ja) | 2004-11-04 |
Family
ID=18782628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000301038A Expired - Fee Related JP3583359B2 (ja) | 2000-09-29 | 2000-09-29 | 論理レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3583359B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009026222A1 (en) * | 2007-08-16 | 2009-02-26 | Texas Instruments Incorporated | Low-delay complimentary metal-oxide semiconductor (cmos) to emitter-coupled logic (ecl) converters, methods and apparatus |
| CN108233917A (zh) * | 2016-12-15 | 2018-06-29 | 江苏安其威微电子科技有限公司 | 电平转换电路 |
-
2000
- 2000-09-29 JP JP2000301038A patent/JP3583359B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009026222A1 (en) * | 2007-08-16 | 2009-02-26 | Texas Instruments Incorporated | Low-delay complimentary metal-oxide semiconductor (cmos) to emitter-coupled logic (ecl) converters, methods and apparatus |
| CN108233917A (zh) * | 2016-12-15 | 2018-06-29 | 江苏安其威微电子科技有限公司 | 电平转换电路 |
| CN108233917B (zh) * | 2016-12-15 | 2024-02-23 | 上海安其威微电子科技有限公司 | 电平转换电路 |
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| Publication number | Publication date |
|---|---|
| JP3583359B2 (ja) | 2004-11-04 |
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