CN114567314A - 电平转换电路以及电子装置 - Google Patents
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Abstract
本发明提供一种电平转换电路包括第一电压域电路及第二电压域电路。第二电压域电路将第一电压域电路的输入信号转为第二电压域的输出信号。输入信号在第一高电平电位和第一低电平电位之间切换，输出信号在第二高电平电位和第二低电平电位之间切换。第二电压域电路包括多个晶体管，多个晶体管构成输入单元、控制单元以及输出单元。控制单元根据第一控制电压和第二控制电压将输入单元和输出单元的电压域钳位在预设范围，以避免第二电压域电路中相同类型的晶体管被击穿。本发明还提供了一种电子装置。
Description
技术领域
本发明涉及一种不同电压域之间的信号传递，尤其涉及一种电平转换电路以及电子装置。
背景技术
通常显示器包括显示面板和用于驱动显示面板显示图像的显示驱动电路。设置于非显示区域内的驱动电路通常具有电平转换电路。电平转换电路用于将低电压域的信号转换为高电压域的信号或将高电压域的信号转换为低电压域的信号，以实现不同电压域内的信号传递。电平转换电路包括输入电路、输出电路、连接于输入电路和输出电路之间的控制电路。输入电路包括正向输入端和反向输入端，其具有一对输入晶体管。输出电路包括正向输出端和反向输出端，其具有一对输出晶体管。现有电路架构中，电平转换电路主要应用于不同电压域间转换。电平转换电路中的晶体管的耐压值需要大于工作电压。转换后的高电平电位与低电平电位差值不能超过击穿电压(包括栅氧击穿、漏至衬底击穿、源漏击穿等)范围。一旦超过击穿电压范围，会造成器件击穿，需要通过更换器件类型(例如，低耐压MOS换成中压/高压MOS)来提高耐压，额外增加制程，导致芯片成本上升。另外，若采用将电压域分成更多级进行转换时，会导致电路面积过大，进而导致信号在传输过程中的延时过长，进而电平转换速度会受到限制。
发明内容
有鉴于此，有必要提供一种电平转换电路以及电子装置，旨在解决现有技术中采用多级电路进行电压域转换时电路面积过大以及信号传输延时过长的技术问题。
一种电平转换电路，用于将第一电压域的信号转换为第二电压域的信号；所述电平转换电路包括：
第一电压域电路，接收处于第一电压域的输入信号；所述输入信号在第一高电平电位和第一低电平电位之间切换；
第二电压域电路，用于将所述输入信号转为第二电压域的输出信号；其中，所述第二电压域信号在第二高电平电位和第二低电平电位之间切换；所述第一高电平电位和所述第二高电平电位不同，所述第一低电平电位与所述第二低电平电位不同，所述第二高电平电位小于等于所述第一低电平电位；
所述第二电压域电路包括多个晶体管，多个所述晶体管构成输入单元、控制单元以及输出单元；所述控制单元用于根据第一控制电压和第二控制电压将所述输入单元和所述输出单元的电压域钳位在预设范围，以避免所述第二电压域电路中相同类型的所述晶体管被击穿耐压值。
一种电子装置，包括电平转换电路；所述电平转换电路用于将第一电压域的信号转换为第二电压域的信号；所述电平转换电路包括：
第一电压域电路，接收处于第一电压域的输入信号；所述输入信号在第一高电平电位和第一低电平电位之间切换；
第二电压域电路，用于将所述输入信号转为第二电压域的输出信号；其中，所述第二电压域信号在第二高电平电位和第二低电平电位之间切换；所述第一高电平电位和所述第二高电平电位不同，所述第一低电平电位与所述第二低电平电位不同，所述第二高电平电位小于等于所述第一低电平电位；
所述第二电压域电路包括多个晶体管，多个所述晶体管构成输入单元、控制单元以及输出单元；所述控制单元用于根据第一控制电压和第二控制电压将所述输入单元和所述输出单元的电压域钳位在预设范围，以避免所述第二电压域电路中相同类型的所述晶体管被击穿。
上述电平转换电路以及电子装置，通过单独的第二电压域电路实现高压电压域至低压电压域的电压转换，降低了电平转换电路的复杂程度，可提高信号转换速度并降低信号的延迟时间；同时，利用控制单元对输入单元以及输出单元的电压域进行钳位，避免第二电压域电路中相同类型的晶体管被击穿的风险，降低了生产成本的同时保证了系统的正常运行。
附图说明
图1为本发明较佳实施例之电子装置的立体示意图。
图2为图1中较佳实施方式之所述电子装置的模块示意图。
图3为图2中所述电平转换电路的电路示意图。
图4为第一实施方式之第一控制电压生成电路的电路示意图。
图5为第二实施方式之第一控制电压生成电路的电路示意图。
主要元件符号说明
电子装置 1
盖板 11
第一功能层 12
第二功能层 13
扫描驱动电路 110
数据驱动电路 120
时序控制器 130
显示区域 101
非显示区域 103
扫描线 S1-Sn
数据线 D1-Dm
像素单元 20
电平转换电路 200
第一电压域电路 21
输入端 DIN
第一反相器 INT1
第二反相器 INT2
第一输出信号 IN
第二输出信号 INB
第二电压域电路 23
输入单元 231
控制单元 232
输出单元 234
第一输入晶体管 MN1
第二输入晶体管 MN2
第一控制晶体管 MP1
第二控制晶体管 MP2
第三控制晶体管 MN3
第四控制晶体管 MN4
第一输出晶体管 MN5
第二输出晶体管 MN6
正向输出端 Q
反向输出端 QB
第一控制电压生成电路 300a、300b
第一晶体管 MNR1
第二晶体管 MPR1
参考电流源 IREF
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
在本发明的实施方式的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是固定连接，也可以是拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接连接，也可以通过中间没接间接连接，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况立即上述术语在本发明中的具体含义。
本发明的说明书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
下面结合附图对本发明的电平转换电路以及电子装置的具体实施方式进行说明。
请参照图1，其为本发明一实施方式的电子装置1的立体示意图。在本发明的至少一个实施方式中，所述电子装置1可以为个人计算机、平板电脑、智能手机、个人数字助理(Personal Digital Assistant，PDA)、游戏机、交互式网络电视(Internet ProtocolTelevision,IPTV)、智能式穿戴式设备、导航装置等等的可移动设备，也可以为台式电脑、服务器、数字电视等等的固定设备。所述电子装置1可具有触控功能、显示功能、指纹识别功能以及摄像功能中的一种或多种的结合。
所述电子装置1包括盖板11、第一功能层12以及第二功能层13。
所述盖板11为透明材料制成。所述盖板11可以为玻璃基板、或其他具有高强度、高硬度材料的透明基板。在本发明的至少一个实施方式中，所述盖板11可以由如聚碳酸酯(Polycarbonate,PC)，聚酯(Polythylene terephthalate,PET)、聚甲基丙烯酸甲酯(Polymethylmethacrylate,PMMA)、环烯烃共聚合物(Cyclic Olefin Copolymer,COC)或聚醚砜(Polyether sulfone,PES)等材料制成。
所述第一功能层12用于识别用户的触摸操作和/或生物特征。所述第一功能层12设置于所述盖板11下方。所述第一功能层12还覆盖设置于所述第二功能层13上方。在本发明的至少一个实施方式中，所述第一功能层12可以为触控层(图未示)，以识别用户的触摸位置以及触摸力度中的至少一者或二者的结合。在本发明的至少一个实施方式中，所述第一功能层12为单层互容式触控结构。所述第一功能层12由导电材料制成。在本发明的至少一个实施方式中，所述第一功能层12还可以包括生物特征识别层(图未示)，以识别用户的生物特征。在本发明的至少一个实施方式中，所述生物特征可以为指纹、人脸、虹膜等等，但并不局限于此。
所述第二功能层13设置于所述第一功能层12下方。所述第二功能层13用于显示图像信息。在本发明的至少一个实施方式中，所述第二功能层13可以为液晶显示层(Liquidcrystal display，LCD)、发光二极管(Light emitting diode,LED)显示层、有机发光二极管(Organic light emitting diode，OLED)显示层、主动矩阵有机发光二极管(Active-matrix Organic light emitting diode，AMOLED)显示层、电泳显示层等等，但并不局限于此。所述第二功能层13由导电材料制成，且可被图案化形成多个像素电极。在其他实施方式中，所述第二功能层13还可形成多个感光元件(图未示)，例如电荷耦合器件(Chargecoupled device，CCD)或互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)元件，以感测光线变化并产生响应的信号(图未示)。
请一并参阅图2，其为所述电子装置1的模块示意图。所述电子装置1定义有显示区域101以及围绕所述显示区域101设置的非显示区域103内。显示区域101内包括多条扫描线S1-Sn以及多条数据线D1-Dm。其中，n，m为正整数。多条扫描线S1-Sn沿第一方向X延伸且相互平行设置，多条的数据线D1-Dm沿第二方向Y延伸且相互平行设置，多条扫描线S1-Sn与多条数据线D1-Dm相互绝缘并呈网格交叉设置，定义出多个呈矩阵排列的像素单元20。
电子装置1包括扫描驱动电路110、数据驱动电路120以及时序控制器130。每一列像素单元20通过一条扫描线Sn与扫描驱动电路110电性连接，每一行像素单元20通过一条数据线Dm与数据驱动电路120电性连接。时序控制器130分别与扫描驱动电路110以及数据驱动电路120电性连接。时序控制器130产生多个同步控制信号给扫描驱动电路110以及数据驱动电路120。多个同步控制信号可包括周期性的同步控制信号和非周期性的同步控制信号。多个同步控制信号包括垂直同步信号(Vertical synchronization,Vsync)、水平同步信号(Horizontal synchronization,Hsync)以及数据使能信号(Data Enable,DE)。在本实施方式中，时序控制器130提供时钟信号给扫描驱动电路110。扫描驱动电路110提供扫描信号至多条扫描线S1-Sn以扫描像素单元20。数据驱动电路120用于提供图像信号给多条数据线D1-Dm以显示图像。其中，图像信号为数字信号，其由低电平(例如逻辑0)和高电平(例如逻辑1)构成。在本发明的至少一个实施方式中，扫描驱动电路110设置于显示区域的上方，数据驱动电路120设置于显示区域的左侧。
数据驱动电路120包括电平转换电路200。电平转换电路200用于将第一电压域的输入信号转换为第二电压域的输出信号，且保障所述电平转换电路200内所有的晶体管在电压转换时产生的电压差小于所述晶体管对应的耐压阈值。在本发明的至少一个实施方式中，所述第一电压域中的第一高电平电位VDDH大于所述第二电压域中的第二高电平电位VDDL，且二者存在电压差；且所述第一电压域中的第一低电平电位VSSH大于所述第二电压域中的第二低电平电位VSSL，且二者存在电压差。同时，所述第二电压域中的第二高电平电位VDDL小于等于所述第一电压域中的第一低电平电位VSSH。其中，所述耐压阈值为所述晶体管的源漏耐压、栅耐压以及衬底源漏耐压中的最小值。所述源漏耐压为所述晶体管的源极和漏极之间的电压差，所述栅耐压包括所述晶体管的栅极与源极之间的电压差以及所述晶体管的栅极与漏极之间的电压差，所述衬底源漏耐压包括所述晶体管的衬底与漏极之间的电压差以及所述晶体管的衬底与源极之间的电压差。在所述晶体管的源极和漏极之间的电压差大于所述耐压阈值，则所述晶体管被击穿。在其他实施方式中，所述电平转换电路200还可应用于扫描驱动电路110中。
请一并参阅图3，其为所述电平转换电路200的电路示意图。所述电平转换电路200包括第一电压域电路21以及第二电压域电路23。
第一电压域电路21将接收的处于第一电压域的输入信号输出给所述第二电压域电路23。在本发明的至少一个实施方式中，所述第一电压域电路21输出所述第一电压域的第一输出信号IN和第二输出信号INB给所述第二电压域电路23。其中，所述第一输出信号IN和所述第二输出信号INB互为反相信号。在本发明的实施例中，所述第一电压域的输入信号可以为所述第一电压域中的第一高电平电位VDDH或所述第一电压域中的第一低电平电位VSSH。所述第一电压域电路21包括输入端DIN、第一反相器INT1以及第二反相器INT2。所述输入端DIN接收输入信号。所述第一反相器INT1和所述第二反相器INT2串联连接于所述输入端DIN和所述第二电压域电路23之间。所述第一反相器INT1的输入端与所述输入端DIN电性连接，所述第一反相器INT1的输出端与所述第二反相器INT2的输入端以及所述第二电压域电路23电性连接。所述第二反相器INT2的输入端与所述第一反相器INT1的输出端电性连接，所述第二反相器INT2的输出端与所述第二电压域电路23电性连接。
第二电压域电路23用于将接收的处于所述第一电压域的输入信号转换为处于第二电压域的输出信号并输出。在本发明的实施例中，所述第二电压域的输出信号可以为所述第二电压域中的第二高电平电位VDDL或所述第一电压域中的第二低电平电位VSSL。
所述第二电压域电路23包括输入单元231、控制单元232以及输出单元234。所述输入单元231接收所述第一电压域的输入信号。所述输入单元231包括第一输入晶体管MN1和第二输入晶体管MN2。所述第一输入晶体管MN1的控制端与所述第二反相器INT2的输出端电性连接，以接收所述第一输出信号IN，所述第二输入晶体管MN2的控制端与所述第一反相器INT1的输出端电性连接，以接收所述第二输出信号INB，所述第一输入晶体管MN1的第一连接端和所述第二输入晶体管MN2的第一连接端接收所述第二高电平电位VDDL，所述第一输入晶体管MN1的第二连接端和所述第二输入晶体管MN2的第二连接端与所述控制单元232电性连接。在本发明的至少一个实施方式中，所述第一输入晶体管MN1和所述第二输入晶体管MN2为NMOS晶体管，所述控制端为栅极，所述第一连接端为源极，所述第二连接端为漏极。
所述控制单元232用于根据第一控制电压VRN1和第二控制电压VRN2将所述输入单元231和所述输出单元234的电压域钳位在预设范围，以避免所述第二电压域中的相同类型的晶体管被击穿。其中，第一控制电压VRN1小于所述第二控制电压VRN2。在本发明的至少一个实施方式中，所述第一控制电压VRN1大于第一数值，且小于第二数值。其中，所述第一数值为所述第一低电平电压VSSH减去第一阈值电压VTHP后再减去第二阈值电压VTHN后得到的数值；所述第二数值为所述第二高电平电压VDDL减去所述第一阈值电压VTHP后再减去所述第二阈值电压VTHN得到的数值。即，所述第一控制电压VRN1满足如下条件一：
VSSH-VTHP-VTHN<VRN1≤VDDL-VTHP-VTHN 条件一
在本发明的至少一个实施方式中，第一阈值电压VTHP为PMOS晶体管对应的阈值电压，所述第二阈值电压VTHN为NMOS晶体管对应的阈值电压。
所述第二控制电压VRN2大于所述第一阈值电压VTHN和所述第二低电平电压VSSL之和。即，所述第二控制电压VRN2满足如下条件二：
VRN2>VTHN+VSSL 条件二
在所述控制单元232的控制下，所述第一输入单元231、所述控制单元232以及所述输出单元234中相同类型的晶体管具有相同的耐压值，降低所述电平转换电路200的生产成本。所述控制单元232包括第一控制晶体管MP1、第二控制晶体管MP2、第三控制晶体管MN3以及第四控制晶体管MN4。在所述电平转换电路200工作过程中，所述第三控制晶体管MN3以及所述第四控制晶体管MN4始终处于导通状态。同时，所述第一控制电压VRN1根据所述第二输入晶体管MN2的所述第一阈值电压以及所述第二控制晶体管MP2的第二阈值电压动态调整所述电平转换电路200内的静态电流。所述第一控制晶体管MP1的控制端和所述第二控制晶体管MP2的控制端接收所述第一控制电压VRN1，所述第一控制晶体管MP1的第一连接端与所述第一输入晶体管MN1的第二连接端电性连接，所述第二控制晶体管MP2的第一连接端与所述第二输入晶体管MN2的第二连接端电性连接，所述第一控制晶体管MP1的第二连接端通过正向输出端Q与所述第三控制晶体管MN3的第一连接端电性连接，所述第二控制晶体管MP2的第二连接端通过反向输出端QB与所述第四控制晶体管MN4的第一连接端电性连接。所述第三控制晶体管MN3的控制端和所述第四控制晶体管MN4的控制端接收所述第二控制电压VRN2，所述第三控制晶体管MN3的第二连接端和所述第四控制晶体管MN4的第二连接端与所述输出单元234电性连接。在本发明的至少一个实施方式中，所述第一控制晶体管MP1和所述第二控制晶体管MP2为PMOS晶体管，所述第三控制晶体管MN3和所述第四控制晶体管MN4为NMOS晶体管，所述控制端为栅极，所述第一连接端为源极，所述第二连接端为漏极。在本发明的至少一个实施方式中，所述第一阈值电压为第二输入晶体管MN2的阈值电压，所述第二阈值电压为所述第二控制晶体管MP2的阈值电压。
所述输出单元234用于输出转换后的处于所述第二电压域的输出信号。所述输出单元234包括第一输出晶体管MN5和第二输出晶体管MN6。所述第一输出晶体管MN5的控制端与所述反向输出端QB电性连接，所述第一输出晶体管MN5的第一连接端与所述第三控制晶体管MN3的第二连接端电性连接，所述第一输出晶体管MN5的第二连接端接收所述第二低电平电位VSSL。所述第二输出晶体管MN6的控制端与所述正向输出端Q电性连接，所述第二输出晶体管MN6的第一连接端与所述第四控制晶体管MN4的第二连接端电性接收所述第二低电平电位VSSL。在本发明的至少一个实施方式中，第一输出晶体管MN5和第二输出晶体管MN6可以为NMOS晶体管，所述控制端为栅极，所述第一连接端为源极，所述第二连接端为漏极。
请参阅图4，其为第一实施方式之所述第一控制电压生成电路300a的电路示意图。所述第一控制电压生成电路300a用于生成所述第一控制电压VRN1。所述第一控制电压VRN1为动态电压。所述第一控制电压生成电路300a包括第一晶体管MNR1、第二晶体管MPR1以及参考电流源IREF。所述第一晶体管MNR1的控制端和第一连接端与所述第二高电平电位VDDL电性连接，所述第一晶体管MNR1的第二连接端与所述第二晶体管MPR1的第一连接端电性连接。所述第二晶体管MPR1的控制端与所述第二晶体管MPR1的所述第二连接端电性连接，所述第二晶体管MPR1的控制端进一步作为所述第一控制电压VRN1的输出端。所述第二晶体管MPR1的第二连接端通过所述参考电流源IREF与所述第二低电平电位VSSL电性连接。在本发明的至少一个实施方式中，所述第一晶体管MNR1为NMOS晶体管，所述第二晶体管MPR1为PMOS晶体管。
在本发明的至少一个实施方式中，所述第一控制电压VRN1满足如下公式一：
VRN1＝VDDL-VTHP-VTHN 公式一
其中，VRN1表示所述第一控制电压VRN1，VDDL表示所述第二高电平电位；VTHN表示所述第二输入晶体管MN2的阈值电压，VTHP表示所述第二控制晶体管MP2的阈值电压。
请参阅图5，其为第二实施方式之所述第一控制电压生成电路300b的电路示意图。所述第一控制电压生成电路300b用于生成所述第一控制电压VRN1。所述第一控制电压生成电路300b包括第一晶体管MNR1、第二晶体管MPR1以及参考电流源IREF。所述第一晶体管MNR1的控制端与所述第二晶体管MPR1的控制端电性连接，进一步作为所述第一控制电压VRN1的输出端。所述第一晶体管MNR1的第一连接端与所述第二晶体管MPR1的第二连接端以及所述第二晶体管MPR1的控制端电性连接，所述第一晶体管MNR1的第二连接端与所述第二低电平电位VSSL电性连接电性连接。所述第二晶体管MPR1的第一连接端与所述第二高电平电位VDDL电性连接。在本发明的至少一个实施方式中，所述第一晶体管MNR1为NMOS晶体管，所述第二晶体管MPR1为PMOS晶体管。
所述电平转换电路200的工作原理具体如下：
当所述输入端DIN接收到所述第一电压域的所述第一低电平电位VSSH时，所述第一输入晶体管MN1的控制端接收到所述第一电压域的第一低电平电位VSSH，所述第一输入晶体管MN1处于截止状态；所述第二输入晶体管MN2的控制端接收到所述第一电压域的所述第一高电平电位VDDH，所述第二输入晶体管MN2处于导通状态，所述第二控制晶体管MP2的第一连接端的电压为所述第二高电平电位VDDL与所述第一阈值电压的差值。由于所述第一控制电压VRN1小于所述第二高电平电位VDDL与所述第一阈值电压的差值，所述第二控制晶体管MP2处于导通状态。所述第三控制晶体管MN3和所述第四控制晶体管MN4在所述第二控制电压VRN2的控制下处于导通状态。所述第一输出晶体管MN5处于导通状态，所述第二输出晶体管MN6处于截止状态。所述正向输出端Q的电位为所述第二低电平电位VSSL。
当所述输入端DIN接收到所述第一电压域的所述第一高电平电位VDDH时，所述第一输入晶体管MN1的控制端接收到所述第一电压域的第一高电平电位VDDH，所述第一输入晶体管MN1处于导通状态，所述第一控制晶体管MP1的第一连接端的电压为所述第二高电平电位VDDL与所述第一阈值电压的差值；所述第二输入晶体管MN2的控制端接收到所述第一电压域的所述第一低电平电位VSSH，所述第二输入晶体管MN2处于截止状态。由于所述第一控制电压VRN1小于所述第二高电平电位VDDL与所述第一阈值电压的差值，所述第一控制晶体管MP1处于导通状态。所述第三控制晶体管MN3和所述第四控制晶体管MN4在所述第二控制电压VRN2的控制下处于导通状态。所述第一输出晶体管MN5处于截止状态，所述第二输出晶体管MN6处于导通状态。所述正向输出端Q的电位为所述第二高电平电位VDDL。
上述所述电平转换电路200以及电子装置1，采用单独的所述第二电压域电路23直接实现输入信号从第一电压域到第二电压域的转换，降低了电平转换电路200的复杂程度，可提高信号转换速度并降低信号的延迟时间。同时，通过所述控制单元232对所述输入单元231以及所述输出单元234的电压域进行钳位，避免所述第二电压域电路23中相同类型的晶体管被击穿，降低了生产成本的同时保证了系统的正常运行。同时，设定所述第一控制电压VRN1与所述第二电压域电路23内所述第一阈值电压和所述第二阈值电压相关联，可减小由于工艺偏差引起的静态电流过大的问题。
本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围之内。
Claims (10)
1.一种电平转换电路，用于将第一电压域的信号转换为第二电压域的信号；其特征在于：所述电平转换电路包括：
第一电压域电路，接收处于第一电压域的输入信号；所述输入信号在第一高电平电位和第一低电平电位之间切换；
第二电压域电路，用于将所述输入信号转为第二电压域的输出信号；其中，所述第二电压域信号在第二高电平电位和第二低电平电位之间切换；所述第一高电平电位和所述第二高电平电位不同，所述第一低电平电位与所述第二低电平电位不同，所述第二高电平电位小于等于所述第一低电平电位；
所述第二电压域电路包括多个晶体管，多个所述晶体管构成输入单元、控制单元以及输出单元；所述控制单元用于根据第一控制电压和第二控制电压将所述输入单元和所述输出单元的电压域钳位在预设范围，以避免所述第二电压域电路中相同类型的所述晶体管被击穿。
2.如权利要求1所述的电平转换电路，其特征在于，所述预设范围的下限阈值为所述第一控制电压与第一阈值电压的差值，所述预设范围的上限阈值为所述第二控制电压与第二阈值电压的差值。
3.如权利要求1所述的电平转换电路，其特征在于，所述第一控制电压为动态电压，用于根据所述输入单元内所述晶体管的第一阈值电压和所述控制单元内所述晶体管的第二阈值电压动态调整所述电平转换电路内的静态电流。
4.如权利要求1所述的电平转换电路，其特征在于，所述控制单元包括第一控制晶体管、第二控制晶体管、第三控制晶体管以及第四控制晶体管；在所述电平转换电路工作过程中，所述第三控制晶体管以及所述第四控制晶体管始终处于导通状态；所述第一控制晶体管的控制端和所述第二控制晶体管的控制端接收所述第一控制电压，所述第一控制晶体管的第一连接端与所述输入单元电性连接，所述第二控制晶体管的第一连接端与所述输入单元电性连接，所述第一控制晶体管的第二连接端通过正向输出端与所述第三控制晶体管的第一连接端电性连接，所述第二控制晶体管的第二连接端通过反向输出端与所述第四控制晶体管的第一连接端电性连接；所述第三控制晶体管的控制端和所述第四控制晶体管的控制端接收所述第二控制电压，所述第三控制晶体管的第二连接端和所述第四控制晶体管的第二连接端与所述输出单元电性连接。
5.如权利要求3所述的电平转换电路，其特征在于，所述输入单元包括第一输入晶体管和第二输入晶体管；所述第一输入晶体管的控制端接收所述第一电压域电路输出的第一输出信号，所述第二输入晶体管的控制端接收所述第一电压域电路输出的第二输出信号，所述第一输入晶体管的第一连接端和所述第二输入晶体管的第一连接端接收所述第二高电平电位，所述第一输入晶体管的第二连接端与所述第一控制晶体管的第一连接端电性连接，所述第二输入晶体管的第二连接端与所述第二控制晶体管的第一连接端电性连接。
6.如权利要求5所述的电平转换电路，其特征在于，所述第一控制电压满足公式：
VRN1＝VDDL-VTHP-VTHN；
其中，VRN1表示所述第一控制电压VRN1，VDDL表示所述第二高电平电位；VTHN表示所述第二输入晶体管的阈值电压，VTHP表示所述第二控制晶体管的阈值电压。
7.如权利要求5所述的电平转换电路，其特征在于，所述第一控制电压大于第一数值，且小于第二数值；所述第一数值为所述第一低电平电压减去第一阈值电压后再减去第二阈值电压后得到的数值；所述第二数值为所述第二高电平电压减去所述第一阈值电压后再减去所述第二阈值电压得到的数值；所述第二控制电压大于所述第一阈值电压和所述第二低电平电压之和。
8.一种电子装置，包括电平转换电路，其特征在于：所述电平转换电路采用如权利要求1至7中任意一项所述的电平转换电路。
9.如权利要求8所述的电子装置，其特征在于，所述电子装置还包括第一控制电压生成电路；所述第一控制电压生成电路包括第一晶体管、第二晶体管以及参考电流源；所述第一晶体管的控制端和第一连接端与所述第一低电平电位电性连接，所述第一晶体管的第二连接端与所述第二晶体管的第一连接端电性连接；所述第二晶体管的控制端与所述第二晶体管的所述第二连接端电性连接，所述第二晶体管的控制端进一步作为所述第一控制电压的输出端；所述第二晶体管的第二连接端通过所述参考电流源与所述第二低电平电位电性连接；所述第一晶体管为NMOS晶体管，所述第二晶体管为PMOS晶体管。
10.如权利要求8所述的电子装置，其特征在于，所述电子装置还包括第一控制电压生成电路；所述第一控制电压生成电路包括第一晶体管、第二晶体管以及参考电流源；所述第一晶体管的控制端与所述第一低电平电位电性连接，所述第一晶体管的第一连接端与其第二连接端电性连接，且与所述第二晶体管的第一连接端及所述第二晶体管的控制端电性连接；所述第二晶体管的控制端进一步作为所述第一控制电压的输出端；所述第二晶体管的第二连接端通过所述参考电流源与所述第二低电平电位电性连接；所述第一晶体管为PMOS晶体管，所述第二晶体管为NMOS晶体管。
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