TW202234826A - 電平轉換電路以及電子裝置 - Google Patents

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Abstract

本發明涉及一種電平轉換電路包括第一電壓域電路及第二電壓域電路。第二電壓域電路將第一電壓域電路的輸入信號轉為第二電壓域的輸出信號。輸入信號在第一高電平電位和第一低電平電位之間切換，輸出信號在第二高電平電位和第二低電平電位之間切換。第二電壓域電路包括多個電晶體，多個電晶體構成輸入單元、控制單元以及輸出單元。控制單元根據第一控制電壓和第二控制電壓將輸入單元和輸出單元的電壓域鉗位在預設範圍，以避免第二電壓域電路中相同類型的電晶體被擊穿。本發明還提供了一種顯示裝置。

Description

電平轉換電路以及電子裝置
本發明涉及一種不同電壓域之間的信號傳遞，尤其涉及一種電平轉換電路以及電子裝置。
通常顯示器包括顯示面板和用於驅動顯示面板顯示圖像的顯示驅動電路。設置於非顯示區域內的驅動電路通常具有電平轉換電路。電平轉換電路用於將低電壓域的信號轉換為高電壓域的信號或將高電壓域的信號轉換為低電壓域的信號，以實現不同電壓域內的信號傳遞。電平轉換電路包括輸入電路、輸出電路、連接於輸入電路和輸出電路之間的控制電路。輸入電路包括正向輸入端和反向輸入端，其具有一對輸入電晶體。輸出電路包括正向輸出端和反向輸出端，其具有一對輸出電晶體。習知電路架構中，電平轉換電路主要應用於不同電壓域間轉換。電平轉換電路中的電晶體的耐壓值需要大於工作電壓。轉換後的高電平電位與低電平電位差值不能超過擊穿電壓（包括閘氧擊穿、汲至襯底擊穿、源汲擊穿等）範圍。一旦超過擊穿電壓範圍，會造成器件擊穿，需要藉由更換器件類型（例如，低耐壓MOS換成中壓/高壓MOS）來提高耐壓，額外增加製程，導致晶片成本上升。另外，若採用將電壓域分成更多級進行轉換時，會導致電路面積過大，進而導致信號在傳輸過程中的延時過長，進而電平轉換速度會受到限制。
有鑒於此，有必要提供一種電平轉換電路以及電子裝置，旨在解決習知技術中採用多級電路進行電壓域轉換時電路面積過大以及信號傳輸延時過長的技術問題的技術問題。
一種電平轉換電路，用於將第一電壓域的信號轉換為第二電壓域的信號；所述電平轉換電路包括： 第一電壓域電路，接收處於第一電壓域的輸入信號；所述輸入信號在第一高電平電位和第一低電平電位之間切換； 第二電壓域電路，用於將所述輸入信號轉為第二電壓域的輸出信號；其中，所述第二電壓域信號在第二高電平電位和第二低電平電位之間切換；所述第一高電平電位和所述第二高電平電位不同，所述第一低電平電位與所述第二低電平電位不同，所述第二高電平電位小於等於所述第一低電平電位； 所述第二電壓域電路包括多個電晶體，多個所述電晶體構成輸入單元、控制單元以及輸出單元；所述控制單元用於根據第一控制電壓和第二控制電壓將所述輸入單元和所述輸出單元的電壓域鉗位在預設範圍，以避免所述第二電壓域電路中相同類型的所述電晶體被擊穿耐壓值。
一種電子裝置，包括電平轉換電路；所述電平轉換電路用於將第一電壓域的信號轉換為第二電壓域的信號；所述電平轉換電路包括： 第一電壓域電路，接收處於第一電壓域的輸入信號；所述輸入信號在第一高電平電位和第一低電平電位之間切換； 第二電壓域電路，用於將所述輸入信號轉為第二電壓域的輸出信號；其中，所述第二電壓域信號在第二高電平電位和第二低電平電位之間切換；所述第一高電平電位和所述第二高電平電位不同，所述第一低電平電位與所述第二低電平電位不同，所述第二高電平電位小於等於所述第一低電平電位； 所述第二電壓域電路包括多個電晶體，多個所述電晶體構成輸入單元、控制單元以及輸出單元；所述控制單元用於根據第一控制電壓和第二控制電壓將所述輸入單元和所述輸出單元的電壓域鉗位在預設範圍，以避免所述第二電壓域電路中相同類型的所述電晶體被擊穿。
上述電平轉換電路以及電子裝置，藉由單獨的第二電壓域電路實現高壓電壓域至低壓電壓域的電壓轉換，降低了電平轉換電路的複雜程度，可提高信號轉換速度並降低信號的延遲時間；同時，利用控制單元對輸入單元以及輸出單元的電壓域進行鉗位，避免第二電壓域電路中相同類型的電晶體被擊穿的風險，降低了生產成本的同時保證了系統的正常運行。
為了使本技術領域的人員更好地理解本發明方案，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分的實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都應當屬於本發明保護的範圍。
本發明的說明書及上述附圖中的術語「第一」、「第二」和「第三」等是用於區別不同物件，而非用於描述特定順序。此外，術語「包括」以及它們任何變形，意圖在於覆蓋不排他的包含。例如包含了一系列步驟或模組的過程、方法、系統、產品或設備沒有限定於已列出的步驟或模組，而是可選地還包括沒有列出的步驟或模組，或可選地還包括對於這些過程、方法、產品或設備固有的其它步驟或模組。
下面結合附圖對本發明的電平轉換電路以及電子裝置的具體實施方式進行說明。
請參照圖1，其為本發明一實施方式的電子裝置1的立體示意圖。在本發明的至少一個實施方式中，所述電子裝置1可以為個人電腦、平板電腦、智慧手機、個人數位助理(Personal Digital Assistant，PDA)、遊戲機、互動式網路電視(Internet Protocol Television, IPTV)、智慧式穿戴式設備、導航裝置等等的可移動設備，也可以為臺式電腦、伺服器、數位電視等等的固定設備。所述電子裝置1可具有觸控功能、顯示功能、指紋識別功能以及攝像功能中的一種或多種的結合。
所述電子裝置1包括蓋板11、第一功能層12以及第二功能層13。
所述蓋板11為透明材料製成。所述蓋板11可以為玻璃基板、或其他具有高強度、高硬度材料的透明基板。在本發明的至少一個實施方式中，所述蓋板11可以由如聚碳酸酯(Polycarbonate, PC)，聚酯(Polythylene terephthalate, PET)、聚甲基丙烯酸甲酯(Polymethylmethacrylate, PMMA)、環烯烴共聚合物(Cyclic Olefin Copolymer, COC)或聚醚碸(Polyether sulfone, PES)等材料製成。
所述第一功能層12用於識別用戶的觸摸操作和/或生物特徵。所述第一功能層12設置於所述蓋板11下方。所述第一功能層12還覆蓋設置於所述第二功能層13上方。在本發明的至少一個實施方式中，所述第一功能層12可以為觸控層（圖未示），以識別用戶的觸摸位置以及觸摸力度中的至少一者或二者的結合。在本發明的至少一個實施方式中，所述第一功能層12為單層互容式觸控結構。所述第一功能層12由導電材料製成。在本發明的至少一個實施方式中，所述第一功能層12還可以包括生物特徵識別層（圖未示），以識別使用者的生物特徵。在本發明的至少一個實施方式中，所述生物特徵可以為指紋、人臉、虹膜等等，但並不局限於此。
所述第二功能層13設置於所述第一功能層12下方。所述第二功能層13用於顯示圖像資訊。在本發明的至少一個實施方式中，所述第二功能層13可以為液晶顯示層（Liquid crystal display，LCD）、發光二極體（Light emitting diode, LED）顯示層、有機發光二極體（Organic light emitting diode，OLED）顯示層、主動矩陣有機發光二極體（Active-matrix Organic light emitting diode，AMOLED）顯示層、電泳顯示層等等，但並不局限於此。所述第二功能層13由導電材料製成，且可被圖案化形成多個畫素電極。在其他實施方式中，所述第二功能層13還可形成多個感光元件（圖未示），例如電荷耦合器件（Charge coupled device，CCD）或互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)元件，以感測光線變化並產生響應的信號（圖未示）。
請一併參閱圖2，其為所述電子裝置1的模組示意圖。所述電子裝置1定義有顯示區域101以及圍繞所述顯示區域101設置的非顯示區域103內。顯示區域101內包括多條掃描線S1-Sn以及多條數據線D1-Dm。其中，n，m為正整數。多條掃描線S1-Sn沿第一方向X延伸且相互平行設置，多條的數據線D1-Dm沿第二方向Y延伸且相互平行設置，多條掃描線S1-Sn與多條數據線D1-Dm相互絕緣並呈網格交叉設置，定義出多個呈矩陣排列的畫素單元20。
電子裝置1包括掃描驅動電路110、數據驅動電路120以及時序控制器130。每一列畫素單元20藉由一條掃描線Sn與掃描驅動電路110電性連接，每一行畫素單元20藉由一條數據線Dm與數據驅動電路120電性連接。時序控制器130分別與掃描驅動電路110以及數據驅動電路120電性連接。時序控制器130產生多個同步控制信號給掃描驅動電路110以及數據驅動電路120。多個同步控制信號可包括週期性的同步控制信號和非週期性的同步控制信號。多個同步控制信號包括垂直同步訊號(Vertical synchronization, Vsync)、水準同步信號(Horizontal synchronization, Hsync)以及數據使能信號（Data Enable, DE）。在本實施方式中，時序控制器130提供時鐘信號給掃描驅動電路110。掃描驅動電路110提供掃描信號至多條掃描線S1-Sn以掃描畫素單元20。數據驅動電路120用於提供圖像信號給多條數據線D1-Dm以顯示圖像。其中，圖像信號為數位信號，其由低電平（例如邏輯0）和高電平（例如邏輯1）構成。在本發明的至少一個實施方式中，掃描驅動電路110設置於顯示區域的上方，數據驅動電路120設置於顯示區域的左側。
數據驅動電路120包括電平轉換電路200。電平轉換電路200用於將第一電壓域的輸入信號轉換為第二電壓域的輸出信號，且保障所述電平轉換電路200內所有的電晶體在電壓轉換時產生的電壓差小於所述電晶體對應的耐壓閾值。在本發明的至少一個實施方式中，所述第一電壓域中的第一高電平電位VDDH大於所述第二電壓域中的第二高電平電位VDDL，且二者存在電壓差；且所述第一電壓域中的第一低電平電位VSSH大於所述第二電壓域中的第二低電平電位VSSL，且二者存在電壓差。同時，所述第二電壓域中的第二高電平電位VDDL小於等於所述第一電壓域中的第一低電平電位VSSH。其中，所述耐壓閾值為所述電晶體的源汲耐壓、閘耐壓以及襯底源汲耐壓中的最小值。所述源汲耐壓為所述電晶體的源極和汲極之間的電壓差，所述閘耐壓包括所述電晶體的閘極與源極之間的電壓差以及所述電晶體的閘極與汲極之間的電壓差，所述襯底源汲耐壓包括所述電晶體的襯底與汲極之間的電壓差以及所述電晶體的襯底與源極之間的電壓差。在所述電晶體的源極和汲極之間的電壓差大於所述耐壓閾值，則所述電晶體被擊穿。在其他實施方式中，所述電平轉換電路200還可應用於掃描驅動電路110中。
請一併參閱圖3，其為所述電平轉換電路200的電路示意圖。所述電平轉換電路200包括第一電壓域電路21以及第二電壓域電路23。
第一電壓域電路21將接收的處於第一電壓域的輸入信號輸出給所述第二電壓域電路23。在本發明的至少一個實施方式中，所述第一電壓域電路21輸出所述第一電壓域的第一輸出信號IN和第二輸出信號INB給所述第二電壓域電路23。其中，所述第一輸出信號IN和所述第二輸出信號INB互為反相信號。在本發明的實施例中，所述第一電壓域的輸入信號可以為所述第一電壓域中的第一高電平電位VDDH或所述第一電壓域中的第一低電平電位VSSH。所述第一電壓域電路21包括輸入端DIN、第一反相器INT1以及第二反相器INT2。所述輸入端DIN接收輸入信號。所述第一反相器INT1和所述第二反相器INT2串聯連接於所述輸入端DIN和所述第二電壓域電路23之間。所述第一反相器INT1的輸入端與所述輸入端DIN電性連接，所述第一反相器INT1的輸出端與所述第二反相器INT2的輸入端以及所述第二電壓域電路23電性連接。所述第二反相器INT2的輸入端與所述第一反相器INT1的輸出端電性連接，所述第二反相器INT2的輸出端與所述第二電壓域電路23電性連接。
第二電壓域電路23用於將接收的處於所述第一電壓域的輸入信號轉換為處於第二電壓域的輸出信號並輸出。在本發明的實施例中，所述第二電壓域的輸出信號可以為所述第二電壓域中的第二高電平電位VDDL或所述第一電壓域中的第二低電平電位VSSL。
所述第二電壓域電路23包括輸入單元231、控制單元232以及輸出單元234。所述輸入單元231接收所述第一電壓域的輸入信號。所述輸入單元231包括第一輸入電晶體MN1和第二輸入電晶體MN2。所述第一輸入電晶體MN1的控制端與所述第二反相器INT2的輸出端電性連接，以接收所述第一輸出信號IN，所述第二輸入電晶體MN2的控制端與所述第一反相器INT1的輸出端電性連接，以接收所述第二輸出信號INB，所述第一輸入電晶體MN1的第一連接端和所述第二輸入電晶體MN2的第一連接端接收所述第二高電平電位VDDL，所述第一輸入電晶體MN1的第二連接端和所述第二輸入電晶體MN2的第二連接端與所述控制單元232電性連接。在本發明的至少一個實施方式中，所述第一輸入電晶體MN1和所述第二輸入電晶體MN2為NMOS電晶體，所述控制端為閘極，所述第一連接端為源極，所述第二連接端為汲極。
所述控制單元232用於根據第一控制電壓VRN1和第二控制電壓VRN2將所述輸入單元231和所述輸出單元234的電壓域鉗位在預設範圍，以避免所述第二電壓域中的相同類型的電晶體被擊穿。其中，第一控制電壓VRN1小於所述第二控制電壓VRN2。在本發明的至少一個實施方式中，所述第一控制電壓VRN1大於第一數值，且小於第二數值。其中，所述第一數值為所述第一低電平電壓VSSH減去第一閾值電壓VTHP後再減去第二閾值電壓VTHN後得到的數值；所述第二數值為所述第二高電平電壓VDDL減去所述第一閾值電壓VTHP後再減去所述第二閾值電壓VTHN得到的數值。即，所述第一控制電壓VRN1滿足如下條件一： VSSH-VTHP-VTHN＜VRN1≦VDDL-VTHP-VTHN      條件一
在本發明的至少一個實施方式中，第一閾值電壓VTHP為PMOS電晶體對應的閾值電壓，所述第二閾值電壓VTHN為NMOS電晶體對應的閾值電壓。
所述第二控制電壓VRN2大於所述第一閾值電壓VTHN和所述第二低電平電壓VSSL之和。即，所述第二控制電壓VRN2滿足如下條件二： VRN2＞VTHN+VSSL       條件二
在所述控制單元232的控制下，所述第一輸入單元231、所述控制單元232以及所述輸出單元234中相同類型的電晶體具有相同的耐壓值，降低所述電平轉換電路200的生產成本。所述控制單元232包括第一控制電晶體MP1、第二控制電晶體MP2、第三控制電晶體MN3以及第四控制電晶體MN4。在所述電平轉換電路200工作過程中，所述第三控制電晶體MN3以及所述第四控制電晶體MN4始終處於導通狀態。同時，所述第一控制電壓VRN1根據所述第二輸入電晶體MN2的所述第一閾值電壓以及所述第二控制電晶體MP2的第二閾值電壓動態調整所述電平轉換電路200內的靜態電流。所述第一控制電晶體MP1的控制端和所述第二控制電晶體MP2的控制端接收所述第一控制電壓VRN1，所述第一控制電晶體MP1的第一連接端與所述第一輸入電晶體MN1的第二連接端電性連接，所述第二控制電晶體MP2的第一連接端與所述第二輸入電晶體MN2的第二連接端電性連接，所述第一控制電晶體MP1的第二連接端藉由正向輸出端Q與所述第三控制電晶體MN3的第一連接端電性連接，所述第二控制電晶體MP2的第二連接端藉由反向輸出端QB與所述第四控制電晶體MN4的第一連接端電性連接。所述第三控制電晶體MN3的控制端和所述第四控制電晶體MN4的控制端接收所述第二控制電壓VRN2，所述第三控制電晶體MN3的第二連接端和所述第四控制電晶體MN4的第二連接端與所述輸出單元234電性連接。在本發明的至少一個實施方式中，所述第一控制電晶體MP1和所述第二控制電晶體MP2為PMOS電晶體，所述第三控制電晶體MN3和所述第四控制電晶體MN4為NMOS電晶體，所述控制端為閘極，所述第一連接端為源極，所述第二連接端為汲極。在本發明的至少一個實施方式中，所述第一閾值電壓為第二輸入電晶體MN2的閾值電壓，所述第二閾值電壓為所述第二控制電晶體MP2的閾值電壓。
所述輸出單元234用於輸出轉換後的處於所述第二電壓域的輸出信號。所述輸出單元234包括第一輸出電晶體MN5和第二輸出電晶體MN6。所述第一輸出電晶體MN5的控制端與所述反向輸出端QB電性連接，所述第一輸出電晶體MN5的第一連接端與所述第三控制電晶體MN3的第二連接端電性連接，所述第一輸出電晶體MN5的第二連接端接收所述第二低電平電位VSSL。所述第二輸出電晶體MN6的控制端與所述正向輸出端Q電性連接，所述第二輸出電晶體MN6的第一連接端與所述第四控制電晶體MN4的第二連接端電性接收所述第二低電平電位VSSL。在本發明的至少一個實施方式中，第一輸出電晶體MN5和第二輸出電晶體MN6可以為NMOS電晶體，所述控制端為閘極，所述第一連接端為源極，所述第二連接端為汲極。
請參閱圖4，其為第一實施方式之所述第一控制電壓生成電路300a的電路示意圖。所述第一控制電壓生成電路300a用於生成所述第一控制電壓VRN1。所述第一控制電壓VRN1為動態電壓。所述第一控制電壓生成電路300a包括第一電晶體MNR1、第二電晶體MPR1以及參考電流源IREF。所述第一電晶體MNR1的控制端和第一連接端與所述第二高電平電位VDDL電性連接，所述第一電晶體MNR1的第二連接端與所述第二電晶體MPR1的第一連接端電性連接。所述第二電晶體MPR1的控制端與所述第二電晶體MPR1的所述第二連接端電性連接，所述第二電晶體MPR1的控制端進一步作為所述第一控制電壓VRN1的輸出端。所述第二電晶體MPR1的第二連接端藉由所述參考電流源IREF與所述第二低電平電位VSSL電性連接。在本發明的至少一個實施方式中，所述第一電晶體MNR1為NMOS電晶體，所述第二電晶體MPR1為PMOS電晶體。
在本發明的至少一個實施方式中，所述第一控制電壓VRN1滿足如下公式一： VRN1=VDDL-VTHP-VTHN       公式一
其中，VRN1表示所述第一控制電壓VRN1，VDDL表示所述第二高電平電位；VTHN表示所述第二輸入電晶體MN2的閾值電壓，VTHP表示所述第二控制電晶體MP2的閾值電壓。
請參閱圖5，其為第二實施方式之所述第一控制電壓生成電路300b的電路示意圖。所述第一控制電壓生成電路300b用於生成所述第一控制電壓VRN1。所述第一控制電壓生成電路300b包括第一電晶體MNR1、第二電晶體MPR1以及參考電流源IREF。所述第一電晶體MNR1的控制端與所述第二電晶體MPR1的控制端電性連接，進一步作為所述第一控制電壓VRN1的輸出端。所述第一電晶體MNR1的第一連接端與所述第二電晶體MPR1的第二連接端以及所述第二電晶體MPR1的控制端電性連接，所述第一電晶體MNR1的第二連接端與所述第二低電平電位VSSL電性連接電性連接。所述第二電晶體MPR1的第一連接端與所述第二高電平電位VDDL電性連接。在本發明的至少一個實施方式中，所述第一電晶體MNR1為NMOS電晶體，所述第二電晶體MPR1為PMOS電晶體。
所述電平轉換電路200的工作原理具體如下：
當所述輸入端DIN接收到所述第一電壓域的所述第一低電平電位VSSH時，所述第一輸入電晶體MN1的控制端接收到所述第一電壓域的第一低電平電位VSSH，所述第一輸入電晶體MN1處於截止狀態；所述第二輸入電晶體MN2的控制端接收到所述第一電壓域的所述第一高電平電位VDDH，所述第二輸入電晶體MN2處於導通狀態，所述第二控制電晶體MP2的第一連接端的電壓為所述第二高電平電位VDDL與所述第一閾值電壓的差值。由於所述第一控制電壓VRN1小於所述第二高電平電位VDDL與所述第一閾值電壓的差值，所述第二控制電晶體MP2處於導通狀態。所述第三控制電晶體MN3和所述第四控制電晶體MN4在所述第二控制電壓VRN2的控制下處於導通狀態。所述第一輸出電晶體MN5處於導通狀態，所述第二輸出電晶體MN6處於截止狀態。所述正向輸出端Q的電位為所述第二低電平電位VSSL。
當所述輸入端DIN接收到所述第一電壓域的所述第一高電平電位VDDH時，所述第一輸入電晶體MN1的控制端接收到所述第一電壓域的第一高電平電位VDDH，所述第一輸入電晶體MN1處於導通狀態，所述第一控制電晶體MP1的第一連接端的電壓為所述第二高電平電位VDDL與所述第一閾值電壓的差值；所述第二輸入電晶體MN2的控制端接收到所述第一電壓域的所述第一低電平電位VSSH，所述第二輸入電晶體MN2處於截止狀態。由於所述第一控制電壓VRN1小於所述第二高電平電位VDDL與所述第一閾值電壓的差值，所述第一控制電晶體MP1處於導通狀態。所述第三控制電晶體MN3和所述第四控制電晶體MN4在所述第二控制電壓VRN2的控制下處於導通狀態。所述第一輸出電晶體MN5處於截止狀態，所述第二輸出電晶體MN6處於導通狀態。所述正向輸出端Q的電位為所述第二高電平電位VDDL。
上述所述電平轉換電路200以及電子裝置1，採用單獨的所述第二電壓域電路23直接實現輸入信號從第一電壓域到第二電壓域的轉換，降低了電平轉換電路200的複雜程度，可提高信號轉換速度並降低信號的延遲時間。同時，藉由所述控制單元232對所述輸入單元231以及所述輸出單元234的電壓域進行鉗位，避免所述第二電壓域電路23中相同類型的電晶體被擊穿，降低了生產成本的同時保證了系統的正常運行。同時，設定所述第一控制電壓VRN1與所述第二電壓域電路23內所述第一閾值電壓和所述第二閾值電壓相關聯，可減小由於工藝偏差引起的靜態電流過大的問題。
以上所述，以上實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的範圍。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，舉凡熟悉本案技藝之人士，在爰依本案創作精神所作之等效修飾或變化，皆應包含於以下之申請專利範圍內。
1:電子裝置 11:蓋板 12:第一功能層 13:第二功能層 110:掃描驅動電路 120:數據驅動電路 130:時序驅動器 101:顯示區域 103:非顯示區域 S1~Sn:掃描線 D1~Dm:數據線 20:畫素單元 200:電平移位電路 21:第一電壓域電路 DIN:輸入端 INT1:第一反相器 INT2:第二反相器 IN:第一輸出信號 INB:第二輸出信號 23:第二電壓域電路 231:輸入單元 232:控制單元 234:輸出單元 MN1:第一輸入電晶體 MN2:第二輸入電晶體 MP1:第一控制電晶體 MP2:第二控制電晶體 MN3:第三控制電晶體 MN4:第四控制電晶體 MN5:第一輸出電晶體 MN6:第二輸出電晶體 Q:正向輸出端 QB:反向輸出端 300a、300b:第一控制電壓生成電路 MNR1:第一電晶體 MPR1:第二電晶體 IREF:參考電流源
圖1為本發明較佳實施例之電子裝置的立體示意圖。
圖2為圖1中較佳實施方式之所述電子裝置的模組示意圖。
圖3為圖2中所述電平轉換電路的電路示意圖。
圖4為第一實施方式之第一控制電壓生成電路的電路示意圖。
圖5為為第二實施方式之第一控制電壓生成電路的電路示意圖。
200:電平移位電路
21:第一電壓域電路
DIN:輸入端
INT1:第一反相器
INT2:第二反相器
IN:第一輸出信號
INB:第二輸出信號
23:第二電壓域電路
231:輸入單元
232:控制單元
234:輸出單元
MN1:第一輸入電晶體
MN2:第二輸入電晶體
MP1:第一控制電晶體
MP2:第二控制電晶體
MN3:第三控制電晶體
MN4:第四控制電晶體
MN5:第一輸出電晶體
MN6:第二輸出電晶體
Q:正向輸出端
QB:反向輸出端

Claims (10)

  1. 一種指電平轉換電路，用於將第一電壓域的信號轉換為第二電壓域的信號；其改良在於：所述電平轉換電路包括： 第一電壓域電路，接收處於第一電壓域的輸入信號；所述輸入信號在第一高電平電位和第一低電平電位之間切換； 第二電壓域電路，用於將所述輸入信號轉為第二電壓域的輸出信號；其中，所述第二電壓域信號在第二高電平電位和第二低電平電位之間切換；所述第一高電平電位和所述第二高電平電位不同，所述第一低電平電位與所述第二低電平電位不同，所述第二高電平電位小於等於所述第一低電平電位； 所述第二電壓域電路包括多個電晶體，多個所述電晶體構成輸入單元、控制單元以及輸出單元；所述控制單元用於根據第一控制電壓和第二控制電壓將所述輸入單元和所述輸出單元的電壓域鉗位在預設範圍，以避免所述第二電壓域電路中相同類型的所述電晶體被擊穿。
  2. 如請求項1所述的電平轉換電路，其中，所述預設範圍的下限閾值為所述第一控制電壓與第一閾值電壓的差值，所述預設範圍的上限閾值為所述第二控制電壓與第二閾值電壓的差值。
  3. 如請求項1中所述的電平轉換電路，其中，所述第一控制電壓為動態電壓，用於根據所述輸入單元內所述電晶體的第一閾值電壓和所述控制單元內所述電晶體的第二閾值電壓動態調整所述電平轉換電路內的靜態電流。
  4. 如請求項1所述的電平轉換電路，其中，所述控制單元包括第一控制電晶體、第二控制電晶體、第三控制電晶體以及第四控制電晶體；在所述電平轉換電路工作過程中，所述第三控制電晶體以及所述第四控制電晶體始終處於導通狀態；所述第一控制電晶體的控制端和所述第二控制電晶體的控制端接收所述第一控制電壓，所述第一控制電晶體的第一連接端與所述輸入單元電性連接，所述第二控制電晶體的第一連接端與所述輸入單元電性連接，所述第一控制電晶體的第二連接端藉由正向輸出端與所述第三控制電晶體的第一連接端電性連接，所述第二控制電晶體的第二連接端藉由反向輸出端與所述第四控制電晶體的第一連接端電性連接；所述第三控制電晶體的控制端和所述第四控制電晶體的控制端接收所述第二控制電壓，所述第三控制電晶體的第二連接端和所述第四控制電晶體的第二連接端與所述輸出單元電性連接。
  5. 如請求項3所述的電平轉換電路，其中，所述輸入單元包括第一輸入電晶體和第二輸入電晶體；所述第一輸入電晶體的控制端接收所述第一電壓域電路輸出的第一輸出信號，所述第二輸入電晶體的控制端接收所述第一電壓域電路輸出的第二輸出信號，所述第一輸入電晶體的第一連接端和所述第二輸入電晶體的第一連接端接收所述第二高電平電位，所述第一輸入電晶體的第二連接端與所述第一控制電晶體的第一連接端電性連接，所述第二輸入電晶體的第二連接端與所述第二控制電晶體的第一連接端電性連接。
  6. 如請求項5所述的電平轉換電路，其中，所述第一控制電壓滿足公式： VRN1=VDDL-VTHP-VTHN； 其中，VRN1表示所述第一控制電壓VRN1，VDDL表示所述第二高電平電位；VTHN表示所述第二輸入電晶體的閾值電壓，VTHP表示所述第二控制電晶體的閾值電壓。
  7. 如請求項5所述的電平轉換電路，其中，所述第一控制電壓大於第一數值，且小於第二數值；所述第一數值為所述第一低電平電壓減去第一閾值電壓後再減去第二閾值電壓後得到的數值；所述第二數值為所述第二高電平電壓減去所述第一閾值電壓後再減去所述第二閾值電壓得到的數值；所述第二控制電壓大於所述第一閾值電壓和所述第二低電平電壓之和。
  8. 一種顯示裝置，包括電平轉換電路；其改良在於，所述電平轉換電路採用如請求項1至7中任意一項所述的電平轉換電路。
  9. 如請求項8所述的顯示裝置，其中，所述電子裝置還包括第一控制電壓生成電路；所述第一控制電壓生成電路包括第一電晶體、第二電晶體以及參考電流源；所述第一電晶體的控制端和第一連接端與所述第一低電平電位電性連接，所述第一電晶體的第二連接端與所述第二電晶體的第一連接端電性連接；所述第二電晶體的控制端與所述第二電晶體的所述第二連接端電性連接，所述第二電晶體的控制端進一步作為所述第一控制電壓的輸出端；所述第二電晶體的第二連接端藉由所述參考電流源與所述第二低電平電位電性連接；所述第一電晶體為NMOS電晶體，所述第二電晶體為PMOS電晶體。
  10. 如請求項8所述的顯示裝置，其中，所述電子裝置還包括第一控制電壓生成電路；所述第一控制電壓生成電路包括第一電晶體、第二電晶體以及參考電流源；所述第一電晶體的控制端與所述第一低電平電位電性連接，所述第一電晶體的第一連接端與其第二連接端電性連接，且與所述第二電晶體的第一連接端及所述第二電晶體的控制端電性連接；所述第二電晶體的控制端進一步作為所述第一控制電壓的輸出端；所述第二電晶體的第二連接端藉由所述參考電流源與所述第二低電平電位電性連接；所述第一電晶體為PMOS電晶體，所述第二電晶體為NMOS電晶體。
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