JPH02171024A

JPH02171024A - 半導体装置

Info

Publication number: JPH02171024A
Application number: JP63326695A
Authority: JP
Inventors: Shinzo Sato; 佐藤　信三; Yuki Shimauchi; 島内　由記
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-12-23
Filing date: 1988-12-23
Publication date: 1990-07-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術　　　　　　　　（第３．４図）発明が解決
しようとする課題課題を解決するための手段作用実施例本発明の原理説明　　　　（第１図）本発明の一実施例　　　　（第２図）発明の効果〔概要〕半導体装置に関し、ＥＣＬＪＪＣＭＯＳレベル−０ＭＯ３にレベル変換して
高速かつ低消費電力に優れたＢｉ−０Ｍ０８回路を含む
半導体装置を提供することを目的とし、入力信号を一方のトランジスタのベースに受けるととも
に、基準電圧を他方のトランジスタベースに受け、これ
らのトランジスタのベース間に電位差があるとき、何れ
か一方のトランジスタが導通してコレクタ電流を流すＥ
ＣＬ回路と、該ＥＣＬ回路の出力により駆動されてＯＮ
／ＯＦＦするトランジスタを含む出力部と、該出力部の
出力をそれぞれのゲートに受け、該出力部の出力レベル
に応じてＯＮ／ＯＦＦするＰチャネルＭＯＳトランジス
タおよびＮチ→２ネルＭＯ５）ランジスタと、を備える
とともに、該ＰチャネルＭＯＳトランジスタのドレイン
電位に応答してＯＮ／ＯＦＦするトランジスタおよび該
ＮチャネルＭＯＳトランジスタのソース電位に応答して
ＯＮ／ＯＦＦするトランジスタを含むＢｉ−０Ｍ０５回
路と、を有する半導体装置であって、前記基準電圧には
、通常のＥＣＬ回路に用いる基準電圧より所定電圧骨低
い基準電圧を印加するとともに、前記入力信号が入力さ
れる経路中に、前記入力信号の電圧レベルを該所定電圧
に対応して所定電圧レベル分持ち上げる電圧補正手段を
設けるように構成する。

〔産業上の利用分野〕

本発明は、半導体装置に係り、詳しくはＥＣＬレベルの
入力信号をＢ１−ＣＭＯＳレベルの入力信号に変換して
ＥＣＬレベルの入力信号によりＢｉ−０Ｍ０５回路（内
部ゲート）の駆動を可能にした半導体装置に関する。

近年、コンピュータ装置などの高速・低消費電力化に伴
い、半導体装置も高速、かつ、低消費電力化が要求され
ている。

このため、ＴＴＬ回路等のバイポーラ回路とＣＭＯＳ回
路を組み合わせてバイポーラの高電流駆動能力と０ＭＯ
３の低消費電力性の両方の特長を活かしたＢ　ｉ　−Ｃ
Ｍ　ＯＳ　（Ｂｉｐｏｌａｒ−Ｃｏｍｐｌｅ＋＊ｅｎｔ
ａｒｙＭｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ）回路が提供されているが、より高速化のため、
Ｅ　ＣＬ　（ｅｍｉｔｔｅｒ　ｃｏｕ−ｐｌｅ　ｌｏｇ
ｉｃ）回路とＣＭＯＳ回路を組み合わせたＢｉ　−ＣＭ
ＯＳ回路が必要になってきている。

〔従来の技術〕

第３．４図は一般的なＥＣＬ回路およびＢｉ−ＣＭＯＳ
回路を説明するための図であり、同図に示すＥＣＬ回路
およびＢｉ−０Ｍ０５回路は以下ニ示す入出力レベル（
ＧＮＤ＝ＯＶＳＶｔｔ＝−５゜２Ｖ時）を有するものと
する。

・ＥＣＬ回路（小振幅）入力　ＶｔＭ／Ｖ＝Ｌ＝−０，８ｖ／−１，８ｖ出力　
Ｖｏ１４／　Ｖｏｔ”　　０．８　Ｖ／−１，８Ｖ・Ｂ
ｉ−０Ｍ０８回路（ｆｕｌｌ振幅）入力　Ｖ　Ｈ４／　
Ｖ　Ａｔ”ＯＶ　／　　５．２　Ｖ出力　ＶＯＨ／　Ｖ
ｏｔ＝　ＯＶ／　　５．２　Ｖ第３図は上記入出力レベ
ルを持つＥＣＬ回路の一例（ＮＯＲ回路）を示す回路図
である。第３図において、Ｓｌは入力信号、ＳＯは出力
信号、■■１は参照電圧（基準電圧）、■−はコントロ
ール電圧であり、Ｑｌはエミッタカップルトランジスタ
の一方のトランジスタ、Ｑｌはエミッタカップルトラン
ジスタの他方のトランジスタ、Ｑ３は定電流トランジス
タ、Ｒ３−Ｒ３は抵抗である。

Ｑ３、Ｑｌ、Ｑｌ、Ｒ１−Ｒ１はＥＣＬ論理論理部槽成
し、ＥＣＬ論理論理部槽理出力Ｓ　ＥＣＬはエミッタフ
ォロワトランジスタＱ４およびエミッタフォロワ抵抗（
終端抵抗）Ｒ４を有する出力部２に入力されており、Ｅ
ＣＬ論理論理部槽び出力部２はＥＣＬ回路３を構成して
いる。

このような構成において、定電圧源として■８□に−１
，３Ｖ、定電流電源としてＶ−に−４，ＯＶを与えると
定電流トランジスタＱ３にはＶＣＳとＶ。

のレベル差により常に一定の定電流■。、が流れる（第
０式参照）。

そして、Ｑ、のコレクタ電位、すなわち、Ａ点の電圧レ
ベルＳ　ＥＣＬは入力Ｓ、の変化と同相で変化する。以
下、入力Ｓ１が“Ｉ（”　（−０，８Ｖ）にあるときと
Ｌ　’　　（−１，８Ｖ）にあるときとに分けて説明す
る。

Ｓ　　＜“Ｈ”のとＡ入力Ｓ１がＶ□１より高い場合であるから、！６．はＲ
ｚ、Ｑｚ側を流れ、Ａ点の電圧レベルはほぼＯＶ（正確
にはＩＣ＜Ｑ４）　／　ｈｒｔＸＲｔ　）となり、出力
ＳｏはほぼＶＩＥ（０４）＝　　０．８Ｖ　（Ｈ″に相
当）となる。

Ｓ　　＜Ｌ″のと− 人力Ｓｌがｖ８□より低い場合であるから、！６．はＲ
，、Ｑ、側を流れ、Ａ点の電圧レベルはＲ１ｘＩｃ３と
なり、出力ＳＯはＲ１ＸＶａｉ＋ｏ４）となってほぼ−
１，８Ｖ（”Ｌ″に相当）となる、このとき、Ａ点の電
圧レベルが■、□より低くなると、トランジスタＱ１が
飽和して回路動作をしなくなるので、予め、Ｒ１，Ｒ３
の調整を行ってＡ点の電圧レベルがＶ１ｍ□より低くな
らないようにしてお（。

第４図は前記入出力レベルを持つＢｉ−ＣＭＯ３回路の
一例（ＮＡＮＤ回路）を示す回路図である。第４図にお
いて、４はＢｉ−ＣＭＯ３回路であり、Ｂ　ｉ−ＣＭＯ
３回路４は人力信号を共通のゲートに受けるＰチャネル
ＭＯＳトランジスタＭＰ１、ＮチャネルＭＯＳトランジ
スタトランジスタＮＭＩと、正電源ＧＮＤおよび負電源
ＶＩＥ間に挿入され、トーテムポール接続されたトラン
ジスタＱｓ　、Ｑ、と、抵抗Ｒｓ　、Ｒｈと、により構
成されており、トランジスタＱ、はＭＰｌのドレイン電
位に応答してＯＮ／ＯＦＦＬ、トランジスタＱ、はＮＭ
Ｉのソース電位に応答してＯＮ／ＯＦＦする。

このような構成において、入力が“Ｈ”のときと“Ｌ′
のときとに分けて動作を説明する。

゛“Ｈ″　ΣＯＶ　のとＭＰＩのゲー）−ＧＮＤ間に電位差がないためＭＰＩは
０ＦＦＬ、Ｑ、もＯＦＦとなる。一方、ＭＮＩのゲート
−■４間には電位差があるためＭＮｌはＯＮ、ＱｈもＯ
Ｎとなって出力は“Ｌ”（ご−５，２Ｖ）となる。

゛“Ｌ″ニー５　ＶのＭＮＩのゲート　ＶＩＥ間に電位差がないためＭＰｌ、
Ｑ、がＯＮ、ＭＮＩ、Ｑ＆がＯＦＦとなり出力は“Ｈ”
　（ΣＯＶ）となる。

また、入力が中間レベルのときはＭＰＩもＭＮｌもＯＮ
しているため流れる電流量によって出力は“１１”か“
Ｌ”の何れかになる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体装置にあっては
、ＥＣＬレベルの振幅が小さいため、直接Ｂ　ｉ−ＣＭ
Ｏ３回路（内部Ｇａｔｅ）を駆動することができず、Ｅ
ＣＬ回路とＣＭＯ３回路を組み合わせたＢ　ｉ−ＣＭＯ
３を実現しようとすれば、ＥＣＬレベルの小振幅をＢ　
ｉ−ＣＭＯ３回路が動作できる大振幅にレベル変換しな
ければならないという問題点があった。

例えば、第３図で説明したＥＣＬ回路３に第４図で説明
したＢｉ−ＣＭＯ３回路４を直接接続する場合を考える
。ＥＣＬ回路３の出力がＶＯＬα−１，８ＶのときＮＭ
Ｉのゲート−７０間の電圧ＶｔｋはＶｏＬ−Ｖｉｔ＝−
１，８（−５，２Ｖ）　＝４．４　Ｖとなり、対するＭ
ＰＩのゲー）−ＧＮＤ間の電圧■１．は−１，８ｖとな
っている。したがって、ＭＮＩが勝り、ＭＮＩはＯＮＩ
、たままＭＰＩはＯＦＦしたままとなりＢｉ−ＣＭＯ３
回路４の出力は”Ｌ”（！−５，２Ｖ）となってＢｉ−
ＣＭＯ８回路４は動作しない。

そこで本発明は、ＥＣＬレヘ）ＬｔヲＢ　ｉ　　ＣＭ　
ＯＳレベルにレベル変換して高速かつ低消費電力に優れ
たＢｉ−ＣＭＯ３回路を含む半導体装置を提供すること
を目的としている。

〔課題を解決するための手段〕

本発明による半導体装置は上記目的達成のため、入力信
号を一方のトランジスタのベースに受けるとともに、基
準電圧を他方のトランジスタベースに受け、これらのト
ランジスタのベース間に電位差があるとき、何れか一方
のトランジスタが導通してコレクタ電流を流すＥＣＬ回
路と、該ＥＣＬ回路の出力により駆動されてＯＮ／ＯＦ
Ｆするトランジスタを含む出力部と、該出力部の出力を
それぞれのゲートに受け、該出力部の出力レベルに応じ
てＯＮ／ＯＦＦするＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭｏＳトランジスタと、を備えるとともに
、該ＰチャネルＭｏｓ＋・ランジスタのドレイン電位に
応答してＯＮ／ＯＦＦするトランジスタおよびＥｌ　Ｎ
チャネルＭＯ３Ｉ−ランジスタのソース電位に応答して
ＯＮ／ＯＦＦするトランジスタを含むＢｉ−ＣＭＯＳ回
路と、を有する半導体装置であって、前記基準電圧には
、通常のＥＣＬ回路に用いる基準電圧より所定電圧分低
い基準電圧を印加するとともに、前記入力信号が入力さ
れる経路中に、前記入力信号の電圧レベルを該所定電圧
に対応して所定電圧レベル分持ち上げる電圧補正手段を
設けている。

〔作用〕

本発明では、エミッタカップルトランジスタのベースに
印加する基準電圧を、通常のＥＣＬ回路に用いるものよ
り所定電圧分低いものとするとともに、入力信号が入力
される経路中に該所定電圧分に対応する電圧補正手段を
挿入している。

したがって、ＥＣＬ回路からの出力レベルが引き下げら
れ、これによってＥＣＬ出力の振幅が大きくなってＢｉ
−ＣＭＯＳ回路が駆動される。また、電圧補正手段によ
って入力しきい値電圧のずれは適切に調整される。その
結果、ＩＥＣＬＥＣ用からＩ３ｉ　　ＣＭＯＳ回路への
レベル変換が実現する。

〔実施例〕

以下、本発明を図面に基づいて説明する。

原」ＬＬ明。

第１図は本発明に係る半導体装置の原理説明図であり、
第３．４図に示す従来例と同一構成部分には同一符号を
付して説明を省略する。

前述したように、ＥＣＬレベルの振幅が小さいため、単
にＥＣＬ回路３とＢｉ−ＣＭＯＳ回路４とを接続した場
合、特にＥＣＬ回路３の出力の“Ｌ″　（Ｖｏ、側）で
は１３ｉ　−ＣＭＯＳ回路４が動作しなくなる。そこで
、ＥＣＬ出力の振幅を大きくする（換言すれば、ＥＣＬ
出力のＶ。Ｌレベルを−４，０Ｖ程度まで下げる）必要
がある。

本発明では、ＥＣＬ回路３の参照電圧Ｖｌｌｌｌを所定
電圧付下げるとともに、■、□を下げた分だけ、例えば
トランジスタ、ダイオード等を付加してＥＣＬ入力レベ
ルを補正する。

二ｉｔ桝以下、上記基本原理に基づいて実施例を説明する。第２
図は本発明に係る半導体装置の一実施例を説明するため
の図であり、第３．４図に示す従来例と同一構成部分に
は同一符号を付して重複部分の説明を省略する。

まず、構成を説明する。第２図において、１１はＥＣＬ
回路および１３ｉ　−ＣＭＯＳ回路により構成される入
力回路（半導体装置）であり、入力回路１１は入力部１
２と、ＥＣＬ回路１３と、Ｉ３ｉ　−ＣＭＯＳ回路４と
、により構成されている。入力部１２は正電源ＧＮＤお
よび負電源■０間に挿入された静電破壊防止用のトラン
ジスタＱＩＯ１Ｑ、と、入力信号経路に挿入され、基準
電圧をＶｌｌｌｌ＋からＶ　ＢＨ３に下げたことによる
ＥＣＬ入力のしきい値電圧Ｖｉのずれを補正するための
トランジスタＱ、２およびダイオードＤ＋（電圧補正手
段）と、抵抗ＲＩＧと、からなる。

ＥＣＬ回路１３はＥＣＬ論理論理部上び出力部１４によ
り構成され、ＥＣＬ回路１３にはトランジスタＱ１８お
よびダイオードＩ）＋ｚにより所定電圧レベル分持ち上
げられたＥＣＬレベルの入力信号が入力する一方、ＥＣ
Ｌ回路１３からは所定の論理出力が、エミッタフォロワ
トランジスタＱ４　、ダイオードＤ２およびエミッタフ
ォロワ抵抗Ｒ１を有する出刃部１４に出力される。また
、エミッタカップルトランジスタＱ２のベースに入力さ
れる参照電圧（基準電圧）は通常のＥＣＬ回路で用いら
れる■１１１１１　　（例えば、−１，３Ｖ）からトラ
ンジスタのベース−エミッタ間電圧ＶＩＥ２段分に相当
する電圧分だけ下げたＶ□２　（例えば、−２，９Ｖ）
に変更する。このように、■□１をＶｌｌｔに下げるこ
とにより、ＥＣＬ出力のＶＯＬレベルを下げることがで
きるが、このままではＥＣＬ人力のしきい値電圧Ｖいに
ずれが生じる。そこで、ＥＣＬ回路１３の入力側に電圧
補正手段としてトランジスタＱ　Ｉ　ｔおよびダイオー
ドＤ、を付加し、Ｖｍｔ２段分電正分電圧レベル上げ補
正している。また、ＶＩｌ□をＶｌｌｏに変換するだけ
では、Ｂｉ−ＣＭＯ３回路４を駆動させるにはまだ不十
分なため、ＭＰＩのゲートとＭＨＩのゲート間にダイオ
ードＤ２を付加してＭＨＩが０ＦＦＬやすいように補正
している。

したがッテ、Ｂｉ−ＣＭＯＳＥ路４（７）ＭＰＩおよび
ＭＨＩのそれぞれのゲートにＶＢＥ１段分の電圧差が加
わることになり、その結果、Ｂｉ−ＣＭＯ８回路４が駆
動し、ＥＣＬレベルから８３０Ｍ０８回路へのレベル変
換が可能になる。

更に、具体的に説明すると、ＥＣＬ出力の■。Ｌレベル
を下げようとする場合、Ｖｌｌｌｌｌ　　（１，３Ｖ）
のままでは、Ｑｌのトランジスタが飽和してしまい、抵
抗Ｒ１に定電流ｒｃｓが流れなくなり、回路動作しなく
なる。そのため、Ｖｌｌｊｌｌを下げる必要がある。ま
た、■８８１を下げれば下げる程、■ｏＬを低くするこ
とはできるものの、下げ過ぎると今度はＱ、のトランジ
スタが飽和してしまうため、電源依存性、温度特性等を
考慮し、本実施例ではＶｅ、ｍｔ　　（２，９Ｖ）とし
た。また、ＶＢＩｌｌを下げたことにより、入力■いが
ずれるため、トランジスタＱｔｚおよびダイオードＤ１
を追加して調整している。さらに、Ｖ□２を−２，９■
にすることにより、ＥＣＬ出力のＶＯＬは−１，８Ｖ　
（Ｖ　ｃ（。ｎ’Ｍ−１，ＯＶ）から−３，４Ｖ　（Ｖ
Ｃ（０１）＝　　２．６　Ｖ）程度まで下げることが可
能となった。しかし、これではまだ、ＭＮＩが０ＦＦＬ
きれていないため、ＭＰＩおよびＭＮＩの間にダイオー
ドＤ２を追加してＭＮＩのゲート電圧Ｖ□□１）を下げ
、ＭＮＩが確実にＯＦＦするようにする。なお、■。１
、ＶＢＨ２、ｖｃｓなどの定電圧源は使用するバイアス
回路の条件によって最適なレベルのものが選択されるこ
とは言うまでもない。

次に、作用を説明する。

ＥＣＬレベルの入力“ＩＩ”　ＩＩ　Ｌ　１１に対応し
て入力回路１１は次のように動作する。

（”Ｉ（”　−０，８Ｖ　　のと入力部１２に入力された”　Ｈ″時の入力（−０，８■
）は入力経路に設けられたトランジスタＱ−２およびダ
イオードＤ１によって１．６ｉ　Ｖ程度電圧レベルが持
ち上げられ、ＥＣＬ論理部１のエミッタカップルトラン
ジスタＱ、のベースにはｖ４として−２，４Ｖが印加さ
れる。また、エミッタカップルトランジスタＱｔのベー
スには基準電圧ＶＢＲｆｔ（−２，９Ｖ）が印加されて
いる。したがって、ＱｌおよびＱ２のベース間の電位差
によってＱ、が０ＮＳＱＺが０ＦＦＬ、ＭＰＩのゲート
に加わる電圧ＶＧ（□。は約−３，Ｉ　Ｖ、ＭＮＩのゲ
ー１−に加わる電圧ＶＧ（ＭＮＩ）は約−３，９ｖとな
ってＭＰＩはＯＮ、ＭＨＩはＯＦＦする。この結果、ト
ランジスタＱ、はＯＮ、Ｑ、は０ＦＦＬＢ　ｉ　−ＣＭ
Ｏ３回路４の出力（入力回路１１の出力）は”１（”（
はぼＯＶ）となる。

“Ｌ”−１，８Ｖの入力部１２に入力された“Ｌ”時の入力（−１，８Ｖ）
はトランジスタＱ１□およびダイオードＤ１によって１
．６Ｖ程度電圧レベルが持ち上げられ、ＥＣＬ論理部１
のエミッタカップルトランジスタＱ１のベースにはＶＩ
Ｈとして−３，４■が印加される。

したがって、Ｑｌが０ＦＦ１ＱｚがＯＮ　Ｌ、、Ｍ　Ｐ
ｌのゲートに加わる電圧ＶＧ（ＭＰＩ）は約−０，８Ｖ
、ＭＮＩのゲートに加わる電圧■Ｇ（ＭＨＩ）は約−１
，６ＶとなってＭＰＩはＯＦＦＳＭＮＩはＯＮＬ、トラ
ンジスタＱ、は０ＦＦＳＱ＆はＯＮしてＢｉ−ＣＭＯ３
回路４の出力は“Ｌ″　（ホホ−５，２Ｖ）となる。

このように、本実施例ではトランジスタＱ、のベースに
加わる基準電圧を通常のＥＣＬ回昂で使用するＶＢＩＩ
　　（１，３Ｖ）からＶＩＩＥ２段分下げてＶ＋＋ａｚ
　　（２，９Ｖ）に変更するとともに、入力部１２にト
ランジスタＱ１□およびダイオードＤ、を付加してＥＣ
Ｌ入力レベルを補正するようにしている。これにより、
トランジスタＱ４のベース電位（Ｑｌのコレクタ電位）
を引き下げることが可能になり、ＥＣＬ出力の■。Ｌは
−２，６Ｖ程度まで下がることになる。このことはＥＣ
Ｌ出力の振幅が大きくなったことを意味し、ＥＣＬ回Ａ
’３１３出力でＢｉ−ＣＭＯ３回路４を適切に動作させ
ることが可能になる。さらに、本実施例ではＭＰＩのゲ
ートとＭＨＩのゲート間にダイオードＤ２を挿入するこ
とにより、ＭＰＩおよびＭＮＩのＯＮ／ＯＦＦのバラン
スの均衡を図り、ＭＮＩがＯＮしたままの状態になるの
を適切に防止している。したがって、ＥＣＬレベルをＢ
１−ＣＭＯＳレベルにレベル変換することが可能になり
、より高速でかつ定消費電力の入力回路を実現すること
ができる。

上記特長を有する本発明に係る半導体装置を、例えばコ
ンピュータ・システムに適用すればその性能向上に寄与
することが大きいものとなる。

なお、本実施例では基準電圧Ｖ　［１８２を通常のＥＣ
Ｌ回路の基準電圧よりＶＩＥ□２段分下げる態様を示し
たが、勿論これには限定されず、また、入力信号のレベ
ルを適切に補正できるものであれば、電圧補正手段とし
てトランジスタ、ダイオードを用いる態様には限定され
ないことは言うまでもない。

〔発明の効果〕

本発明によれば、ＥＣＬレベルをＩ３ｉＣＭＯＳレベル
にレベル変換することができ、高速かつ低消費電力の半
導体装置を実現することができる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の原理説明図、第２図
は本発明に係る半導体装置の一実施例を示す全体構成図
、第３．４図は従来の半導体装置を示す図であり、第３図
はそのＥ、ＣＬ回路図、第４図はそのＢｉ−ＣＭＯ３回路図である。１・・・・・・ＥＣＬ論理部、４・−・・・Ｂｉ−ＣＭＯ３回路、１１・・・・・・入力回路（半導体装置）、１２・・・
・・・入力部、１３・・・・・・ＥＣＬ回路、１４・・・・・・出力部、Ｑ、・・・・・・エミッタカップルトランジスタ（−方
のトランジスタ）、Ｑ２・・・・・・エミッタカップルトランジスタ（他方
のトランジスタ）、Ｑ、・・・・・・定電流トランジスタ、Ｑ４・・・・・
・エミッタフォロワトランジスタ、Ｑｌ、Ｑｌ、ＱＩｏ
、Ｑｌｌ・・・・・・トランジスタ、Ｒ８−Ｒ６、Ｒ１
゜・・・・・・抵抗、Ｖ□２・・・・・・基準電圧（通
常のＥＣＬ回路に用いる基準電圧より所定電圧分低い基準電圧）。Ｄ２・・・・・・ダイオード、

Claims

【特許請求の範囲】入力信号を一方のトランジスタのベースに受けるととも
に、基準電圧を他方のトランジスタベースに受け、これ
らのトランジスタのベース間に電位差があるとき、何れ
か一方のトランジスタが導通してコレクタ電流を流すＥ
ＣＬ回路と、該ＥＣＬ回路の出力により駆動されてＯＮ／ＯＦＦする
トランジスタを含む出力部と、該出力部の出力をそれぞれのゲートに受け、該出力部の
出力レベルに応じてＯＮ／ＯＦＦするＰチャネルＭＯＳ
トランジスタおよびＮチャネルＭＯＳトランジスタと、
を備えるとともに、該ＰチャネルＭＯＳトランジスタのドレイン電位に応答
してＯＮ／ＯＦＦするトランジスタおよび該Ｎチャネル
ＭＯＳトランジスタのソース電位に応答してＯＮ／ＯＦ
Ｆするトランジスタを含むＢｉ−ＣＭＯＳ回路と、を有
する半導体装置であって、前記基準電圧には、通常のＥＣＬ回路に用いる基準電圧
より所定電圧分低い基準電圧を印加するとともに、前記入力信号が入力される経路中に、前記入力信号の電
圧レベルを該所定電圧に対応して所定電圧レベル分持ち
上げる電圧補正手段を設けたことを特徴とする半導体装
置。