JPH04141891A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH04141891A JPH04141891A JP2264359A JP26435990A JPH04141891A JP H04141891 A JPH04141891 A JP H04141891A JP 2264359 A JP2264359 A JP 2264359A JP 26435990 A JP26435990 A JP 26435990A JP H04141891 A JPH04141891 A JP H04141891A
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- bipolar transistors
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路に関し、特に高速読出し動作
を要求される半導体メモリ回路に関する。
を要求される半導体メモリ回路に関する。
示す。
この回路は、フリツプフロツプ回路を形成するＭＯＳ）
ランジスタＭｌ、Ｍ２と、ワード＋１１ＷＬＫ伝達され
る信号によりオン・オフして対をなす第１及び第２のデ
イジット線ＤＬＩ、ＤＬ２と７リツプ・フロップ回路と
の接続を制御するＭＯＳ）ランジスタＭ３．Ｍ４とをそ
れぞれ備えた複数のメモリセルＭＣと、信号Ｙによシ選
択されたデイジット線ＤＬＩ、ＤＬ２のメモリセルＭＣ
からの微小差電位情報を伝達する対をなす第１及び第２
のデータバスＤＢＩ、ＤＢ２と、一端をこれら第１及び
第２のデータバスＤＢＩ、ＤＢ２とそれぞれ対応して接
続し流れる電流に応じてそれぞれ所定の電圧降下を得る
第１及び第２の電圧降下素子のダイオドＤＩ、Ｄ２と、
一端をこれらダイオードＤＩ、Ｄ２の他端とそれぞれ対
応して接続しこれらダイオードＤＩ、Ｄ２並びに第１及
び第２のデータバスにそれぞれ所定の電流Ｉ、、Ｉ２を
流す第１及び第２の電流源回路ＩＩ、Ｉ２と、ベースを
ダイオードＤ１゜Ｄ２の他端とそれぞれ対応して接続し
エミッタを共通接続し差動増幅器を形成するバイポーラ
トランジスタＱ１３．Ｑ１４、及び選択信号ＳＥによシ
活性化しバイポーラトランジスタＱｌ ３ 、 Ｑｌ
４に電流工１□を供給する電流源回路１１２を備えたセ
ンス増幅回路１．と、エミッタをそれぞれ対応するリー
ドバスＲＢＩ、ＲＢ２を介してバイポーラトランジスタ
Ｑ１３．Ｑ１４のコレクタとそれぞれ対応して接続しベ
ースを共通接続するトランジスタＱ２１．Ｑ２２、一端
をこれらバイポーラトランジスタＱ２１．Ｑ２２のコレ
クタとそれぞれ対応して接続する抵抗Ｒ２１，Ｒ２２、
及び一端をこれらバイポーラトランジスタＱ２１．Ｑ２
２のエミッタとそれぞれ対応して接続する電流源回路１
２１．Ｉ２２を備えバイポーラトランジスタＱ２１．Ｑ
２２のコレクタからバッファ回路Ｂ１を介して出力信号
ＯＵＴを出力する出力回路２とを有する構成となってい
た。なお、センス増幅回路ＩＢｉｊ：複数個リードバス
ＲＢＩ、ＲＢ２に接続されておシ、これらの１つが選択
信号８Ｅによシ選択される。
ランジスタＭｌ、Ｍ２と、ワード＋１１ＷＬＫ伝達され
る信号によりオン・オフして対をなす第１及び第２のデ
イジット線ＤＬＩ、ＤＬ２と７リツプ・フロップ回路と
の接続を制御するＭＯＳ）ランジスタＭ３．Ｍ４とをそ
れぞれ備えた複数のメモリセルＭＣと、信号Ｙによシ選
択されたデイジット線ＤＬＩ、ＤＬ２のメモリセルＭＣ
からの微小差電位情報を伝達する対をなす第１及び第２
のデータバスＤＢＩ、ＤＢ２と、一端をこれら第１及び
第２のデータバスＤＢＩ、ＤＢ２とそれぞれ対応して接
続し流れる電流に応じてそれぞれ所定の電圧降下を得る
第１及び第２の電圧降下素子のダイオドＤＩ、Ｄ２と、
一端をこれらダイオードＤＩ、Ｄ２の他端とそれぞれ対
応して接続しこれらダイオードＤＩ、Ｄ２並びに第１及
び第２のデータバスにそれぞれ所定の電流Ｉ、、Ｉ２を
流す第１及び第２の電流源回路ＩＩ、Ｉ２と、ベースを
ダイオードＤ１゜Ｄ２の他端とそれぞれ対応して接続し
エミッタを共通接続し差動増幅器を形成するバイポーラ
トランジスタＱ１３．Ｑ１４、及び選択信号ＳＥによシ
活性化しバイポーラトランジスタＱｌ ３ 、 Ｑｌ
４に電流工１□を供給する電流源回路１１２を備えたセ
ンス増幅回路１．と、エミッタをそれぞれ対応するリー
ドバスＲＢＩ、ＲＢ２を介してバイポーラトランジスタ
Ｑ１３．Ｑ１４のコレクタとそれぞれ対応して接続しベ
ースを共通接続するトランジスタＱ２１．Ｑ２２、一端
をこれらバイポーラトランジスタＱ２１．Ｑ２２のコレ
クタとそれぞれ対応して接続する抵抗Ｒ２１，Ｒ２２、
及び一端をこれらバイポーラトランジスタＱ２１．Ｑ２
２のエミッタとそれぞれ対応して接続する電流源回路１
２１．Ｉ２２を備えバイポーラトランジスタＱ２１．Ｑ
２２のコレクタからバッファ回路Ｂ１を介して出力信号
ＯＵＴを出力する出力回路２とを有する構成となってい
た。なお、センス増幅回路ＩＢｉｊ：複数個リードバス
ＲＢＩ、ＲＢ２に接続されておシ、これらの１つが選択
信号８Ｅによシ選択される。
メモリセルＭＣからの微小な差電位はセンス増幅回路１
．により増幅され、バイポーラトランジスタＱｌ ３
、 Ｑｌ ４のコレクタから１対の電流ＩＲＢＩＩ工８
，２として出力され出力回路２のバイポーラトランジス
タＱ２１．Ｑ２２のエミッタへ供給される。
．により増幅され、バイポーラトランジスタＱｌ ３
、 Ｑｌ ４のコレクタから１対の電流ＩＲＢＩＩ工８
，２として出力され出力回路２のバイポーラトランジス
タＱ２１．Ｑ２２のエミッタへ供給される。
従ってセンス増幅回路ＩＢから出力回路２への信号の伝
達は早く、胱出し動作を高速化することができる。
達は早く、胱出し動作を高速化することができる。
上述した従来の半導体メモリ回路線、メモリセルＭｅか
らの微小差電位の信号を差動増幅器のセンス増幅回路Ｉ
Ｂで増幅し出力回路２へ伝達する構成となっているので
、センス増幅回路ＩＢが増幅可能な微小差電位の限界値
が比較的高く、デイジット線ＤＬＩ、ＤＬ２やデータバ
スＤＢＩ、ＤＢ２を伝達する信号の振幅を低減して信号
の伝達時間を短縮しようとしてもこのセンス増幅回路１
・８の微小差電位の増幅能力限界に阻まれ、信号伝達の
高速化ができないという欠点がある。
らの微小差電位の信号を差動増幅器のセンス増幅回路Ｉ
Ｂで増幅し出力回路２へ伝達する構成となっているので
、センス増幅回路ＩＢが増幅可能な微小差電位の限界値
が比較的高く、デイジット線ＤＬＩ、ＤＬ２やデータバ
スＤＢＩ、ＤＢ２を伝達する信号の振幅を低減して信号
の伝達時間を短縮しようとしてもこのセンス増幅回路１
・８の微小差電位の増幅能力限界に阻まれ、信号伝達の
高速化ができないという欠点がある。
本発明の目的は、センス増幅回路のｆｄ／Ｊ−差電位の
増幅能力限界値を低下させ、信号伝達の高速化をはかる
ことができる半導体メモリ回路を提供することにある。
増幅能力限界値を低下させ、信号伝達の高速化をはかる
ことができる半導体メモリ回路を提供することにある。
本発明の半導体メモリ回路は、微小差電位の対をなす信
号を伝達する対をなす第１及び第２のデータバスと、一
端をこれら第１及び第２のデータバスとそれぞれ対応し
て接続し流れる電流に応じてそれぞれ所定の電圧降下を
得る第１及び第２の電圧降下素子と、一端をこれら第１
及び第２の電圧降下素子の他端とそれぞれ対応して接続
しこれら第１及び第２の電圧降下素子並びに第１及び第
２のデータバスにそれぞれ所定の電流を流す第１及び第
２の電流源回路と、ベースを前記第１及び第２の電圧降
下素子の一端とそれぞれ対応して接続するエミッタホロ
ア用の第１及び第２のバイポーラトランジスタ、ベース
をこれら第１及びＷＪ２のバイポーラトランジスタのエ
ミッタとそれぞれ対応して接続しエミッタを共通接続す
る第３及び第４のバイポーラトランジスタを備えた第１
の差動増幅部、ベースを前記第２の電圧降下素子の他端
と接続しコレクタを前記第１のバイボーラトランシスタ
ノエミッタと接続する第５のバイポーラトランジスタ、
並びにベースを前記第１の電圧降下素子の他端と接続し
コレクタを前記第２のバイポーラトランジスタのエミッ
タと接続しエミッタを前記第５のバイポーラトランジス
タのエミッタと接続してこの第５のバイポーラトランジ
スタと共に第２の差動増幅部を形成する第６のバイポー
ラトランジスタを含むセンス増幅回路と、エミッタを前
記第１の差動増幅部の第３及び第４のバイポーラトラン
ジスタのコレクタとそれぞれ対応して接続しベースを共
通接続する第７及び第８のバイポーラトランジスタ、並
びに一端をこれら第７及び第８のバイポーラトランジス
タのコレクタとそれぞれ対応して接続する第１及び第２
の抵抗を含み前記第７及び第８のバイポーラトランジス
タのコレクタから対をなす信号を出力する出力回路とを
有している。
号を伝達する対をなす第１及び第２のデータバスと、一
端をこれら第１及び第２のデータバスとそれぞれ対応し
て接続し流れる電流に応じてそれぞれ所定の電圧降下を
得る第１及び第２の電圧降下素子と、一端をこれら第１
及び第２の電圧降下素子の他端とそれぞれ対応して接続
しこれら第１及び第２の電圧降下素子並びに第１及び第
２のデータバスにそれぞれ所定の電流を流す第１及び第
２の電流源回路と、ベースを前記第１及び第２の電圧降
下素子の一端とそれぞれ対応して接続するエミッタホロ
ア用の第１及び第２のバイポーラトランジスタ、ベース
をこれら第１及びＷＪ２のバイポーラトランジスタのエ
ミッタとそれぞれ対応して接続しエミッタを共通接続す
る第３及び第４のバイポーラトランジスタを備えた第１
の差動増幅部、ベースを前記第２の電圧降下素子の他端
と接続しコレクタを前記第１のバイボーラトランシスタ
ノエミッタと接続する第５のバイポーラトランジスタ、
並びにベースを前記第１の電圧降下素子の他端と接続し
コレクタを前記第２のバイポーラトランジスタのエミッ
タと接続しエミッタを前記第５のバイポーラトランジス
タのエミッタと接続してこの第５のバイポーラトランジ
スタと共に第２の差動増幅部を形成する第６のバイポー
ラトランジスタを含むセンス増幅回路と、エミッタを前
記第１の差動増幅部の第３及び第４のバイポーラトラン
ジスタのコレクタとそれぞれ対応して接続しベースを共
通接続する第７及び第８のバイポーラトランジスタ、並
びに一端をこれら第７及び第８のバイポーラトランジス
タのコレクタとそれぞれ対応して接続する第１及び第２
の抵抗を含み前記第７及び第８のバイポーラトランジス
タのコレクタから対をなす信号を出力する出力回路とを
有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、メモリセル等からの微小差電位対をなす
信号を伝達する対をなす第１及び第２のデータバスＤＢ
Ｉ、ＤＢ２と、一端をこれら第１及び第２のデータバス
ＤＢ１．ＤＢ２とそれぞれ対応して接続し流れる電流に
応じてそれぞれ所定の電圧降下を得る第１及び第２の電
圧降１素子のダイオードＤＩ、Ｄ２と、一端をこれらダ
イオードＤ１゜Ｄ２の他端とそれぞれ対応して接続しこ
れら夕゛イオードＤＩ、Ｄ２並びに第１及び第２のデー
タバスＤＢＩ、ＤＢ２にそれぞれ所定の電流’１ｓ”２
を流す第１及び第２の電流源回路ＩＩ、Ｉ２と、ベース
をダイオードＤＩ、Ｄ２の一端とそれぞれ対応して接続
するエミッタホロア用の第１及び第２のバイポーラトラ
ンジスタＱｌｌ、Ｑ１２、ベースをこれら第１及び第２
のバイポーラトランジスタＱ１１゜Ｑｌ２のエミッタと
それぞれ対応して接続しエミッタを共通接続する第３及
び第４のバイポーラトランジスタＱｌ ３ 、 Ｑｌ
４と電流源回路１１２とを備えた第１の差動増幅部１１
）ベースをダイオードＤ２の他端と接続しコレクタを第
１のバイポーラトランジスタＱｌｌのエミッタと接続す
る第５のバイポーラトランジスタＱ１５、並びにベース
をダイオードＤ１の他端と接続しコレクタを第２のバイ
ポーラトランジスタＱ１２のエミッタと接続しエミッタ
を第５のバイポーラトランジスタＱ１５のエミッタと接
続してこの第５のバイポーラトランジスタＱ１５及び電
流源回路Ｉｌｌと共に第２の差動増幅部を形成する第６
のバイポーラトランジスタＱ１６を含むセンス増幅回路
１と、エミッタをそれぞれ対応するり−ドバスＲＢＩ、
ＲＢ２を介して第１の差動増幅部１１の第３及び第４の
バイポーラトランジスタＱｌ ３ 、 Ｑｌ ４のコレ
クタとそれぞれ対応して接続しベースを共通接続する第
７及び第８のバイポーラトランジスタＱ２１゜Ｑ２２、
一端をこれら第７及び第８のバイポーラトランジスタＱ
２１．Ｑ２２のコレクタとそれぞれ対応して接続する第
１及び第２の抵抗Ｒ２１，几２２、並びに電流源回路Ｉ
２１ 、Ｉ２２を含み第７及び第８のバイポーラトラン
ジスタＱ２１．Ｑ２２のコレクタから対をなす信号を出
力する出力回路２と、出力回路２の出力信号を入力して
出力信号ＯＵＴを出力するバッファ回路Ｂ１とを有する
構成となっている。
信号を伝達する対をなす第１及び第２のデータバスＤＢ
Ｉ、ＤＢ２と、一端をこれら第１及び第２のデータバス
ＤＢ１．ＤＢ２とそれぞれ対応して接続し流れる電流に
応じてそれぞれ所定の電圧降下を得る第１及び第２の電
圧降１素子のダイオードＤＩ、Ｄ２と、一端をこれらダ
イオードＤ１゜Ｄ２の他端とそれぞれ対応して接続しこ
れら夕゛イオードＤＩ、Ｄ２並びに第１及び第２のデー
タバスＤＢＩ、ＤＢ２にそれぞれ所定の電流’１ｓ”２
を流す第１及び第２の電流源回路ＩＩ、Ｉ２と、ベース
をダイオードＤＩ、Ｄ２の一端とそれぞれ対応して接続
するエミッタホロア用の第１及び第２のバイポーラトラ
ンジスタＱｌｌ、Ｑ１２、ベースをこれら第１及び第２
のバイポーラトランジスタＱ１１゜Ｑｌ２のエミッタと
それぞれ対応して接続しエミッタを共通接続する第３及
び第４のバイポーラトランジスタＱｌ ３ 、 Ｑｌ
４と電流源回路１１２とを備えた第１の差動増幅部１１
）ベースをダイオードＤ２の他端と接続しコレクタを第
１のバイポーラトランジスタＱｌｌのエミッタと接続す
る第５のバイポーラトランジスタＱ１５、並びにベース
をダイオードＤ１の他端と接続しコレクタを第２のバイ
ポーラトランジスタＱ１２のエミッタと接続しエミッタ
を第５のバイポーラトランジスタＱ１５のエミッタと接
続してこの第５のバイポーラトランジスタＱ１５及び電
流源回路Ｉｌｌと共に第２の差動増幅部を形成する第６
のバイポーラトランジスタＱ１６を含むセンス増幅回路
１と、エミッタをそれぞれ対応するり−ドバスＲＢＩ、
ＲＢ２を介して第１の差動増幅部１１の第３及び第４の
バイポーラトランジスタＱｌ ３ 、 Ｑｌ ４のコレ
クタとそれぞれ対応して接続しベースを共通接続する第
７及び第８のバイポーラトランジスタＱ２１゜Ｑ２２、
一端をこれら第７及び第８のバイポーラトランジスタＱ
２１．Ｑ２２のコレクタとそれぞれ対応して接続する第
１及び第２の抵抗Ｒ２１，几２２、並びに電流源回路Ｉ
２１ 、Ｉ２２を含み第７及び第８のバイポーラトラン
ジスタＱ２１．Ｑ２２のコレクタから対をなす信号を出
力する出力回路２と、出力回路２の出力信号を入力して
出力信号ＯＵＴを出力するバッファ回路Ｂ１とを有する
構成となっている。
次に、この実施例の動作について説明する。
バイポーラトランジスタＱｌ １ 、 Ｑｌ ２のベー
ス−ラトランジスタＱ１５．Ｑ１６によシ供給されるコ
レクタ電流によシ決まる。従って、差動増幅部１１バイ
ポーラトランジスタＱ１３．Ｑｌ４に入力される節点８
Ｉ、８Ｉの電位差ΔＶ（８Ｉ−８Ｉ）：＝ｖ（ｓｘ）−
ｖ（ｓ、ｉ）は、コレクタ電流に対してベース電流を無
視し■！ＩＥ （Ｑｌ １ 、 Ｑｌ ２ ）＝Ｖ。（
Ｑｌ５゜ｖ（ｓ■）−ｖ（ｇ−コｒ）＝（ｖ（ｐＢｌ）
−Ｖ、、（Ｑｌ １ ））−（ＶＣＤＢ２）−Ｖ、。〔
Ｑ１２月 ＝（Ｖ（ＤＢｒ ）−Ｖ□（Ｑｌ５））−（Ｖ（ＤＢ２
）−ＶＢ、 （：Ｑｌ ６ ） ）＝ΔＶ（ＤＢＩ−
ＤＢ２）＋ ｊＶ、、 （Ｑｌ ６−Ｑｌ５ ） 、＝ｊＶ（ＤＢｘ−ＤＢｚ）＋ ｊＶ（ＤＤＢＩ−ＤＤＢ２） ｊＶ（８Ｉ−８Ｉ）＝２ΔＶ（ＤＢＩ−ＤＢ２）
・・・・・・（１）ここでＡ点、Ｂ点の電位を各々Ｖ（
Ａ）、Ｖ（Ｂ）と記し、その電位差（Ｖ（Ａ）−Ｖ（Ｂ
） ）をｊＶ（Ａ−Ｂ）と記す。
ス−ラトランジスタＱ１５．Ｑ１６によシ供給されるコ
レクタ電流によシ決まる。従って、差動増幅部１１バイ
ポーラトランジスタＱ１３．Ｑｌ４に入力される節点８
Ｉ、８Ｉの電位差ΔＶ（８Ｉ−８Ｉ）：＝ｖ（ｓｘ）−
ｖ（ｓ、ｉ）は、コレクタ電流に対してベース電流を無
視し■！ＩＥ （Ｑｌ １ 、 Ｑｌ ２ ）＝Ｖ。（
Ｑｌ５゜ｖ（ｓ■）−ｖ（ｇ−コｒ）＝（ｖ（ｐＢｌ）
−Ｖ、、（Ｑｌ １ ））−（ＶＣＤＢ２）−Ｖ、。〔
Ｑ１２月 ＝（Ｖ（ＤＢｒ ）−Ｖ□（Ｑｌ５））−（Ｖ（ＤＢ２
）−ＶＢ、 （：Ｑｌ ６ ） ）＝ΔＶ（ＤＢＩ−
ＤＢ２）＋ ｊＶ、、 （Ｑｌ ６−Ｑｌ５ ） 、＝ｊＶ（ＤＢｘ−ＤＢｚ）＋ ｊＶ（ＤＤＢＩ−ＤＤＢ２） ｊＶ（８Ｉ−８Ｉ）＝２ΔＶ（ＤＢＩ−ＤＢ２）
・・・・・・（１）ここでＡ点、Ｂ点の電位を各々Ｖ（
Ａ）、Ｖ（Ｂ）と記し、その電位差（Ｖ（Ａ）−Ｖ（Ｂ
） ）をｊＶ（Ａ−Ｂ）と記す。
従って、バイポーラトランジスタＱｌｌ、Ｑ１２゜Ｑｌ
ｓ 、 Ｑｌ ６によシ、差動増幅部１１の入力振幅
はデータバスＤＪ：１１．ＤＢ２の電位差の約２倍に増
幅され入力されることになる。
ｓ 、 Ｑｌ ６によシ、差動増幅部１１の入力振幅
はデータバスＤＪ：１１．ＤＢ２の電位差の約２倍に増
幅され入力されることになる。
センス増幅回路１．ＩＢの動作限界について第２図を用
いて説明する。
いて説明する。
差動増幅部１１．センス増幅回路ＩＢへの入力電位差ｊ
Ｖ（８Ｉ−８Ｉ）ハ、第７ 図ｆ）従来例（ｊｅｓｔｓ
と記す）では６０ｍＶとなシ、リードバス電流（コレク
タ電流）分流差（比率）は６２％程度となりこの値に比
例して出力振幅が決まる。動作条件。
Ｖ（８Ｉ−８Ｉ）ハ、第７ 図ｆ）従来例（ｊｅｓｔｓ
と記す）では６０ｍＶとなシ、リードバス電流（コレク
タ電流）分流差（比率）は６２％程度となりこの値に比
例して出力振幅が決まる。動作条件。
製造ばらつきの条件内での最小、最大は、Δｖ８１ Ｂ
（ｍｉｎ）＝４２ｍＶ、Δ■８Ｉ３ （ｍａｘ）＝ニア
９ｍＶとなり、分流差はΔ■６□３＝Δ■８１１１（
ｍｉｎ） ： ４２ｍＶ時の最悪４７％まで減少してし
まう。この値が読出し動作限界となっている。
（ｍｉｎ）＝４２ｍＶ、Δ■８Ｉ３ （ｍａｘ）＝ニア
９ｍＶとなり、分流差はΔ■６□３＝Δ■８１１１（
ｍｉｎ） ： ４２ｍＶ時の最悪４７％まで減少してし
まう。この値が読出し動作限界となっている。
これに灼し、本発明のセンス増幅回路１を用いた場合は
、データバス振幅が６０ｍＶで従来例と同一であっても
、従来例のセンス増幅回路ＩＢと則−構成の差動増幅部
１１への入力振幅（ΔＶ８１１ と記す）社Δ■８□ｔ
＝ １２０ｍＶとなるため、動作条件製造はらつき条
件を考慮した時のリードバス電流の分流差（比率）も通
常で９０％、最悪時でも７８％となシ前述の限界値に対
し大きな全格ができる。
、データバス振幅が６０ｍＶで従来例と同一であっても
、従来例のセンス増幅回路ＩＢと則−構成の差動増幅部
１１への入力振幅（ΔＶ８１１ と記す）社Δ■８□ｔ
＝ １２０ｍＶとなるため、動作条件製造はらつき条
件を考慮した時のリードバス電流の分流差（比率）も通
常で９０％、最悪時でも７８％となシ前述の限界値に対
し大きな全格ができる。
次に、センス増幅回路１のスイッチング特性について説
明する。
明する。
リードバスＲＢＩ、ＲＢ２と接続する差動増幅部１１の
電流値をＩ１２とし、バイポーラトランジスタＱｌ ５
、 Ｑｌ ６による第２の差動増幅部の電流値をＩｌ
ｌとした時の電流比Ｉ□１／１１□に対するデータバス
ＤＢＩ、ＤＢ２から出力端子（ＯＵＴ）までの信号伝達
時間ｔｐｄｌを第３図に示す。
電流値をＩ１２とし、バイポーラトランジスタＱｌ ５
、 Ｑｌ ６による第２の差動増幅部の電流値をＩｌ
ｌとした時の電流比Ｉ□１／１１□に対するデータバス
ＤＢＩ、ＤＢ２から出力端子（ＯＵＴ）までの信号伝達
時間ｔｐｄｌを第３図に示す。
１１１／１１□＝００とき、従来例はｔｐｄｌ＝＝／Ｌ
５ｎｓに対し、本発明の場合は、工、□／Ｉ工２≧０．
４で従来例よシ速くなシ、１１１ ／ １１２ ＞ ０
．５ではα２ｎＳ程高速化している。
５ｎｓに対し、本発明の場合は、工、□／Ｉ工２≧０．
４で従来例よシ速くなシ、１１１ ／ １１２ ＞ ０
．５ではα２ｎＳ程高速化している。
Ｉ、□／Ｉ□２≦０．４では遅くなるが、これは第２の
差動増幅部のスイッチング速度が低下するためである。
差動増幅部のスイッチング速度が低下するためである。
この時、差動増幅部１１のバイポーラトランジスタＱ１
３．Ｑ１４のベース電流が無視できなくなるため入力（
節点１ｓ、８Ｉ）に対する振幅＋ 増幅率も第１図に示すとおシ低下してくる。しかし、大
容量のメモリ回路ではセンス増幅回路に入力されるデー
タバスＤＢＩ、ＤＢ２の信号の変化速度は、第２の差動
増幅部の応答速度に比べ十分遅い為、この差動増幅動作
による速度低下は現れず、振幅増幅能力だ秩を引き出す
ことが出来る。
３．Ｑ１４のベース電流が無視できなくなるため入力（
節点１ｓ、８Ｉ）に対する振幅＋ 増幅率も第１図に示すとおシ低下してくる。しかし、大
容量のメモリ回路ではセンス増幅回路に入力されるデー
タバスＤＢＩ、ＤＢ２の信号の変化速度は、第２の差動
増幅部の応答速度に比べ十分遅い為、この差動増幅動作
による速度低下は現れず、振幅増幅能力だ秩を引き出す
ことが出来る。
次に、高速化最適設計について第５図を用いて説明する
。
。
一般的に、デジット線及びデータバスは、長い配線、大
きなファンアウトのため付加する容量が大きく、２５６
に〜ＩＭと、トのＳＲＡＭでは２〜５ｐＦにもなる。こ
のため、これらを伝達する信号はスイッチング振幅をで
きるだけ小さくすることで高速化を図っている。
きなファンアウトのため付加する容量が大きく、２５６
に〜ＩＭと、トのＳＲＡＭでは２〜５ｐＦにもなる。こ
のため、これらを伝達する信号はスイッチング振幅をで
きるだけ小さくすることで高速化を図っている。
第５図のようにデジット線ＤＬＩ、ＤＬ２を伝達する信
号の振幅の縮少に比例してワード線ＷＬから出力端子（
ＯＵＴ）までの信号伝達時間ｔｐｄ２は減少する。従来
例のセンス増幅回路の動作限界ではデジット線信号の振
幅が６０ｍＶであるのに対し、本発明では約３ｏｍＶま
で小さくできるので信号伝達時間ｔｐｄ２を約２ｎｓ（
約２５％）高速化することができる。
号の振幅の縮少に比例してワード線ＷＬから出力端子（
ＯＵＴ）までの信号伝達時間ｔｐｄ２は減少する。従来
例のセンス増幅回路の動作限界ではデジット線信号の振
幅が６０ｍＶであるのに対し、本発明では約３ｏｍＶま
で小さくできるので信号伝達時間ｔｐｄ２を約２ｎｓ（
約２５％）高速化することができる。
第６図は本発明の第２の実施例を示す回路図である。
この実施例は、第１及び第２の電圧降下素子がそれぞれ
対応する第３及び第４の抵抗几３．几４で形成され、か
つ第１のバイポーラトランジスタＱ１１のエミッタと第
３のバイポーラトランジスタＱ１３のベースとの間、及
び第２のバイポーラトランジスタＱ１２のエミッタと第
４のバイポーラトランジスタＱ１４のベースとの間にそ
れぞれ対応する第５及び第６の抵抗８１１．Ｒ１２が挿
入された構成となっている。
対応する第３及び第４の抵抗几３．几４で形成され、か
つ第１のバイポーラトランジスタＱ１１のエミッタと第
３のバイポーラトランジスタＱ１３のベースとの間、及
び第２のバイポーラトランジスタＱ１２のエミッタと第
４のバイポーラトランジスタＱ１４のベースとの間にそ
れぞれ対応する第５及び第６の抵抗８１１．Ｒ１２が挿
入された構成となっている。
抵抗Ｒ１１，Ｒ１２の電圧降下分が振幅増加となり差動
増幅部１１の入力端８Ｉ、８Ｉに加わるため、第１の実
施例に比ベデータバスＤＢＩ、ＤＢ２の信さ 号の振幅を増加（２倍以上になる）１せることか可能に
なる。
増幅部１１の入力端８Ｉ、８Ｉに加わるため、第１の実
施例に比ベデータバスＤＢＩ、ＤＢ２の信さ 号の振幅を増加（２倍以上になる）１せることか可能に
なる。
抵抗Ｒ３，凡４は、その値を抵抗Ｒ１１，几１２に応じ
て設定することにより、バイポーラトランジスタＱｌ
５ 、 Ｑｌ ６の飽和動作を避けることができる。
て設定することにより、バイポーラトランジスタＱｌ
５ 、 Ｑｌ ６の飽和動作を避けることができる。
この実施例では、七ンスーー４増幅回路ＩＡの増幅率を
さらに増加させることができるため、動作マージンが広
がシ安定した高速動作が実現できる利点がある。
さらに増加させることができるため、動作マージンが広
がシ安定した高速動作が実現できる利点がある。
以上説明したように本発明は、センス増幅回路にデータ
バスの信号を増幅するエミッタホロア型の増幅回路及び
差動型の増幅回路を設け、これら増幅回路でデータバス
の信号を２倍以上増幅してセンス増幅回路の第１の差動
増幅部に入力する構成とすることによシ、センス増幅回
路の微小差電位の増幅限界値を低減することができるの
で、データバス、デイジット線等を伝達する信号の振幅
を低くすることができ、従って信号の伝達速度を速くす
ることができる効果がある６
バスの信号を増幅するエミッタホロア型の増幅回路及び
差動型の増幅回路を設け、これら増幅回路でデータバス
の信号を２倍以上増幅してセンス増幅回路の第１の差動
増幅部に入力する構成とすることによシ、センス増幅回
路の微小差電位の増幅限界値を低減することができるの
で、データバス、デイジット線等を伝達する信号の振幅
を低くすることができ、従って信号の伝達速度を速くす
ることができる効果がある６
第１図は本発明の第１の実施例を示す回路図、第２図〜
第５図はそれぞれ第１図に示された実施例の動作及び効
果を説明するための各部の特性図、第６図は本発明の第
２の実施例を示す回路図、第７図は従来の半導体メモリ
回路の一例を示す回路図である。 １＋ＩＡ＋ＩＢ・・・センス増幅回路、２・・・出力回
路、１１・・・差動増幅部、Ｂ１・・・バッファ回路、
ＤＩ。 Ｂ２・・・ダイオード、ＤＢｔ、ＤＢ２・・・データバ
ス、ＤＬＩ、ＤＬ２・・・デイジット線、ＩＩ、Ｉ２．
Ｉｌｌ〜１１３、Ｉ２１．Ｉ２２・・・電流源回路、Ｍ
１〜Ｍ８・・・Ｍ２Ｓ）ランジスタ、Ｑ１１〜Ｑ１６．
Ｑ２１．Ｑ２２・・・バイポーラトランジスタ、Ｒ１−
Ｒ４，Ｒ１１゜Ｒ１２，几２１．Ｒ２２・・・抵抗。 代理人 弁理士 内 原 晋 Ｉ＋＋／Ｉ＋ｚ 力 ３ 図 １１１／ＩＩ２ 万 ４ 図 テ”プツト蛛信号の振−幅 （７ｒＬｖ） 力 図 易 図 手 続 亨市 正 書 自 ５を １）事件の表示 平成 ２年特許願第２６４３５９号 ２、発明の名称 半導体メモリ回路 ３、補正をする者 事件との関係 出 願 人 住 所 東京都港区芝五丁目７番１号 名 称 日本電気株式会社 代表者 関 本 忠 弘 ４、代 理 人 住 所 〒１０８ ０１東京都港区芝五丁目７番１号 電話 東京 ＜０３）３４５４ 大代表） （連絡先 日本電気株式会社 特許部） 補正の対象 図面 ６、補正の内容 図面の第３図及び第４図を別紙のとおり補正する。
第５図はそれぞれ第１図に示された実施例の動作及び効
果を説明するための各部の特性図、第６図は本発明の第
２の実施例を示す回路図、第７図は従来の半導体メモリ
回路の一例を示す回路図である。 １＋ＩＡ＋ＩＢ・・・センス増幅回路、２・・・出力回
路、１１・・・差動増幅部、Ｂ１・・・バッファ回路、
ＤＩ。 Ｂ２・・・ダイオード、ＤＢｔ、ＤＢ２・・・データバ
ス、ＤＬＩ、ＤＬ２・・・デイジット線、ＩＩ、Ｉ２．
Ｉｌｌ〜１１３、Ｉ２１．Ｉ２２・・・電流源回路、Ｍ
１〜Ｍ８・・・Ｍ２Ｓ）ランジスタ、Ｑ１１〜Ｑ１６．
Ｑ２１．Ｑ２２・・・バイポーラトランジスタ、Ｒ１−
Ｒ４，Ｒ１１゜Ｒ１２，几２１．Ｒ２２・・・抵抗。 代理人 弁理士 内 原 晋 Ｉ＋＋／Ｉ＋ｚ 力 ３ 図 １１１／ＩＩ２ 万 ４ 図 テ”プツト蛛信号の振−幅 （７ｒＬｖ） 力 図 易 図 手 続 亨市 正 書 自 ５を １）事件の表示 平成 ２年特許願第２６４３５９号 ２、発明の名称 半導体メモリ回路 ３、補正をする者 事件との関係 出 願 人 住 所 東京都港区芝五丁目７番１号 名 称 日本電気株式会社 代表者 関 本 忠 弘 ４、代 理 人 住 所 〒１０８ ０１東京都港区芝五丁目７番１号 電話 東京 ＜０３）３４５４ 大代表） （連絡先 日本電気株式会社 特許部） 補正の対象 図面 ６、補正の内容 図面の第３図及び第４図を別紙のとおり補正する。
Claims (1)
- 【特許請求の範囲】 １）微小差電位の対をなす信号を伝達する対をなす第１
及び第２のデータバスと、一端をこれら第１及び第２の
データバスとそれぞれ対応して接続し流れる電流に応じ
てそれぞれ所定の電圧降下を得る第１及び第２の電圧降
下素子と、一端をこれら第１及び第２の電圧降下素子の
他端とそれぞれ対応して接続しこれら第１及び第２の電
圧降下素子並びに第１及び第２のデータバスにそれぞれ
所定の電流を流す第１及び第２の電流源回路と、ベース
を前記第１及び第２の電圧降下素子の一端とそれぞれ対
応して接続するエミッタホロア用の第１及び第２のバイ
ポーラトランジスタ、ベースをこれら第１及び第２のバ
イポーラトランジスタのエミッタとそれぞれ対応して接
続しエミッタを共通接続する第３及び第４のバイポーラ
トランジスタを備えた第１の差動増幅部、ベースを前記
第２の電圧降下素子の他端と接続しコレクタを前記第１
のバイポーラトランジスタのエミッタと接続する第５の
バイポーラトランジスタ、並びにベースを前記第１の電
圧降下素子の他端と接続しコレクタを前記第２のバイポ
ーラトランジスタのエミッタと接続しエミッタを前記第
５のバイポーラトランジスタのエミッタと接続してこの
第５のバイポーラトランジスタと共に第２の差動増幅部
を形成する第６のバイポーラトランジスタを含むセンス
増幅回路と、エミッタを前記第１の差動増幅部の第３及
び第４のバイポーラトランジスタのコレクタとそれぞれ
対応して接続しベースを共通接続する第７及び第８のバ
イポーラトランジスタ、並びに一端をこれら第７及び第
８のバイポーラトランジスタのコレクタとそれぞれ対応
して接続する第１及び第２の抵抗を含み前記第７及び第
８のバイポーラトランジスタのコレクタから対をなす信
号を出力する出力回路とを有することを特徴とする半導
体メモリ回路。 ２）第１及び第２の電圧降下素子がそれぞれ第１及び第
２のダイオードで形成された請求項１記載の半導体メモ
リ回路。 ３）第１及び第２の電圧降下素子がそれぞれ対応する第
３及び第４の抵抗で形成され、かつ第１のバイポーラト
ランジスタのエミッタと第３のバイポーラトランジスタ
のベースとの間、及び第２のバイポーラトランジスタの
エミッタと第４のバイポーラトランジスタのベースとの
間にそれぞれ対応する第５及び第６の抵抗が挿入された
請求項１記載の半導体メモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264359A JP2616198B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリ回路 |
| DE69128757T DE69128757T2 (de) | 1990-10-01 | 1991-09-24 | Direktzugriffspeicheranordnung mit einer aus bipolaren Transistoren ausgeführten Abfühlverstärkerschaltung |
| EP91116259A EP0479098B1 (en) | 1990-10-01 | 1991-09-24 | Random access memory device having high-speed sense amplifier circuit implemented by bipolar transistors |
| US07/767,721 US5282168A (en) | 1990-10-01 | 1991-09-30 | Random access memory device having high-speed sense amplifier circuit implemented by bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264359A JP2616198B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04141891A true JPH04141891A (ja) | 1992-05-15 |
| JP2616198B2 JP2616198B2 (ja) | 1997-06-04 |
Family
ID=17402065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264359A Expired - Fee Related JP2616198B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5282168A (ja) |
| EP (1) | EP0479098B1 (ja) |
| JP (1) | JP2616198B2 (ja) |
| DE (1) | DE69128757T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212787A (ja) * | 1995-02-09 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528178A (en) * | 1995-03-31 | 1996-06-18 | International Business Machines Corporation | Sense and hold amplifier |
| US5640114A (en) * | 1995-12-27 | 1997-06-17 | Vlsi Technology, Inc. | Versatile select and hold scan flip-flop |
| JP3031298B2 (ja) * | 1997-06-18 | 2000-04-10 | 日本電気株式会社 | 電流検出型センスアンプ |
| EP1858027A1 (en) | 2006-05-19 | 2007-11-21 | STMicroelectronics S.r.l. | A sensing circuit for semiconductor memories |
| CN101807422B (zh) * | 2010-03-26 | 2013-03-20 | 上海宏力半导体制造有限公司 | 读出放大电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604533A (en) * | 1982-12-28 | 1986-08-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Sense amplifier |
| US4553053A (en) * | 1983-10-03 | 1985-11-12 | Honeywell Information Systems Inc. | Sense amplifier |
| US4607172A (en) * | 1984-02-13 | 1986-08-19 | National Semiconductor Corporation | Bipolar strobed transistor latch for a high gain comparator |
| DE3850970T2 (de) * | 1988-10-28 | 1995-03-16 | Ibm | Doppelstufiger bipolarer Abtastverstärker für BICMOS SRAMS mit einem "common base"-Verstärker in der Endstufe. |
| US4991141A (en) * | 1990-02-08 | 1991-02-05 | Texas Instruments Incorporated | Sense amplifier and method for sensing the outputs of static random access memory cells |
-
1990
- 1990-10-01 JP JP2264359A patent/JP2616198B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-24 EP EP91116259A patent/EP0479098B1/en not_active Expired - Lifetime
- 1991-09-24 DE DE69128757T patent/DE69128757T2/de not_active Expired - Fee Related
- 1991-09-30 US US07/767,721 patent/US5282168A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212787A (ja) * | 1995-02-09 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0479098A3 (en) | 1992-12-23 |
| US5282168A (en) | 1994-01-25 |
| JP2616198B2 (ja) | 1997-06-04 |
| DE69128757T2 (de) | 1998-08-20 |
| EP0479098B1 (en) | 1998-01-21 |
| DE69128757D1 (de) | 1998-02-26 |
| EP0479098A2 (en) | 1992-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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