JP2590708B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置のセンス
アンプ回路に関し、特にバイポーラ差動アンプを含んで
なりカスケード 型のセンスアンプ回路に関する。
アンプ回路に関し、特にバイポーラ差動アンプを含んで
なりカスケード 型のセンスアンプ回路に関する。
【０００２】
【従来の技術】従来のこの種のカスケード接続型センス
アンプ回路方式をバイポーラスタティックメモリに多用
されている。図２にその従来例の回路図を示す。
アンプ回路方式をバイポーラスタティックメモリに多用
されている。図２にその従来例の回路図を示す。
【０００３】まず、構成を説明する。選択されたメモリ
セルから読出された低振幅の差電圧し号ＩＮ、ＩＮＢは
バイポーラ差動アンプＣＳ１に入る。ＣＳ１はそれぞれ
のベースを入力としてバイポーラトランジスタＱ１，Ｑ
２からなり共通エミッタに低電流源Ｉ１を接続し、それ
ぞれのコレクタを出力としている。コレクタはバス線Ｒ
ＢＢ、ＲＢに接続されカスケードアンプＳＡ２に入る。
ＳＡ２は、入力のＲＢＢ、ＲＢの信号線を電圧クランプ
するバイポーラトランジスタ対Ｑ２１、２２のエミッタ
に接続し、コレクタにはそれぞれ抵抗Ｒ２１、２２を接
続し同時にバイポーラトランジスタＱ２３、２４のベー
スに入力される。Ｑ２３、２４はそれぞれのエミッタに
低電流源Ｉ２４、２５を接続し、同時に出力端子ＯＵＴ
Ｂ、ＯＵＴとしてエミッタフォロア回路である。更にＱ
２１、２２のベース電位Ｂ１を供給する回路としてダイ
オードＤ２１と電流源Ｉ２３が直列接続で構成され、Ｇ
２１、２２のエミッタにはそれぞれスタンバイ用の電流
源Ｉ２１、２２が接続されている。
セルから読出された低振幅の差電圧し号ＩＮ、ＩＮＢは
バイポーラ差動アンプＣＳ１に入る。ＣＳ１はそれぞれ
のベースを入力としてバイポーラトランジスタＱ１，Ｑ
２からなり共通エミッタに低電流源Ｉ１を接続し、それ
ぞれのコレクタを出力としている。コレクタはバス線Ｒ
ＢＢ、ＲＢに接続されカスケードアンプＳＡ２に入る。
ＳＡ２は、入力のＲＢＢ、ＲＢの信号線を電圧クランプ
するバイポーラトランジスタ対Ｑ２１、２２のエミッタ
に接続し、コレクタにはそれぞれ抵抗Ｒ２１、２２を接
続し同時にバイポーラトランジスタＱ２３、２４のベー
スに入力される。Ｑ２３、２４はそれぞれのエミッタに
低電流源Ｉ２４、２５を接続し、同時に出力端子ＯＵＴ
Ｂ、ＯＵＴとしてエミッタフォロア回路である。更にＱ
２１、２２のベース電位Ｂ１を供給する回路としてダイ
オードＤ２１と電流源Ｉ２３が直列接続で構成され、Ｇ
２１、２２のエミッタにはそれぞれスタンバイ用の電流
源Ｉ２１、２２が接続されている。
【０００４】次に回路動作を説明する。入力されたＩ
Ｎ、ＩＮＲはその電位差にてＱ１，２のどちらかから引
くことになる。ＣＳ１の出力はこの差電流信号であり、
これがバス線ＲＢ、ＲＢＢ上で伝達される。このＲＢ、
ＲＢＢには複数個のＣＳ１回路が接続されマルチプレク
サを形成する場合が多く、大容量が負荷されることにな
る。したがって高速化のためこのバス線の電位変動をで
きるだけ抑え、同時に差電流信号を電位信号に変換、増
幅する動作をＳＡ２が行っている。最高電位（ＶＣＣ）
からＰＮ接合順方向電圧（Ｖｆ）だけ低い電位Ｂ１をベ
ースにしたＱ２１，２２のエミッタにてＲＢＢ、ＲＢの
電位差はクランプされており、ＲＢＢとＲＢの電位差は
このＱ２１、２２のベース・エミッタ間の電流差により
発生するＶｆ差により生じる。この電流差はコレクタ電
流差としてＲ２１、２２の抵抗電位差として電圧変換さ
れエミッタフォロア回路に伝わり出力される。Ｉ２１、
２２のスタンバイ電流はＱ２１、２２の電流オフ側のト
ランジスタにも電流を供給することで常に両方ともオン
状態にし、ＲＢ、ＲＢＢ電位の安定化と電位差の縮小を
図っている。
Ｎ、ＩＮＲはその電位差にてＱ１，２のどちらかから引
くことになる。ＣＳ１の出力はこの差電流信号であり、
これがバス線ＲＢ、ＲＢＢ上で伝達される。このＲＢ、
ＲＢＢには複数個のＣＳ１回路が接続されマルチプレク
サを形成する場合が多く、大容量が負荷されることにな
る。したがって高速化のためこのバス線の電位変動をで
きるだけ抑え、同時に差電流信号を電位信号に変換、増
幅する動作をＳＡ２が行っている。最高電位（ＶＣＣ）
からＰＮ接合順方向電圧（Ｖｆ）だけ低い電位Ｂ１をベ
ースにしたＱ２１，２２のエミッタにてＲＢＢ、ＲＢの
電位差はクランプされており、ＲＢＢとＲＢの電位差は
このＱ２１、２２のベース・エミッタ間の電流差により
発生するＶｆ差により生じる。この電流差はコレクタ電
流差としてＲ２１、２２の抵抗電位差として電圧変換さ
れエミッタフォロア回路に伝わり出力される。Ｉ２１、
２２のスタンバイ電流はＱ２１、２２の電流オフ側のト
ランジスタにも電流を供給することで常に両方ともオン
状態にし、ＲＢ、ＲＢＢ電位の安定化と電位差の縮小を
図っている。
【０００５】
【発明が解決しようとする課題】説明してきた従来例の
カウケードアンプ回路（ＳＡ２）において、高速化を図
ろうとすれば電流量の増大もしくは出力新幅の減少しか
ない。しかしながら出力振幅は次段回路の入力レベルマ
ージンにより決まるため、容易に減少出来ない。また、
信号振幅を増幅する目的のアンプ回路本来の目的にも合
わない。そこで高速動作の半導体メモリ集積回路におい
てはパワー増加を前提とした高速化対応を行う必要があ
った。さらに、最近では出力ビット数が従来の４ビット
から８〜１８ビットに広がってきており、これにつれて
センスアンプ回路数の増加、消費電流の増大が全体性能
上無視できなくなってきている。また将来より多ビット
の回路設計においてはより問題は深刻化することは明確
である。
カウケードアンプ回路（ＳＡ２）において、高速化を図
ろうとすれば電流量の増大もしくは出力新幅の減少しか
ない。しかしながら出力振幅は次段回路の入力レベルマ
ージンにより決まるため、容易に減少出来ない。また、
信号振幅を増幅する目的のアンプ回路本来の目的にも合
わない。そこで高速動作の半導体メモリ集積回路におい
てはパワー増加を前提とした高速化対応を行う必要があ
った。さらに、最近では出力ビット数が従来の４ビット
から８〜１８ビットに広がってきており、これにつれて
センスアンプ回路数の増加、消費電流の増大が全体性能
上無視できなくなってきている。また将来より多ビット
の回路設計においてはより問題は深刻化することは明確
である。
【０００６】
【課題を解決するための手段】本発明は上記の問題を解
決するために、カスケードアンプ入力である差電流信号
を伝えるバス線対（ＲＢ、ＲＢＢ）上に発生する微小な
差電圧情報を積極的に利用している。つまり、この電位
差によりバス線クランプ用バイポーラのベースに負帰還
をかけ高速スイッチング動作をさせている。また、この
電位差によりカレントスイッチを形成し、電流パスの切
り換え動作に利用し不必要な電流を削除し電流源の数お
よび総合電流の削減を図っている。
決するために、カスケードアンプ入力である差電流信号
を伝えるバス線対（ＲＢ、ＲＢＢ）上に発生する微小な
差電圧情報を積極的に利用している。つまり、この電位
差によりバス線クランプ用バイポーラのベースに負帰還
をかけ高速スイッチング動作をさせている。また、この
電位差によりカレントスイッチを形成し、電流パスの切
り換え動作に利用し不必要な電流を削除し電流源の数お
よび総合電流の削減を図っている。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】まず第１の実施例を図１の回路接続図を用
いて説明する。回路構成は、選択されたメモリセルから
読み出された低振幅の差電圧信号ＩＮ、ＩＮＢをベース
を入力としたＱ１、２のバイポーラトランジスタと共通
エミッタ接続した定電流源Ｉ１からなるバイポーラ作動
アンプＣＳ１がある。ＣＳ１のそれぞれのコレクタを出
力とし、バス線ＲＢＢ、ＲＢに接続されカスケードアン
プＳＡ１に入る。ＳＡ１は、入力のＲＢＢ、ＲＢの信号
線を電愛クランプするバイポーラトランジスタ対Ｑ１
１、１２のエミッタに接続し、コレクタにはそれぞれ抵
抗Ｒ１１、１２を接続し同時にバイポーラトランジスタ
Ｑ１５、１６のベースに入力される。Ｑ１５、１６はエ
ミッタフォロア回路としてエミッタ端子が出力ＯＵＴ
Ｂ、ＯＵＴとなる。更にＱ１１、１２のベース電位Ｂ１
１、１２を供給する回路として、ダイオードＤ１３、１
４をＶＣＣとＢ１１、１２間に接続した。そしてベース
入力をＲＢＢ、としたバイポーラトランジスタＱ１３、
１４によるコレントスイッチを構成し、共通エミッタに
は電流源Ｉ１１を、それぞれのコレクタにはＢ１１、１
２を接続した。更にＱ１１、１２に流すスタンバイ電流
回路として、ダイオードＤ１１、１２をＲＢＢ、ＲＢに
それぞれ接続し、共通アノードに電流源Ｉ１２を接続し
た。更にＱ１５、１６のエミッタフォロア電流源とし
て、ベース入力をＲＢ、ＲＢＢとしたバイポーラトラン
ジスタＱ１７、１８によるコレントスイッチを構成し、
共通エミッタには電流源Ｉ１３を、それぞれのコレクタ
にはＯＵＴＢ、ＯＵＴを接続した。
いて説明する。回路構成は、選択されたメモリセルから
読み出された低振幅の差電圧信号ＩＮ、ＩＮＢをベース
を入力としたＱ１、２のバイポーラトランジスタと共通
エミッタ接続した定電流源Ｉ１からなるバイポーラ作動
アンプＣＳ１がある。ＣＳ１のそれぞれのコレクタを出
力とし、バス線ＲＢＢ、ＲＢに接続されカスケードアン
プＳＡ１に入る。ＳＡ１は、入力のＲＢＢ、ＲＢの信号
線を電愛クランプするバイポーラトランジスタ対Ｑ１
１、１２のエミッタに接続し、コレクタにはそれぞれ抵
抗Ｒ１１、１２を接続し同時にバイポーラトランジスタ
Ｑ１５、１６のベースに入力される。Ｑ１５、１６はエ
ミッタフォロア回路としてエミッタ端子が出力ＯＵＴ
Ｂ、ＯＵＴとなる。更にＱ１１、１２のベース電位Ｂ１
１、１２を供給する回路として、ダイオードＤ１３、１
４をＶＣＣとＢ１１、１２間に接続した。そしてベース
入力をＲＢＢ、としたバイポーラトランジスタＱ１３、
１４によるコレントスイッチを構成し、共通エミッタに
は電流源Ｉ１１を、それぞれのコレクタにはＢ１１、１
２を接続した。更にＱ１１、１２に流すスタンバイ電流
回路として、ダイオードＤ１１、１２をＲＢＢ、ＲＢに
それぞれ接続し、共通アノードに電流源Ｉ１２を接続し
た。更にＱ１５、１６のエミッタフォロア電流源とし
て、ベース入力をＲＢ、ＲＢＢとしたバイポーラトラン
ジスタＱ１７、１８によるコレントスイッチを構成し、
共通エミッタには電流源Ｉ１３を、それぞれのコレクタ
にはＯＵＴＢ、ＯＵＴを接続した。
【０００９】動作については、ＣＳ１は従来回路と同一
のため微小入力差電圧（約５０〜数１００ｍＶ）はバス
線ＲＢ、ＲＢＢに差電流として伝わる。ここで、この差
電流信号の変化をＲＢＢで０→Ｉ１、ＲＢでＩ１→０に
なると仮定する。ＲＢＢ、ＲＢはそれぞれＤ１３＋Ｑ１
１、Ｄ１４＋Ｑ１２のＶｆ電位ドロップにてＶＣＣから
約１．６Ｖ（＝２・Ｖｆ）にクランプされている。ＲＢ
Ｂは電流増加のためＱ１１のＶｆが増加してわずかに電
位が低下し（約３０〜１００ｍＶ）ＲＢはその逆となる
為、電流Ｉ１１はＱ１４側に多く流れＤ１４のＶｆ増
加、Ｄ１３のＶｆ減少を起こす。したがってＲＢＢの低
下と同時にＢ１１が上昇しＱ１１のベース・エミッタ間
電圧を過度的に広げコレクタ電流を増大させている。同
様にＲＢＢの上昇とＢ１２の下降がＱ１２を過度的にオ
フさせコレクタ電流を減少させている。このＢ１１、１
２の電位に負帰還をかけたことにより、従来になかった
Ｑ１１、１２のコレクタ電流の過度的な電流増幅作用が
生じ、このコレクタ電位信号のスイッチングが高速化さ
れる。この負帰還は同時にＢ１１、１２に電位差を与え
ている為、従来に比べバス線の振幅は小さくなり（約１
／２）、ＲＢ、ＲＢＢ情の信号伝達も高速化される。そ
してこのコレクタ信号をベースに受けたＱ１５、１６は
ＯＵＴＢを電位下降、ＯＵＴを上昇させようとする。同
時にＲＢ上昇、ＲＢＢ下降の入力を受けたカレントスイ
ッチＱ１７、１８により電流Ｉ１３はＱ１７に多く流れ
る。よって、この電流がＯＵＴＢ下降の為の放電に働
き、ＯＵＴ上昇側のＱ１６による充電電流の漏れを阻止
している。またＤ１１、１２のＶｆ差はＲＢ、ＲＢＢの
電位差により生じ、高電位側のＲＢのみスタンバイ電流
Ｉ１２を流すことになる。定電位側のＲＢＢはＣＳ１か
らの電流が有るためスタンバイ電流は必要ない。ただ
し、Ｄ１１、１２の電流切り替えはＲＢＢ、ＲＢ電位が
入り変わる時に生じるため、スイッチングの電位切り換
え以前は下降側（ＲＢＢ）から電流を引き、クロスポイ
ントを高速化する事に寄与する。
のため微小入力差電圧（約５０〜数１００ｍＶ）はバス
線ＲＢ、ＲＢＢに差電流として伝わる。ここで、この差
電流信号の変化をＲＢＢで０→Ｉ１、ＲＢでＩ１→０に
なると仮定する。ＲＢＢ、ＲＢはそれぞれＤ１３＋Ｑ１
１、Ｄ１４＋Ｑ１２のＶｆ電位ドロップにてＶＣＣから
約１．６Ｖ（＝２・Ｖｆ）にクランプされている。ＲＢ
Ｂは電流増加のためＱ１１のＶｆが増加してわずかに電
位が低下し（約３０〜１００ｍＶ）ＲＢはその逆となる
為、電流Ｉ１１はＱ１４側に多く流れＤ１４のＶｆ増
加、Ｄ１３のＶｆ減少を起こす。したがってＲＢＢの低
下と同時にＢ１１が上昇しＱ１１のベース・エミッタ間
電圧を過度的に広げコレクタ電流を増大させている。同
様にＲＢＢの上昇とＢ１２の下降がＱ１２を過度的にオ
フさせコレクタ電流を減少させている。このＢ１１、１
２の電位に負帰還をかけたことにより、従来になかった
Ｑ１１、１２のコレクタ電流の過度的な電流増幅作用が
生じ、このコレクタ電位信号のスイッチングが高速化さ
れる。この負帰還は同時にＢ１１、１２に電位差を与え
ている為、従来に比べバス線の振幅は小さくなり（約１
／２）、ＲＢ、ＲＢＢ情の信号伝達も高速化される。そ
してこのコレクタ信号をベースに受けたＱ１５、１６は
ＯＵＴＢを電位下降、ＯＵＴを上昇させようとする。同
時にＲＢ上昇、ＲＢＢ下降の入力を受けたカレントスイ
ッチＱ１７、１８により電流Ｉ１３はＱ１７に多く流れ
る。よって、この電流がＯＵＴＢ下降の為の放電に働
き、ＯＵＴ上昇側のＱ１６による充電電流の漏れを阻止
している。またＤ１１、１２のＶｆ差はＲＢ、ＲＢＢの
電位差により生じ、高電位側のＲＢのみスタンバイ電流
Ｉ１２を流すことになる。定電位側のＲＢＢはＣＳ１か
らの電流が有るためスタンバイ電流は必要ない。ただ
し、Ｄ１１、１２の電流切り替えはＲＢＢ、ＲＢ電位が
入り変わる時に生じるため、スイッチングの電位切り換
え以前は下降側（ＲＢＢ）から電流を引き、クロスポイ
ントを高速化する事に寄与する。
【００１０】次に具体的特性例を０．６μｍクラスのＢ
ｉ−ＣＭＯＳ設計ルールによるデータを用いて説明す
る。回路規模は１Ｍクラスのメモリの例でありＳＡ１に
対するＣＳ１の下図は１６〜３２程度を想定している。
図５に電圧信号の動作波形を示す。入力ＩＮ、ＩＮＢに
対しＲＢ、ＲＢＢ信号は配線遅延喪服め０．１〜０．２
ｎｓにて切り換わるが、ほぼ同時刻にてＢ１１、Ｂ１２
も切り換わっている。Ｂ１１、１２の振幅が小さいため
にほとんど負帰還の遅延時間が発生していない。従って
Ｑ１１、１２のコレクタ振幅も高速に切り換わり、同様
に出力ＯＵＴＢ、ＯＵＴも電流制御による波形の劣化も
見られない。図６に従来例（ＳＡ２）と本発明（ＳＡ
１）のカスケードアンプ回路部分の消費電流に対する遅
延時間の特性を示す。従来に比べ電流量を４０％以上削
減し、同時に約３０％の高速化が実現されていることが
わかる。
ｉ−ＣＭＯＳ設計ルールによるデータを用いて説明す
る。回路規模は１Ｍクラスのメモリの例でありＳＡ１に
対するＣＳ１の下図は１６〜３２程度を想定している。
図５に電圧信号の動作波形を示す。入力ＩＮ、ＩＮＢに
対しＲＢ、ＲＢＢ信号は配線遅延喪服め０．１〜０．２
ｎｓにて切り換わるが、ほぼ同時刻にてＢ１１、Ｂ１２
も切り換わっている。Ｂ１１、１２の振幅が小さいため
にほとんど負帰還の遅延時間が発生していない。従って
Ｑ１１、１２のコレクタ振幅も高速に切り換わり、同様
に出力ＯＵＴＢ、ＯＵＴも電流制御による波形の劣化も
見られない。図６に従来例（ＳＡ２）と本発明（ＳＡ
１）のカスケードアンプ回路部分の消費電流に対する遅
延時間の特性を示す。従来に比べ電流量を４０％以上削
減し、同時に約３０％の高速化が実現されていることが
わかる。
【００１１】次に本発明の第２の実施例を図３の回路接
続図を用いて説明する。この例では第１の実施例のＲ
Ｂ、ＲＢＢをクランプするバイポーラトランジスタのベ
ース電位負帰還回路を変更した。ＲＢＢ、ＲＢをベース
に受けるバイポーラトランジスタＱ３３、３４の差動ア
ンプ出力であるコレクタに抵抗Ｒ３３、３４を接続し、
この抵抗ドロップにてＲＢ、ＲＢＢクランプ用トランジ
スタＱ３１、３２のベースＢ３１、３２に負帰還をかけ
る。この場合負帰還のベース電位変化量は抵抗値にて容
易に調整可能となり、回路条件に合わせた最適化が可能
となる。またこれら抵抗とＶＣＣ間にダイオードＤ３３
を挿入することでＢ３１、３２の電位を下げＯＵＴ、Ｏ
ＵＴＢの大振幅化にも対応できる。更にこのダイオード
を削除することで電源電圧間のダイオード直列段数を３
段から２段に減少でき低電源電圧化にも対応可能とな
り、幅広い応用性が得られる。
続図を用いて説明する。この例では第１の実施例のＲ
Ｂ、ＲＢＢをクランプするバイポーラトランジスタのベ
ース電位負帰還回路を変更した。ＲＢＢ、ＲＢをベース
に受けるバイポーラトランジスタＱ３３、３４の差動ア
ンプ出力であるコレクタに抵抗Ｒ３３、３４を接続し、
この抵抗ドロップにてＲＢ、ＲＢＢクランプ用トランジ
スタＱ３１、３２のベースＢ３１、３２に負帰還をかけ
る。この場合負帰還のベース電位変化量は抵抗値にて容
易に調整可能となり、回路条件に合わせた最適化が可能
となる。またこれら抵抗とＶＣＣ間にダイオードＤ３３
を挿入することでＢ３１、３２の電位を下げＯＵＴ、Ｏ
ＵＴＢの大振幅化にも対応できる。更にこのダイオード
を削除することで電源電圧間のダイオード直列段数を３
段から２段に減少でき低電源電圧化にも対応可能とな
り、幅広い応用性が得られる。
【００１２】次に本発明の第３の実施例を図４の回路接
続図を用いて説明する。この例でも第１の実施例のＲ
Ｂ、ＲＢＢをクランプするバイポーラトランジスタのベ
ース電位負帰還回路を変更した。ＲＢＢ、ＲＢをベース
に受けるバイポーラトランジスタＱ４３、４４の差動ア
ンプ出力であるコレクタにＭＯＳ電界効果型トランジス
タＭ３３、３４のソース、ドレイン共通のダイオード接
続を行っている。この電位Ｂ４１、４２はＲＢ、ＲＢＢ
クランプ用トランジスタエ４１、４２のベースに入力さ
れると同時に、このＱ４１、４２のコレクタに接続した
電流電圧変換負荷のＭＯＳトランジスタＭ４１、４２の
ゲートにそれぞれ接続する。Ｍ４３と４１およびＭ４４
と４２はカレントミラー接続となるため、Ｐ型ＭＯＳト
ランジスタを用いればＲＢ、ＲＢＢの電圧変化に対して
Ｍ４１、４２のインピーダンス正帰還がかかることとな
る。したがってＱ４、４２の負帰還とＭ４１、４２の正
帰還により、より高速な電圧スイッチングが得られる。
続図を用いて説明する。この例でも第１の実施例のＲ
Ｂ、ＲＢＢをクランプするバイポーラトランジスタのベ
ース電位負帰還回路を変更した。ＲＢＢ、ＲＢをベース
に受けるバイポーラトランジスタＱ４３、４４の差動ア
ンプ出力であるコレクタにＭＯＳ電界効果型トランジス
タＭ３３、３４のソース、ドレイン共通のダイオード接
続を行っている。この電位Ｂ４１、４２はＲＢ、ＲＢＢ
クランプ用トランジスタエ４１、４２のベースに入力さ
れると同時に、このＱ４１、４２のコレクタに接続した
電流電圧変換負荷のＭＯＳトランジスタＭ４１、４２の
ゲートにそれぞれ接続する。Ｍ４３と４１およびＭ４４
と４２はカレントミラー接続となるため、Ｐ型ＭＯＳト
ランジスタを用いればＲＢ、ＲＢＢの電圧変化に対して
Ｍ４１、４２のインピーダンス正帰還がかかることとな
る。したがってＱ４、４２の負帰還とＭ４１、４２の正
帰還により、より高速な電圧スイッチングが得られる。
【００１３】
【発明の効果】以上説明してきたように本発明のカスケ
ードアンプ回路は、入力の差電流信号を伝えるバス線の
微小振幅を利用し、電流電圧変換回路に帰還動作をかけ
高速化を図った。さらにスタンバイ電流の切り換え回路
および出力エミッタフォロア電流の切り換え回路を設け
たため、電流源を従来の５個から３個に削減できた。こ
れらの効果として消費電流の４０％以上を削減し、かつ
回路の遅延時間を３０％以上短縮することが出来た。こ
れは速度・パワー積にして１／２〜１／３の大幅な改善
効果が期待できるこを示している。
ードアンプ回路は、入力の差電流信号を伝えるバス線の
微小振幅を利用し、電流電圧変換回路に帰還動作をかけ
高速化を図った。さらにスタンバイ電流の切り換え回路
および出力エミッタフォロア電流の切り換え回路を設け
たため、電流源を従来の５個から３個に削減できた。こ
れらの効果として消費電流の４０％以上を削減し、かつ
回路の遅延時間を３０％以上短縮することが出来た。こ
れは速度・パワー積にして１／２〜１／３の大幅な改善
効果が期待できるこを示している。
【図１】本発明の第１の実施例を示すセンスアンプ回路
図。
図。
【図２】従来例を示すセンスアンプ回路図。
【図３】本発明の第２の実施例を示すカスケードアンプ
回路図。
回路図。
【図４】本発明の第３の実施例を示すカスケードアンプ
回路図。
回路図。
【図５】本発明の第１の実施例のセンスアンプ回路にお
ける電圧波形の時間変化。
ける電圧波形の時間変化。
【図６】本発明の第１の実施例と従来例のセンスアンプ
回路における消費電流に対する遅延時間特性。
回路における消費電流に対する遅延時間特性。
ＩＮ，ＩＮＢ センスアンプ入力信号 ＲＢ、ＲＢＢ カスケードアンプ入力信号バス線 Ｂ１１〜４２ クランプ用バイポーラトランジスタの
ベース電位 ＯＵＴ，ＯＵＴＢ センスアンプ出力信号 Ｑ１〜４７ バイポーラトランジスタ Ｒ１１〜Ｒ３４ 抵抗 Ｄ１１〜４２ ダイオード Ｍ４１〜４４ ＭＯＳ電界効果型トランジスタ Ｉ１〜４３ 定電流源 ＣＳ１ バイポーラ差動アンプ ＳＡ１〜４ カスケードアンプ
ベース電位 ＯＵＴ，ＯＵＴＢ センスアンプ出力信号 Ｑ１〜４７ バイポーラトランジスタ Ｒ１１〜Ｒ３４ 抵抗 Ｄ１１〜４２ ダイオード Ｍ４１〜４４ ＭＯＳ電界効果型トランジスタ Ｉ１〜４３ 定電流源 ＣＳ１ バイポーラ差動アンプ ＳＡ１〜４ カスケードアンプ
Claims (5)
- 【請求項１】第１のバイポーラ差動アンプにより発生し
た差電流信号を伝える信号線対とこの信号線対の電位を
クランプする第１のバイポーラトランジスタ対とを有
し、このトランジスタのコレクタに接続した抵抗対によ
り発生する差電圧信号を出力としたカスケード型のセン
スアンプ回路において、該信号線対の線対をベース入力
とした第２のバイポーラ差動アンプを設けこのコレクタ
出力信号により該第１のバイポーラトランジスタのベー
ス電圧に負帰還をかけ、該差電流信号を伝える該信号線
対をそれぞれベース入力とした第３のバイポーラ差動ア
ンプを設け、該カスケードアンプ回路の出力をそれぞれ
のベース入力としたバイポーラトランジスタによるエミ
ッタフォロア回路を接続し、このエミッタから引く電流
の電流源とし該第３のバイポーラ差動アンプを用いたこ
とを特徴とするセンスアンプ回路。 - 【請求項２】第１のバイポーラ差動アンプにより発生し
た差電流信号を伝える信号線対とこの信号線対の電位を
クランプする第１のバイポーラトランジスタ対とを有
し、このトランジスタのコレクタに接続した抵抗対によ
り発生する差電圧信号を出力としたカスケード型のセン
スアンプ回路において、該信号線対の線対をベース入力
とした第２のバイポーラ差動アンプを設けこのコレクタ
出力信号により該第１のバイポーラトランジスタのベー
ス電圧に負帰還をかけ、該差電流信号を伝える該信号線
対にそれぞれダイオードのカソードを接続し、共通アノ
ード端子に電流源を接続したことを特徴とするセンスア
ンプ回路。 - 【請求項３】第１のバイポーラ差動アンプにより発生し
た差電流信号を伝える信号線対とこの信号線対の電位を
クランプする第１のバイポーラトランジスタ対とを有
し、このトランジスタのコレクタに接続した抵抗対によ
り発生する差電圧信号を出力としたカスケード型のセン
スアンプ回路において、該信号線対の線対をベース入力
とした第２のバイポーラ差動アンプを設けこのコレクタ
出力信号により該第１のバイポーラトランジスタのベー
ス電圧に負帰還をかけ、該 抵抗対として電界効果トラン
ジスタをそれぞれ用い、該第２のバイポーラ差動アンプ
のコレクタ出力信号をこの電界効果トランジスタのゲー
トにそれぞれ接続し正帰還をかけるようにし、該差電流
信号を伝える該信号線対をそれぞれベース入力とした第
３のバイポーラ差動アンプを設け、該カスケードアンプ
回路の出力をそれぞれのベース入力としたバイポーラト
ランジスタによるエミッタフォロア回路を接続し、この
エミッタから引く電流の電流源とし該第３のバイポーラ
差動アンプを用いたことを特徴とするセンスアンプ回
路。 - 【請求項４】第１のバイポーラ差動アンプにより発生し
た差電流信号を伝える信号線対とこの信号線対の電位を
クランプする第１のバイポーラトランジスタ対とを有
し、このトランジスタのコレクタに接続した抵抗対によ
り発生する差電圧信号を出力としたカスケード型のセン
スアンプ回路において、該信号線対の線対をベース入力
とした第２のバイポーラ差動アンプを設けこのコレクタ
出力信号により該第１のバイポーラトランジスタのベー
ス電圧に負帰還をかけ、該抵抗対として電界効果トラン
ジスタをそれぞれ用い、該第２のバイポーラ差動アンプ
のコレクタ出力信号をこの電界効果トランジスタのゲー
トにそれぞれ接続し正帰還をかけるようにし、該差電流
信号を伝える該信号線対にそれぞれダイオードのカソー
ドを接続し、共通アノード端子に電流源を接続したこと
を特徴とするセンスアンプ回路。 - 【請求項５】第１のバイポーラ差動アンプにより発生し
た差電流信号を伝える信号線対とこの信号線対の電位を
クランプする第１のバイポーラトランジスタ対とを有
し、このトランジスタのコレクタに接続した抵抗対によ
り発生する差電圧信号を出力としたカスケード型のセン
スアンプ回路において、該信号線対の線対をベース入力
とした第２のバイポーラ差動アンプを設けこのコレクタ
出力信号により該第１のバイポーラトランジスタのベー
ス電圧に負帰還をかけ、該第２のバイポーラ差動アンプ
のコレクタ出力にダイオードをそれぞれ順方向接続し、
該差電流信号を伝える該信号線対をそれぞれベース入力
とした第３のバイポーラ差動アンプを設け、該カスケー
ドアンプ回路の出力をそれぞれのベース入力 としたバイ
ポーラトランジスタによるエミッタフォロア回路を接続
し、このエミッタから引く電流の電流源とし該第３のバ
イポーラ差動アンプを用いたことを特徴とするセンスア
ンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278134A JP2590708B2 (ja) | 1993-11-08 | 1993-11-08 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278134A JP2590708B2 (ja) | 1993-11-08 | 1993-11-08 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130182A JPH07130182A (ja) | 1995-05-19 |
| JP2590708B2 true JP2590708B2 (ja) | 1997-03-12 |
Family
ID=17593071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5278134A Expired - Lifetime JP2590708B2 (ja) | 1993-11-08 | 1993-11-08 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590708B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2650107B2 (ja) * | 1987-08-24 | 1997-09-03 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2533399B2 (ja) * | 1990-05-25 | 1996-09-11 | 三菱電機株式会社 | センスアンプ |
| JP3061871B2 (ja) * | 1991-02-22 | 2000-07-10 | 日本電気株式会社 | 半導体メモリ |
-
1993
- 1993-11-08 JP JP5278134A patent/JP2590708B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130182A (ja) | 1995-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961022 |