KR102196105B1 - 전자 부품의 실장 장치와 실장 방법, 및 패키지 부품의 제조 방법 - Google Patents

전자 부품의 실장 장치와 실장 방법, 및 패키지 부품의 제조 방법 Download PDF

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시바우라 메카트로닉스 가부시끼가이샤
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Abstract

실시형태의 실장 장치(1)는, 지지 기판(W)의 복수의 실장 영역이 일정한 실장 위치에 순차 위치하게 되도록 지지 기판(W)이 배치된 스테이지(21)를 이동시키는 스테이지부(20)와, 각각 전자 부품을 유지하여 실장 영역에 실장하는 제1 및 제2 실장 헤드를 실장 위치로 개별적으로 이동시키는 실장부(50)와, 스테이지(21) 상의 지지 기판(W)의 전체 위치를 인식하는 제1 인식부(22)와, 제1 또는 제2 실장 헤드에 유지된 전자 부품의 위치를 인식하는 제2 인식부를 구비하고, 스테이지(21)와 제1 및 제2 실장 헤드의 이동은, 이동 기구에 의한 스테이지(21)의 이동 위치 오차의 보정 데이터와 지지 기판(W)의 위치 데이터와 전자 부품의 위치 데이터에 기초하여 제어된다.

Description

전자 부품의 실장 장치와 실장 방법, 및 패키지 부품의 제조 방법{ELECTRONIC COMPONENT MOUNTING DEVICE AND MOUNTING METHOD, AND METHOD FOR MANUFACTURING PACKAGE COMPONENT}
본 발명의 실시형태는 전자 부품의 실장 장치와 실장 방법, 및 패키지 부품의 제조 방법에 관한 것이다.
종래부터 CSP(Chip Size Package)나 BGA(Ball Grid Array) 등과 같이 인터포저 기판(중계용 기판)을 이용하여 행해지는 반도체 패키지의 제조 프로세스가 알려져 있다. 이것과는 별개로, 인터포저 기판을 이용하지 않고서 반도체 칩마다 분할하는 일 없이 웨이퍼 상태 그대로 패키지화를 하는 웨이퍼 레벨 패키지(Wafer Level Package: WLP)라고 불리는 제조 프로세스가 알려져 있다. WLP는 인터포저 기판을 사용하지 않는 만큼 반도체 패키지의 박형화나 제조 비용의 저감이 가능하다고 하는 이점을 갖는다.
WLP에서는, 반도체 칩의 전극 패드가 형성되어 있는 면 위의 영역을 비어져 나오지 않게 반도체 칩 상에 반도체 패키지의 I/O 단자를 포함하는 재배선층을 형성하는, 팬인-웨이퍼 레벨 패키지(fan in-WLP: FI-WLP)가 알려져 있다. 또한 최근에는, 반도체 칩의 영역을 비어져 나와 반도체 패키지의 I/O 단자를 포함하는 재배선층을 형성하는 팬아웃-웨이퍼 레벨 패키지(fan out-WLP: FO-WLP))도 제안되어 있다. FO-WLP는, 하나의 패키지 내에 RAM, 플래시 메모리, CPU 등의 반도체 칩이나 다이오드, 콘덴서 등의 복수 종류의 전자 부품을 탑재한 멀티 칩 패키지(Multi Chip Package: MCP)에도 적용 가능하기 때문에 주목을 받고 있다.
여기서 MCP란, 전술한 바와 같이 하나의 패키지 내에 복수 종류의 전자 부품을 탑재한 것이다. 이러한 MCP에서는, 동일 패키지에 탑재하는 전자 부품 개개의 실장 위치의 어긋남이 그 패키지의 전기적 특성에 서로 영향을 미치기 때문에, 각각의 전자 부품의 실장에 높은 위치 정밀도가 요구되고 있다. 전술한 인터포저 기판을 이용하여 행해지는 반도체 패키지의 제조 프로세스에서는, 인터포저 기판 상의 각 실장 영역에 위치 인식용의 얼라인먼트 마크가 마련되어 있기 때문에, 실장 영역마다 얼라인먼트 마크를 인식하여 전자 부품을 실장 영역에 위치 결정하여 실장하는 방식(이하, 로컬 인식 방식이라고 부른다)을 적용함으로써 높은 위치 정밀도에 의한 실장을 실현하고 있다.
FO-WLP의 제조 프로세스에서는, 우선 지지 기판 상에 복수의 반도체 칩을 간격을 둔 상태로 행렬형으로 실장하고, 그 후 반도체 칩 사이의 간극을 수지로 밀봉하여 복수의 반도체 칩을 일체화함으로써, 마치 반도체 제조 프로세스에서 형성되는 웨이퍼와 같이 성형된 의사(擬似) 웨이퍼를 형성한다. 이 의사 웨이퍼 상에 I/O 단자를 설치하기 위한 재배선층을 형성한다. 복수의 반도체 칩을 수지 밀봉하여 일체화한 후에는 지지 기판은 벗겨져 제거된다. 그러나, FO-WLP로 MCP를 제조하려고 하는 경우, 지지 기판 상에는 반도체 칩을 실장하는 실장 영역마다 위치 인식에 이용할 수 있는 화상 인식 가능한 패턴이 존재하지 않기 때문에, 인터포저 기판에 대하여 행해지는 로컬 인식 방식을 적용하는 것은 실용적이지 않다.
로컬 인식을 행할 수 없는 경우, 지지 기판의 외형 위치나 기판 전체의 위치를 나타내는 얼라인먼트 마크를 인식함으로써 지지 기판의 전체 위치를 인식하고, 이 지지 기판의 전체 위치를 의존하여 지지 기판 상의 각 실장 영역에 반도체 칩을 실장하는 방식(이하, 글로벌 인식 방식이라고 부른다)을 적용하게 된다. 또한, MCP에서의 반도체 칩의 실장 위치의 어긋남은, 예컨대 표준적인 전극 패드의 직경(20 ㎛)과 형성 피치(35 ㎛)를 갖는 반도체 칩을 고려한 경우, 반도체 칩의 단자와 재배선층에 의해 형성되는 단자와의 접촉 면적의 확보나 인접한 단자와의 접촉을 피함에 있어서, ±5 ㎛ 이하로 억제할 것이 요구된다.
그러나, 인터포저 기판 등의 실장 영역마다 얼라인먼트 마크를 갖는 기판에 반도체 칩을 실장하기 위한 실장 장치를, 글로벌 인식 방식의 설정을 실시하여 FO-WLP의 제조 프로세스에 그대로 이용해 본 바, 실장 정밀도에 ±5 ㎛를 넘는 실장 오차가 생겨 버려, 실장 영역마다 얼라인먼트 마크가 마련되어 있지 않은 지지 기판에 정밀도 좋게 반도체 칩을 실장할 수는 없었다. 이 때문에, 글로벌 인식 방식을 적용한 FO-WLP의 제조 프로세스에 있어서, ±5 ㎛ 이하의 위치 정밀도로 반도체 칩을 실장할 수 있는 실장 장치는 존재하지 않았다.
실장 정밀도를 향상시킬 뿐이라면, FO-WLP의 제조 프로세스에 이용하는 지지 기판에, 각 실장 영역에 대응시켜 얼라인먼트 마크를 미리 마련해 두고서, 로컬 인식 방식을 적용하는 것을 생각할 수 있다. 그러나, FO-WLP의 지지 기판은, 의사 웨이퍼를 형성한 후, 의사 웨이퍼로부터 벗겨져 제거되는 것이며, 제품으로서는 이용되지 않는다. 이러한 지지 기판을 위해서 마크를 형성하는 설비 및 공정을 두는 것은, 설비 비용, 설비의 설치 공간, 공정수 등의 증가를 초래할 뿐만 아니라, 실장 공정에서도 반도체 칩을 실장할 때마다 로컬 마크를 인식하는 동작이 필요하게 되어, 하나의 반도체 칩의 실장 공정 시간도 증가한다. 이러한 점에서, 로컬 인식 방식의 적용은 반도체 패키지의 제조 비용을 증가시켜, WLP의 이점을 해치게 된다.
또한, 반도체 칩의 실장 오차에 대응하기 위해서, 반도체 칩의 실장 오차를 고려하여 재배선층을 형성하는 기술이 제안되어 있다. 이 기술은, 의사 웨이퍼에 재배선층의 회로 패턴을 노광할 때, 노광에 앞서서 의사 웨이퍼 상의 각 반도체 칩의 실장 오차(이상적인 위치로부터의 위치 어긋남)를 미리 개별적으로 측정해 두고서, 노광용의 레이저광을 반도체 칩마다 주사할 때에, 묘화 데이터에 포함되는 각 회로 패턴의 위치 정보를 노광 대상의 반도체 칩의 실장 오차에 기초하여 보정하는 것이다. 이 기술은 하나의 반도체 패키지에 하나의 반도체 칩을 넣는 싱글 칩 패키지에는 적용 가능하다. 그러나, MCP의 경우, 회로 패턴의 묘화 데이터는 패키지 단위로 작성되기 때문에, 동일 패키지 내에서의 반도체 칩 사이의 상대적인 위치 어긋남이 생긴 경우에는, 묘화하는 회로 패턴의 위치 정보를 보정하는 것만으로는 대응할 수 없다.
또한, FO-WLP의 제조 프로세스에 이용되는 실장 장치에는, 반도체 칩의 실장 시간을 단축할 것이 요구된다. 즉, 의사 웨이퍼 상의 재배선층 형성 공정은 통상 한 장의 의사 웨이퍼에 대하여 일괄적으로 행해지는 데 대하여, 지지 기판에 대한 반도체 칩의 실장 공정은 반도체 칩 1개씩 실시된다. 이들의 처리 시간을 고려하면, 재배선층 형성 공정에 비해서 반도체 칩의 실장 공정 쪽이 시간이 걸리게 되기 때문에, 반도체 칩의 실장 시간을 단축할 것이 요구된다. 실장 시간을 단축하는 것뿐이라면 복수의 실장 헤드를 갖는 실장 장치를 적용하는 것을 생각할 수 있다. 그러나, 단순히 복수의 실장 헤드를 적용한 것만으로는, 실장 헤드마다 생기는 이동 오차의 영향에 의해서 반도체 칩의 실장 정밀도가 더욱 저하되어 버린다. 이와 같이, FO-WLP의 제조 프로세스에 이용되는 실장 장치에는, 반도체 칩 등의 전자 부품의 실장 정밀도의 향상과 실장 시간의 단축을 양립시킬 것이 요구되고 있다.
일본 특허공개 2008-041976호 공보 일본 특허공개 2009-259917호 공보 국제공개 제2007/072714호 일본 특허공개 2013-058520호 공보
본 발명이 해결하고자 하는 과제는, 실장 영역마다 위치 검출용 마크 등의 패턴이 형성되어 있지 않은 지지 기판이라도, 각 실장 영역에 반도체 칩 등의 전자 부품을 정밀도 좋게 또한 효율적으로 실장할 수 있게 한 전자 부품의 실장 장치와 실장 방법, 및 그와 같은 실장 방법을 적용한 패키지 부품의 제조 방법을 제공하는 데에 있다.
실시형태의 전자 부품의 실장 장치는, 전자 부품이 실장되는 복수의 실장 영역을 갖는 지지 기판이 배치되는 스테이지와, 상기 복수의 실장 영역이 일정한 실장 위치에 순차 위치하게 되도록 상기 스테이지를 이동시키는 스테이지 이동 기구를 갖춘 스테이지부와, 각각 상기 전자 부품을 유지하여 상기 지지 기판의 상기 실장 영역에 실장하는 제1 및 제2 실장 헤드와, 상기 전자 부품을 유지한 상기 제1 및 제2 실장 헤드를 상기 실장 위치로 교대로 이동시키는 실장 헤드 이동 기구를 갖춘 실장부와, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 제1 인식부와, 상기 제1 또는 제2 실장 헤드에 유지된 상기 전자 부품의 위치를 인식하는 제2 인식부와, 상기 스테이지 이동 기구에 의한 상기 스테이지의 이동 위치 오차를 보정하는 보정 데이터를 기억하는 기억부와, 상기 제1 인식부에 의해 인식된 상기 지지 기판의 위치 데이터와, 상기 제2 인식부에 의해 인식된 상기 전자 부품의 위치 데이터와, 상기 보정 데이터에 기초하여, 상기 스테이지와 상기 제1 및 제2 실장 헤드의 이동을 제어하는 제어부를 구비한다.
실시형태의 전자 부품의 실장 방법은, 전자 부품이 실장되는 복수의 실장 영역을 갖는 지지 기판이 배치되는 스테이지의 이동 위치 오차를 취득하여, 상기 이동 위치 오차를 보정하는 보정 데이터를 기억부에 기억시키는 공정과, 상기 스테이지 상에 상기 지지 기판을 배치하고, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 공정과, 상기 지지 기판의 위치 인식 공정에 의해 얻어진 상기 지지 기판의 위치 데이터와 상기 보정 데이터에 기초하여 상기 스테이지의 이동을 보정하면서, 상기 복수의 실장 영역이 일정한 실장 위치에 순차 위치하게 되도록 상기 스테이지를 이동시키는 공정과, 제1 및 제2 실장 헤드로 상기 전자 부품을 교대로 수취하여 상기 제1 또는 제2 실장 헤드에 유지된 상기 전자 부품의 위치를 인식하고, 인식된 상기 전자 부품의 위치 데이터에 기초하여 상기 제1 및 제2 실장 헤드의 이동을 보정하면서, 상기 제1 및 제2 실장 헤드를 상기 실장 위치로 교대로 이동시켜, 상기 제1 및 제2 실장 헤드에 의해 상기 전자 부품을, 상기 실장 위치에 순차 위치하게 된 상기 실장 영역에 교대로 실장하는 공정을 포함한다.
실시형태의 패키지 부품의 제조 방법은, 복수의 실장 영역을 갖는 지지 기판에 있어서의 상기 복수의 실장 영역 각각에 전자 부품을 실장하는 공정과, 상기 복수의 실장 영역에 실장된 상기 전자 부품을 일괄적으로 밀봉함으로써 의사 웨이퍼를 형성하는 공정과, 상기 의사 웨이퍼의 상기 전자 부품 상에 재배선층을 형성함으로써 패키지 부품을 제조하는 공정을 포함한다. 실시형태의 패키지 부품의 제조방법에 있어서의 상기 전자 부품의 실장 공정은, 상기 지지 기판이 배치되는 스테이지의 이동 위치 오차를 취득하여, 상기 이동 위치 오차를 보정하는 보정 데이터를 기억부에 기억시키는 공정과, 상기 스테이지 상에 상기 지지 기판을 배치하고, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 공정과, 상기 지지 기판의 위치 인식 공정에 의해 얻어진 상기 지지 기판의 위치 데이터와 상기 보정 데이터에 기초하여 상기 스테이지의 이동을 보정하면서, 상기 복수의 실장 영역이 일정한 실장 위치에 순차 위치하게 되도록 상기 스테이지를 이동시키는 공정과, 제1 및 제2 실장 헤드로 상기 전자 부품을 교대로 수취하여 상기 제1 또는 제2 실장 헤드에 유지된 상기 전자 부품의 위치를 인식하고, 인식된 상기 전자 부품의 위치 데이터에 기초하여 상기 제1 및 제2 실장 헤드의 이동을 보정하면서, 상기 제1 및 제2 실장 헤드를 상기 실장 위치에 교대로 이동시켜, 상기 제1 및 제2 실장 헤드에 의해 상기 전자 부품을, 상기 실장 위치에 순차 위치하게 된 상기 실장 영역에 교대로 실장하는 공정을 포함한다.
도 1은 실시형태의 실장 장치를 도시하는 평면도이다.
도 2는 실시형태의 실장 장치를 도시하는 정면도이다.
도 3은 실시형태의 실장 장치를 도시하는 우측면도이다.
도 4는 실시형태의 실장 장치의 일부를 2점쇄선으로 나타내는 평면도이며, 지지 기판의 반입·반출 상태를 설명하기 위한 도면이다.
도 5는 실시형태의 실장 장치의 일부를 생략하여 도시하는 정면도이며, 전자 부품의 위치 인식 상태를 설명하기 위한 도면이다.
도 6은 실시형태의 실장 장치를 도시하는 블록도이다.
도 7a은 실시형태의 실장 장치에 반도체 칩을 공급하는 웨이퍼 링을 도시하는 평면도이다.
도 7b는 도 7a의 X-X선에 따른 웨이퍼 링의 단면도이다.
도 8은 실시형태의 실장 장치에 있어서의 기판 스테이지의 캘리브레이션 공정의 준비 공정을 도시하는 도면이다.
도 9는 실시형태의 실장 장치에 있어서의 기판 스테이지의 캘리브레이션 공정을 도시하는 도면이다.
도 10은 실시형태의 실장 장치에 있어서의 기판 스테이지의 이동 위치 오차의 보정 방법을 설명하기 위한 도면이다.
도 11은 실시형태의 실장 장치에 있어서의 지지 기판의 위치 어긋남의 보정방법을 설명하기 위한 도면이다.
도 12는 실시형태의 실장 장치를 이용하여 하나의 실장 영역에 실장되는 전자 부품의 일례를 도시하는 평면도이다.
도 13은 실시예 1 및 비교예 1의 실장 장치를 이용하여 반도체 칩을 실장한 지지 기판을 도시하는 평면도이다.
도 14는 실시형태의 패키지 부품의 제조 공정을 도시하는 흐름도이다.
이하, 실시형태의 전자 부품의 실장 장치와 실장 방법에 관해서 도면을 참조하여 설명한다. 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 부의 두께의 비율 등은 현실의 것과는 다른 경우가 있다. 설명 중에서의 상하 방향을 나타내는 용어는, 특별히 명시하지 않는 경우에는 후술하는 지지 기판의 전자 부품의 실장면을 위로 한 경우의 상대적인 방향을 나타내고, 좌우 방향을 나타내는 용어는, 특별히 명시하지 않는 경우에는 도 2의 정면도를 기준으로 한 방향을 나타낸다.
[실장 장치의 구성]
도 1은 실시형태에 의한 전자 부품의 실장 장치의 구성을 도시하는 평면도, 도 2는 도 1에 도시하는 실장 장치의 정면도, 도 3은 도 1에 도시하는 실장 장치의 우측면도이다. 도 1 및 도 2에 있어서, 실장 장치(1)의 좌우에 배치된 이송부(40A, 40B)와, 마찬가지로 좌우에 배치된 실장부(50A, 50B) 중, 좌측의 이송부(40A)와 실장부(50A)를 2점쇄선으로 나타내고, 우측의 이송부(40B)와 실장부(50B)를 실선으로 나타내고 있다. 도 4는 도 1과 같은 평면도에 있어서 좌우의 실장부(50A, 50B)를 2점쇄선으로 나타내며, 지지 기판(W)의 반입·반출 상태를 설명하기 위한 도면이다. 도 5는 도 2와 같은 정면도에 있어서 좌측의 이송부(40A)와 실장부(50A)의 도시를 생략하고, 인식 카메라의 상태를 설명하기 위한 도면이다. 도 6은 실시형태에 의한 실장 장치의 구성을 도시하는 블록도이다. 도 7a 및 도 7b은 전자 부품으로서의 반도체 칩을 공급하는 웨이퍼 링을 도시한 도면이다. 이들 도면에 있어서, 실장 장치(1)에 대하여 좌우 방향을 X 방향, 전후 방향을 Y 방향, 상하 방향을 Z 방향으로 한다.
도 1 내지 도 6에 도시하는 실장 장치(1)는, 반도체 칩(t) 등의 전자 부품을 공급하는 부품 공급부(10)와, 지지 기판(W)이 배치되는 스테이지(21)를 구비하는 스테이지부(20)와, 스테이지(21)에 대하여 지지 기판(W)을 반입 및 반출하는 기판 반송부(30)와, 부품 공급부(10)로부터 반도체 칩(t)을 취출하는 한 쌍의 이송부(40)와, 한 쌍의 이송부(40)가 취출한 반도체 칩(t)을 수취하여 스테이지(21)에 배치된 지지 기판(W)에 실장하는 한 쌍의 실장부(50)와, 각 부의 동작을 제어하는 제어부(60)를 구비한다.
부품 공급부(10)는, 반도체 칩(t)마다 개편화(個片化)된 반도체 웨이퍼(T)가 점착된 수지 시트(S)를 유지하는 웨이퍼 링(11)(도 7a, 도 7b)과, 웨이퍼 링(11)을 착탈 가능하게 유지하고, 도시되지 않는 XY 이동 기구에 의해 XY 방향으로 이동할 수 있는 웨이퍼 링 홀더(12)와, 웨이퍼 링(11) 상에 점착된 반도체 칩(t)을 촬상하는 제1 카메라(13)와, 이송부(40)에 의해서 반도체 칩(t)을 취출할 때에, 취출되는 반도체 칩(t)을 웨이퍼 링(11)의 아래쪽에서 밀어올리는 푸시업 기구(도시되지 않음)를 구비한다.
푸시업 기구는, 이송부(40)에 의한 반도체 칩(t)을 취출하는 포지션에 고정적으로 설치되어 있다. 웨이퍼 링(11) 상의 각 반도체 칩(t)은, 웨이퍼 링 홀더(12)에 의해 취출 포지션에 순차 위치하게 된다. 제1 카메라(13)는, 취출 포지션의 바로 위에 배치되어 있으며, 취출 포지션에 위치하게 된 반도체 칩(t)을 촬상하여 칩 위치를 인식하기 위한 것이다.
부품 공급부(10)는, 추가로 도시하지 않는 웨이퍼 링(11)의 교환 장치를 구비한다. 교환 장치는, 실장 장치(1)의 앞면 측에 마련된 수납부(웨이퍼 링(11)을 수용하는 홈부를 상하 방향으로 복수 개 구비한 것, 매거진이라고도 함)와 웨이퍼 링 반송부를 구비한다. 교환 장치는, 웨이퍼 링 홀더(12) 상에 미사용 웨이퍼 링(11)을 공급하고, 반도체 칩(t)의 취출이 완료된 웨이퍼 링(11)을 수납부에 수납하고, 새로운 웨이퍼 링(11)을 웨이퍼 링 홀더(12)에 공급한다.
지지 기판(W)에 실장되는 전자 부품은, 1 종류의 반도체 칩(t)에 한정되는 것이 아니라, 복수 종류의 반도체 칩, 나아가서는 반도체 칩과 다이오드나 콘덴서 등이라도 좋다. 실시형태의 실장 장치(1)는, 반도체 칩, 다이오드, 콘덴서 등을 포함하는 복수 종류의 전자 부품을 지지 기판(W) 상에 실장하여 MCP를 제조할 때에 적합하게 이용된다. MCP의 구성예로서는, 복수 종류의 반도체 칩을 구비하는 것, 1 종류의 반도체 칩과 다이오드나 콘덴서 등을 구비하는 것, 또한 복수 종류의 반도체 칩과 다이오드나 콘덴서 등을 구비하는 것을 들 수 있다.
부품 공급부(10)는, 개편화된 반도체 웨이퍼(T)가 점착된 웨이퍼 링(11)을 이용한 칩 공급 기구에 한정되는 것은 아니다. 부품 공급부(10)에는, 예컨대 테이프 피더나 트레이를 이용한 칩 공급 기구를 적용하는 것도 가능하다. 테이프 피더란, 테이프형의 수지 시트에 오목형(엠보스형)의 포켓을 연속해서 형성한 캐리어 테이프(엠보스 캐리어 테이프라고도 불림)의 각 포켓에 수용된 반도체 칩(t)을 하나씩 공급하는 것이다. 캐리어 테이프는, 반도체 칩(t)을 수용한 포켓이 위로부터 커버 테이프에 의해 뚜껑이 씌워지고, 릴에 감긴 상태로 수납되어 있다. 이 릴로부터 캐리어 테이프를 풀어내고, 커버 테이프를 박리하면서 각 포켓을 반도체 칩(t)의 취출 포지션에 순차 위치시키도록 구성된다.
이러한 테이프 피더를 이용하는 경우, 하나의 테이프 피더로부터 좌우의 이송부(40A, 40B)로 교대로 반도체 칩(t)을 픽업하도록 하더라도 좋고, 2개의 테이프 피더를 병렬로 배치하여 왼쪽 이송부(40A)로 좌측의 테이프 피더로부터 반도체 칩(t)을 픽업하고, 오른쪽 이송부(40B)로 우측의 테이프 피더로부터 반도체 칩(t)을 픽업하도록 하여도 좋다. 또한, 품종이 다른 반도체 칩(t)을 수용한 테이프 피더를 복수 종류 장비할 수 있게 구성하여, 복수 종류의 반도체 칩(t)을 선택적으로 공급할 수 있게 구성하는 것도 가능하다. 이러한 구성은 하나의 지지 기판(W)에 복수 종류의 반도체 칩(t)을 실장하는 경우에 유효하다.
또한, 웨이퍼 링(11)에 의한 반도체 칩(t)의 공급과, 테이프 피더에 의한 반도체 칩(t)의 공급을 양쪽 마련하도록 하여도 좋다. 구체적으로는, 웨이퍼 링 홀더(12)의 좌측에 왼쪽 이송부(40A)용의 테이프 피더를 배치하고, 우측에 오른쪽 이송부(40B)용의 테이프 피더를 배치한다. 각 이송부(40A, 40B)에 XY 이동 장치를 설치하여, 웨이퍼 링(11) 상에서 반도체 칩(t)을 취출하는 취출 포지션과, 테이프 피더로부터 반도체 칩을 취출하는 취출 포지션에, 이송부(40A, 40B)의 이송 노즐(44)을 이동 가능하게 구성하면 된다.
스테이지부(20)는, 복수의 실장 영역을 갖는 지지 기판(W)이 배치되는 스테이지(21)와, 스테이지(21)를 XY 방향으로 이동시키는 도시되지 않는 XY 이동 기구를 구비한다. XY 이동 기구는, 스테이지(21) 상에 배치된 지지 기판(W)의 각 실장 영역이 후에 상세히 설명하는 일정한 실장 포지션에 순차 위치하게 되도록 스테이지(21)를 이동시킨다. 스테이지(21)는, 도시되지 않는 흡인 흡착 기구에 의해서, 배치된 지지 기판(W)을 흡착 유지할 수 있게 구성되어 있다. 스테이지(21)의 위쪽에는, 지지 기판(W)을 촬상하기 위한 제2 카메라(22)가 배치되어 있다. 제2 카메라(22)는, 예컨대 지지 기판(W)에 마련된 글로벌 마크를 촬상하여 지지 기판(W)의 전체 위치를 인식하는 것이며, 제1 인식부로서 기능하는 것이다. 지지 기판(W)의 전체 위치는, 제2 카메라(22)로 지지 기판(W)의 외형을 촬상하여 인식하도록 하여도 좋다.
스테이지(21) 상에 배치되는 지지 기판(W)은, 예컨대 FO-WLP의 제조 시에 적용되는 의사 웨이퍼의 형성에 이용되는 기판이며, 유리 기판, 실리콘 기판, 스테인리스 등의 금속 기판 등으로 이루어진다. 의사 웨이퍼란, 개편화된 복수의 반도체 칩 등의 전자 부품을 평면적으로 배치한 것을, 전자 부품 사이를 수지 밀봉하여 1장의 판 형상으로 성형한 상태의 것이다. 따라서, 의사 웨이퍼의 형성에 이용되는 지지 기판(W)의 형상은 원형에 한정되는 것이 아니라, 사각형이나 그 이외의 다각형, 타원형 등이라도 좋고, 그 형상은 특별히 한정되는 것이 아니다. 지지 기판(W)은, 전술한 바와 같이 FO-WLP 프로세스로 MCP를 제조할 때에 이용되는 기판, 즉 각 실장 영역에 복수의 반도체 칩이나 콘덴서 등의 전자 부품이 실장되는 기판인 것이 바람직하다.
지지 기판(W)은, 반도체 칩(t) 등의 전자 부품이 실장되는 복수의 실장 영역을 갖고 있다. 단, 복수의 실장 영역은 지지 기판(W) 상에 가상적으로 설정되어 있는 것이며, 각 실장 영역을 나타내는 마크나 패턴 등은 형성되어 있지 않다. 지지 기판(W)은, 기판 전체의 위치를 나타내는 글로벌 인식용의 얼라인먼트 마크를 갖추고 있어도 좋지만, 개개의 실장 영역의 위치를 나타내는 로컬 인식용의 얼라인먼트 마크는 갖추고 있지 않다. 글로벌 인식 방식이란, 지지 기판의 복수의 실장 영역에 전자 부품을 각각 실장할 때에, 1회의 기판의 위치 검출로 그 기판 상의 복수의 실장 영역에 대하여 전자 부품의 실장을 행하는 방식을 말한다. 로컬 인식 방식이란, 지지 기판 상의 복수의 실장 영역에 전자 부품을 각각 실장할 때에, 전자 부품을 실장하는 때마다 전자 부품의 실장 영역의 위치 검출을 행하는 방식을 말한다.
기판 반송부(30)는, 반입 컨베이어(31)와, 반출 컨베이어(32)와, 반입 컨베이어(31)와 스테이지(21)의 사이에서 지지 기판(W)을 전달하는 제1 전달부(33)와, 스테이지(21)와 반출 컨베이어(32)의 사이에서 지지 기판(W)을 전달하는 제2 전달부(34)와, 반입 컨베이어(31)의 배치 위치에서부터 반출 컨베이어(32)의 배치 위치에 걸쳐서 설치되어, 제1 및 제2 전달부(33, 34)를 이동 가능하게 지지하는 가이드부(35)를 구비한다. 제1 및 제2 전달부(33, 34)는, 각각 회전 모터로 구동되는 타이밍 벨트(모두 도시되지 않음)에 의해 가이드부(35)를 따라서 개별적으로 이동할 수 있게 구성되어 있다. 단, 전달부(33, 34)의 구동은 타이밍 벨트에 한정되는 것은 아니며, 리니어 모터 등의 다른 구동 장치에 의해 실시하여도 좋다.
제1 및 제2 전달부(33, 34)는 동일 구성을 갖고 있으며, 가이드부(35)를 따라서 이동하는 가동부(33a, 34a)와, 가동부(33a, 34a)에 상하 이동 가능하게 마련된 수평 아암(33b, 34b)과, 수평 아암(33b, 34b)에 지지 기판(W)을 상측에서 흡인 흡착하여 유지하도록 마련된 4개의 흡착 노즐(33c, 34c)을 구비한다. 흡착 노즐(33c, 34c)은, 지지 기판(W)의 외연 부분의 반도체 칩(t)이 실장되는 일 없이 여백 부분을 흡착할 수 있도록 수평 아암(33b, 34b)에 고정되어 있다.
한 쌍의 이송부(40)는, 2개의 이송부(40A, 40B)를 좌우 반전한 상태에서 배치한 것으로, 2개의 이송부(40A, 40B)는 좌우 반전되어 있는 것을 제외하고, 동일한 구성을 갖고 있다. 도 1, 도 2 및 도 3을 참조하여 우측의 이송부(40B)의 구성을 설명한다. 이송부(40B)는, 승강 장치(41)와, 승강 장치(41)에 상하 이동 가능하게 지지된 아암체(42)와, 아암체(42)의 선단부에 마련된 반전 기구(43)와, 반전 기구(43)에 마련된 흡착 노즐(이송 노즐)(44)을 구비한다. 승강 장치(41)는 회전 모터(45)를 갖춰, 도시되지 않는 볼나사 기구를 통해 아암체(42)를 상하로 이동시킨다.
반전 기구(43)는, 아암체(42)의 선단부에서 장치 앞쪽의 측면에 고정되고, Y 방향으로 연장되는 회전축이 아암체(42)를 관통하여 마련된 회전 구동부(46)와, 회전 구동부(46)의 회전축에 연결된 반전 아암(47)을 구비한다. 반전 아암(47)은, 그 선단부가 장치 좌측 방향을 향하는 수평 상태와, 우측 방향을 향하는 수평 상태의 사이에서, 상측으로 원호를 그리는 궤적으로 180도 반전한다. 흡착 노즐(44)은, 반전 아암(47)이 좌측 방향을 향하는 수평 상태로 된 상태에서, 반도체 칩(t)을 진공 흡착하는 흡착면이 아래를 향하도록 반전 아암(47)에 부착된다. 좌측의 이송부(40A)도 각 부의 배치가 좌우 반전되어 있는 것 이외에는 동일한 구성을 갖고 있다.
좌우의 이송부(40A, 40B)는, 흡착 노즐(44)의 흡착면이 아래를 향하도록 반전 아암(47)을 회전시킨 상태에서, 흡착 노즐(44)의 흡착면이 푸시업 기구의 바로 위쪽(취출 포지션)에 위치하는 위치 관계로 배치되어 있다. 이 때문에, 양 이송부(40A, 40B)의 흡착 노즐(44)이 동시에 취출 포지션에 위치하도록 반전되면, 흡착 노즐(44)끼리(반전 아암(47)끼리) 부딪쳐 버린다. 그래서, 흡착 노즐(44)은, 흡착면이 상향으로 반전된 상태를 대기 상태로 하고, 이 대기 상태에서 교대로 취출 포지션으로 이동하도록 제어된다.
한 쌍의 실장부(50)는, 한 쌍의 이송부(40)와 마찬가지로, 동일 구성을 갖는 2개의 실장부(50A, 50B)를 좌우 반전한 상태로 배치한 것이다. 도 1, 도 2 및 도 3을 참조하여 우측의 실장부(50B)의 구성을 설명한다. 실장부(50B)는, 측면에서 봤을 때 문 형태를 이루는 지지 프레임(51)과, 지지 프레임(51) 상에 X 방향을 따라서 이동 가능하게 지지된 X 방향 이동 블록(52)과, X 방향 이동 블록(52)의 좌측의 측면에 마련된 Y 방향 이동 장치(53)와, Y 방향 이동 장치(53)에 Y 방향으로 이동 가능하게 마련된 가동체(54)와, 가동체(54)에 상하 방향으로 이동 가능하게 마련된 실장 헤드(55)를 구비한다. 실장 헤드(55)의 하단에는, 하면에 반도체 칩(t)의 유지면을 갖춘 실장 툴(56)이 마련되어 있다. 실장 툴(56)은 반도체 칩(t)의 품종(특히 크기)에 맞춰 교환 가능하게 되어 있다. 실장부(50B)는 실장 툴(56)의 오토 체인저를 갖추고 있어도 좋다.
실장부(50)의 프레임 재료에는 일반적으로 알루미늄 등의 금속 재료가 이용된다. 단, 구동부의 발열에 의한 알루미늄 등의 열팽창에 의해서 실장 헤드(55)의 이동 위치에 어긋남이 생길 우려가 있다. 이러한 열팽창에 의한 위치 어긋남을 가능한 한 적게 하기 위해서, 알루미늄 등의 금속 재료와 세라믹스의 복합 재료를 사용하는 것이 바람직하다. 구체적으로는, X 방향 이동 블록(52)과 Y 방향 이동 장치(53)의 본체를 알루미늄과 세라믹스의 복합 재료 등으로 구성하는 것이 바람직하다. 알루미늄과 세라믹스의 복합 재료로서는 예컨대 알루미늄과 탄화규소(SiC)의 복합 재료를 들 수 있다. 이러한 복합 재료에 의하면, 예컨대 알루미늄에 비해서 열팽창 계수를 6할 정도로 저감할 수 있다.
또한, 장치의 가동에 따른 프레임 재료의 열팽창량을 미리 측정해 두고서, 이 열팽창량을 실장 헤드(55)의 보정 데이터에 가미하도록 하여도 좋다. 실장부(50)의 프레임 재료의 열팽창에 의한 보정 데이터는 예컨대 다음과 같이 하여 취득한다. 우선, 실장 헤드(55)의 실장 툴(56)의 근방에 실장 툴(56)의 위치를 확인하는 타겟(도시되지 않음)을 설치해 두고서, 반도체 칩(t)의 수취 포지션에 위치하는 타겟의 위치를 후술하는 제3 카메라(57)로 인식한다. 이어서, 실장 헤드(55)를 실장 포지션까지 이동시켜, 이 때의 타겟의 위치를 제2 카메라(22)로 인식한다. 이러한 타겟의 위치 인식을, 실장 헤드(55)를 수취 포지션에서 실장 포지션으로 소정 횟수 이동시킨 후에 재차 실시한다. 이러한 조작에 의해서, 장치의 가동에 따른 프레임 재료의 열팽창에 의한 실장 헤드(55)의 위치 어긋남량을 취득한다. 실장 헤드(55)의 위치 어긋남량에 기초한 보정 데이터는 후술하는 실장 헤드(55)의 위치 보정 시에 가미된다.
X 방향 이동 블록(52)은, X 방향 가이드 부재(52a)를 통해 지지 프레임(51) 상에 부착되어 있고, 모터에 의해 구동되는 볼나사 기구(도시되지 않음)에 의해서 X 방향으로 이동 가능하게 되어 있다. Y 방향 이동 장치(53)는, 가동체(54)를 Y 방향으로 이동 가능하게 지지하는 Y 방향 가이드 부재(53a)와, 모터에 의해 구동되는 볼나사 기구(도시되지 않음)를 구비하고, 가동체(54)를 Y축 방향으로 이동 가능하게 하고 있다. 도시하지 않지만, 실장부(50B)는 실장 헤드(55)를 상하 방향(Z 방향)으로 이동시키는 이동 장치를 구비한다. 상하 방향의 이동 장치(이동 안내 수단)로서는, 예컨대 리니어 모션 가이드(LM 가이드)나 크로스 롤러 가이드 등이 알려져 있고, 이들 중 어느 것을 사용하여도 좋다. 이들 중, 크로스 롤러 가이드를 상하 방향의 안내 수단으로서 이용한 경우, LM 가이드를 이용한 경우와 비교하여, 반복해서 같은 높이 위치까지 하강시켰을 때의 수평 방향의 위치 재현성이 높다, 즉 수평 방향의 위치 어긋남이 일어나기 어렵다고 하는 특징이 있다. 또한, 실장 헤드(55)는 도시되지 않는 회전 방향(θ 방향)의 보정 기구를 구비한다. 좌측의 실장부(50A)도 각 부의 배치가 좌우 반전되어 있는 것 이외에는 동일한 구성을 갖고 있다.
실장부(50B)는, 이송부(40B)에 의해서 부품 공급부(10)로부터 취출된 반도체 칩(t)을 흡착 노즐(44)로부터 수취하고, 수취된 반도체 칩(t)을 스테이지(21) 상에 배치된 지지 기판(W) 상에 실장한다. 실장부(50A)도 마찬가지로, 이송부(40A)에 의해서 부품 공급부(10)로부터 취출된 반도체 칩(t)을 흡착 노즐(44)로부터 수취하고, 수취된 반도체 칩(t)을 스테이지(21) 상에 배치된 지지 기판(W) 상에 실장한다. 실장 툴(56)이 스테이지(21) 상의 지지 기판(W)에 반도체 칩(t)을 실장하는 위치인 실장 포지션은 정위치(定位置)로 설정된다. 이 때문에, 스테이지(21)는, 지지 기판(W) 상의 각 실장 영역을 순차 실장 포지션에 위치시키도록 이동 제어된다. 여기서, 정위치는 예컨대 스테이지(21)의 XY 방향으로의 이동 가능 범위의 센터가 된다. 전술한 제2 카메라(22)는 예컨대 실장 포지션의 바로 위에 배치되어 있다. 또한, 도 1은 스테이지(21)가 기판 반송부(30)에 의해 지지 기판(W)의 반입/반출이 행해지는 반입/반출 포지션에 위치한 상태를 나타내기 때문에, 스테이지(21)는 이동 가능 범위의 센터에서 장치 후방 측으로 약간 틀어진 위치에 존재한다.
실장 포지션은, 우측의 실장부(50B)의 실장 툴(56)이 반도체 칩(t)을 지지 기판(W) 상에 실장하는 위치를 정위치로 하고 있을뿐만 아니라, 좌측의 실장부(50A)와 우측의 실장부(50B)에 있어서도 동일한 정위치로 되어 있다. 즉, 좌측의 실장부(50A)에 의해 반도체 칩(t)을 지지 기판(W) 상에 실장하는 위치는, 우측의 실장부(50B)에 의해 반도체 칩(t)을 지지 기판(W) 상에 실장하는 위치와 동일하며, 이러한 동일한 실장 포지션에서 한 쌍의 실장부(50A, 50B)에 의해 교대로 반도체 칩(t)의 실장이 이루어진다.
지지 기판(W)의 각 실장 영역은, 스테이지부(20)의 XY 이동 기구에 의해 순차 일정한 실장 포지션에 위치하게 되기 때문에, 좌우의 실장부(50A, 50B)의 실장 툴(56)은, 각각 이송부(40A, 40B)의 흡착 노즐(44)로부터 반도체 칩(t)을 수취하는 위치(수취 포지션)에서부터 일정한 실장 포지션까지 이동한다. 이들 실장 툴(56)의 이동 경로의 아래쪽에는, 실장 툴(56)에 흡착 유지된 반도체 칩(t)을 하측에서 촬상하는 제3 카메라(57)가 각각 배치되어 있다. 제3 카메라(57)는, 실장 툴(56)의 이동 경로보다도 하측이며 웨이퍼 링 홀더(12)보다도 상측의 높이에 배치된다. 제3 카메라(57)는, 좌측의 실장부(50A)에 있어서의 실장 툴(56)의 이동 경로와 우측의 실장부(50B)에 있어서의 실장 툴(56)의 이동 경로의 각각에 설치되어 있다. 제3 카메라(57)는 제2 인식부로서 기능하는 것이다.
실시형태의 실장 장치(1)는 도 6에 도시한 것과 같이 제어부(60)를 구비한다. 제어부(60)는, 기억부(61)에 기억된 정보에 기초하여, 부품 공급부(10), 스테이지부(20), 기판 반송부(30), 이송부(40), 실장부(50)의 동작을 제어하여, 반도체 칩(t)을 포함하는 전자 부품을 지지 기판(W)의 각 실장 영역에 순차 실장한다. 기억부(61)에는, 후술하는 스테이지(21)의 이동 위치 오차의 취득 공정에 의해 얻어진 스테이지(21)의 이동 위치 오차를 보정하는 데이터도 기억되어 있으며, 이 보정 데이터에 기초하여 스테이지(21)의 이동이 제어된다.
[실장 장치의 동작(전자 부품의 실장)]
이어서, 실장 장치(1)를 이용한 반도체 칩(t) 등의 전자 부품의 실장 공정에 관해서 설명한다. 지지 기판(W)의 각 실장 영역에 반도체 칩(t) 등의 전자 부품을 실장함에 있어서, 글로벌 인식 방식만을 적용하는 경우, 실장 영역의 위치 인식은 이루어지지 않기 때문에, 각 실장 영역에 대한 반도체 칩(t)의 위치 결정 정밀도는, 지지 기판(W)의 글로벌 마크 등의 인식 정밀도와 스테이지(21)의 XY 이동 기구의 기계 가공 정밀도 등에 의지하게 된다. 그러나, 스테이지(21)의 이동을 가이드하는 가이드 레일 등을 원하는 길이에 걸쳐 ±5 ㎛ 이하의 정밀도로 마무리하는 것은 금속 가공상 실질적으로 불가능하다. 더구나, 원하는 길이를 갖는 가이드 레일을 금속 프레임 등에 ±5 ㎛ 이하의 직선성과 기복으로 조립하는 것은 더욱 불가능하다. 그래서, 스테이지(21)의 이동 위치 오차를 측정하여, 스테이지(21)의 이동을 보정하는 데이터를 취득(캘리브레이션)한다.
{스테이지(21)의 이동 위치 오차(보정 데이터)의 취득 공정(캘리브레이션 공정)}
스테이지(21)의 이동 위치 오차를 보정하는 데이터는, 도 8에 도시한 것과 같은 교정 기판(71)을 사용하여 취득한다. 교정 기판(71)은, 예컨대 유리제의 기판에 위치 인식용의 도트 마크(72)가 미리 설정된 간격으로 행렬형으로 마련된 것이다. 교정 기판(71)의 도트 마크(72)는 예컨대 세로 300 mm×가로 300 mm의 범위 내에 3 mm 간격으로 형성되어 있다. 도트 마크(72)는 금속 박막 등으로 형성되어 있고, 에칭이나 스퍼터링 등의 성막 기술을 이용하여 형성할 수 있다. 도트 마크의 직경은 예컨대 0.2 mm이다. 이러한 교정 기판(71)을 스테이지(21) 상에 정확히 세팅한다. 교정 기판(71)의 세팅 방법은 특별히 한정되지 않지만, 예컨대 이하에 나타내는 것과 같은 방법에 의해 실시된다. 여기서, 교정 기판(71)은 지지 기판(W)과 같은 크기를 가지며, 도트 마크가 형성된 범위는 지지 기판(W) 상의 모든 실장 영역을 포함하는 범위와 같은 크기로 되어 있다.
(교정 기판(71)의 세팅)
전술한 것과 같은 교정 기판(71)을 작업자의 수작업에 의해서 스테이지(21) 상에 세팅한다. 교정 기판(71)의 세팅은, 교정 기판(71)을 스테이지(21) 상에 배치한 후, 교정 기판(71)의 평행 조정(도트 마크(72)의 배열 방향을 XY 방향으로 맞추는 조정)을 행함으로써 이루어진다. 평행 조정은 지지 기판(W)의 글로벌 마크의 촬상에 이용하는 제2 카메라(22)를 이용하여 행한다. 우선, 스테이지(21) 상에 배치된 교정 기판(71) 상에 있어서, 예컨대 도 8에 도시한 것과 같이, 교정 기판(71)의 좌측 앞쪽의 모서리부에 위치하는 도트 마크(72)가 제2 카메라(22)의 촬상 시야(22a)의 중심이 되도록 스테이지(21)의 위치를 조정한다.
이 상태에서 스테이지(21)를 저속(카메라(22)의 시야(22a) 안을 도트 마크(72)가 천천히 지나가는 정도의 속도)으로 X 방향 좌측으로 향해서 이동시킨다. 이 때, 작업자는 제2 카메라(22)의 촬상 화상을 모니터로 감시하여, 제2 카메라(22)로 촬상되는 도트 마크(72)의 위치가 촬상 시야(22a)에 대하여 상측 또는 하측으로 틀어져 가면 스테이지(21)의 이동을 정지시켜, 어긋남을 없애는 방향으로 교정 기판(71)의 기울기를 수동으로 조정한다. 도 8의 촬상 시야(22a)는, 스테이지(21)의 이동에 따라 촬상 시야(22a) 내에 나타나는 도트 마크(72)의 위치가 서서히 하측으로 틀어지는 상태의 예를 나타내고 있다.
교정 기판(71)의 기울기를 조정하면, 또한 좌측 앞쪽의 모서리부에 위치하는 도트 마크(72)가 제2 카메라(22)의 시야(22a)의 중심이 되도록 스테이지(21)의 위치를 조정하여, 스테이지(21)를 저속으로 X 방향 좌측으로 향해서 이동시킨다. 작업자는, 마찬가지로 모니터로 도트 마크(72)의 위치가 틀어져 가는지 여부를 감시한다. 그리고, 위치가 틀어져 가면 스테이지(21)의 이동을 정지시켜, 교정 기판(71)의 기울기를 조정한다. 이러한 동작을, 교정 기판(71)의 우측 앞쪽의 모서리부에 위치하는 도트 마크(72)까지 벗어나는 일 없이 모니터 화면에 투영해 낼 때까지 반복해서 행한다. 좌측 앞쪽 모서리부의 도트 마크(72)에서부터 우측 앞쪽 모서리부의 도트 마크(72)까지, 카메라(22)의 시야(22a) 내에 도트 마크(72)를 받아들일 수 있게 조정할 수 있으면, 교정 기판(71)의 세팅이 완료된다. 작업자에 의한 스테이지(21)의 이동은 터치 패널과 조이스틱의 조작 등에 의해 이루어진다.
(스테이지(21)의 이동 위치 오차(보정 데이터)의 취득)
이어서, 상기한 것과 같은 방법으로 스테이지(21) 상에 세팅된 교정 기판(71)의 도트 마크(72)의 위치를 순차 검출함으로써, 이동 위치 오차 및 그것에 기초한 보정 데이터를 취득한다. 교정 기판(71) 상의 도트 마크(72)의 촬상은, 예컨대 도 9에 도시한 것과 같이, 교정 기판(71)의 중앙에 위치하는 도트 마크(72)를 최초로 촬상하는 도트 마크(1번째의 도트 마크)(72a)로 하고, 그 도트 마크(72a)로부터 소용돌이 형상의 궤적으로 외측으로 향해 순차 이동시키면서 최후의 도트 마크(72n)까지 행한다.
우선, 1번째의 도트 마크(72a)가 카메라(22)의 시야의 중심이 되도록 작업자가 모니터를 보면서 스테이지(21)를 조작하여 교정 기판(71)을 이동시킨다. 중앙의 도트 마크(72a)는, 다른 도트 마크(72)와 구분되도록 도트 마크(72a)에 인접하여 식별용의 마크가 마련되어 있다. 도 9에서는 인접 마크를 나타내는 대신에, 도트 마크(72a)를 둥근 십자로 나타내고 있다. 1번째의 도트 마크(72a)를 카메라(22)의 시야 중심이 되도록 위치시키면 도트 마크(72)의 검출 동작이 시작된다. 여기서부터는 제어부(60)에 의한 자동 제어로 행해진다. 검출 동작은, 작업자가 터치 패널에 표시되는 검출 동작의 시작 버튼을 누름(터치함)으로써 시작된다.
도트 마크(72)의 검출 동작이 시작되면, 우선 1번째의 도트 마크(72a)가 촬상된다. 촬상된 1번째의 도트 마크(72a)의 화상은, 공지된 화상 인식 기술을 이용하여 처리되어, 카메라(22)의 시야 중심에 대한 도트 마크(72)의 위치 어긋남이 검출된다. 검출된 위치 어긋남은, 스테이지(21)의 이동 위치(XY 좌표)와 쌍을 이루는 정보로서 기억부(61)에 기억된다. 중앙의 도트 마크(72a)의 위치 검출이 완료되면, 받아들이는 순서에 따라서 다음(2번째)의 도트 마크(72)를 카메라의 시야 내에 위치시키도록 스테이지(21)가 이동한다. 도 9의 예에서는, 2번째의 도트 마크(72)는, 1번째의 도트 마크(72a)의 왼쪽 옆에 위치해 있기 때문에, 스테이지(21)를 X 방향 우측으로 3 mm 이동시킨다.
스테이지(21)의 이동은, 스테이지(21)의 XY 이동 기구에 마련된 리니어 인코더의 판독치에 기초하여 행해진다. 리니어 인코더의 스케일에는, 열 대책으로서 열팽창 계수가 작은 유리제 스케일을 이용하는 것이 바람직하다. 스테이지(21)의 이동이 완료되면, 1번째의 도트 마크(72a)와 같은 식으로 하여, 2번째의 도트 마크(72)의 위치 어긋남이 검출되고, 이 때의 스테이지(21)의 XY 좌표와 쌍을 이루는 정보로서 기억부(61)에 기억된다. 도트 마크(72)의 촬상은, 스테이지(21)를 정지시킨 후, 스테이지(21)의 정지 시에 발생하는 진동이 수습될 만큼의 시간을 기다린 후에 행해진다. 이러한 동작을 교정 기판(71) 상의 모든 도트 마크(72)에 대하여 행하고, 각각의 위치에 대응하는 도트 마크(72)의 이동 위치 어긋남 데이터를 취득하여, 보정 데이터로서 기억부(61)에 기억한다.
(지지 기판(W)의 열팽창에 따른 보정 데이터의 취득)
반도체 칩(t)의 접합에 이용되는 다이 어태치 필름의 접합성을 향상시키기 위해서 스테이지(21) 상에 히터를 설치하여 지지 기판을 가열하는 경우가 있다. 이러한 경우, 스테이지(21)에 배치하기 전과 후에 있어서 지지 기판(W)의 온도가 변하기(오르기) 때문에, 지지 기판(W)이 그 만큼 열팽창한다. 지지 기판(W)이 열팽창하면, 스테이지(21)와 실장 헤드(55)를 정밀도 좋게 이동시켰다고 해도 지지 기판(W)이 늘어난 만큼 실장 위치가 틀어져 버린다.
그래서, 히터의 가열에 의해서 생기는 지지 기판(W)의 열팽창량을 미리 측정하거나 해서 파악해 두고, 지지 기판(W)에 반도체 칩(t)을 실장할 때에는, 미리 파악된 열팽창량에 따른 계수(퍼센티지)를 보정 데이터에 곱해 스테이지(21)의 이동을 제어하는 것이 바람직하다. 이 때, 히터의 형상이나 배치, 스테이지(21)의 구조 등의 요인으로, 지지 기판(W) 전체가 균일하게 열팽창하는 것은 아니기 때문에, 열팽창의 분포도 아울러 파악하도록 하여도 좋다. 예컨대, 지지 기판(W) 상의 영역을 10행×10열 등의 격자형의 복수의 영역으로 분할하여, 분할한 영역마다 열팽창량(각 측정점의 열팽창에 의한 변위)을 측정한다. 그리고, 영역마다 스테이지(21)의 보정 데이터에 곱하는 계수를 전환하도록 하여도 좋다.
또한, 지지 기판(W)이 스테이지(21) 상에 배치되고 나서 지지 기판(W)의 열팽창이 스테이지(21)의 온도에 대하여 포화될 때까지의 사이의 소정의 경과 시간마다 지지 기판(W)의 열팽창량을 계측하여, 소정의 경과 시간마다의 열팽창량에 따른 계수를 구해 두도록 하여도 좋다. 이 때, 지지 기판(W) 위를 복수의 영역으로 분할한 영역마다 열팽창량에 따른 계수를 구하도록 하여도 좋다. 그리고, 반도체 칩(t)의 실장을 행할 때는, 지지 기판(W)이 스테이지(21) 상에 배치되고 나서의 경과 시간마다 그 경과 시간에 따른 계수로 전환하고, 그 계수를 보정 데이터에 곱하여 스테이지(21)를 이동시키게 한다. 이와 같이 함으로써, 스테이지(21)의 온도에 대하여 지지 기판(W)의 열팽창이 포화 상태가 되는 것을 기다리지 않고서 상기 지지 기판(W)에 대하여 반도체 칩(t)의 실장을 시작할 수 있어, 반도체 칩(t)의 실장을 효율적으로 실시할 수 있다.
(스테이지(21)의 이동 위치의 보정)
스테이지(21)를 이동시킬 때는, 스테이지(21)의 이동 위치 오차의 취득 공정에서 구한 보정 데이터를 참조하여 스테이지(21)의 이동 위치를 보정한다. 우선, 지지 기판(W) 상에 있어서 최초로 반도체 칩(t)이 실장되는 실장 영역을 실장 포지션에 위치시키기 위해서 스테이지(21)를 이동시킨다. 이 때, 제어부(60)는 기억부(61)에 기억된 최초의 실장 영역의 위치 정보(XY 좌표)와 전술한 보정 데이터를 참조하여, 최초의 실장 영역을 실장 포지션에 위치시킬 때에 필요한 보정치를 선정한다. 최초의 실장 영역을 실장 포지션에 위치시킬 때의 스테이지(21)의 이동량을, 선정한 보정치분만큼 보정한다. 스테이지(21)가 히터를 갖는 경우에는, 상기한 지지 기판(W)의 열팽창량에 기초한 계수를, 스테이지(21)의 보정 데이터에 곱하도록 하는 것이 바람직하다.
도 10에 실장 영역 (xi,yi) MA를 실장 포지션(P)으로 이동시키는 예를 도시한다. 실장 영역(MA)을 그대로 실장 포지션(P)으로 이동시키면, 기계 가공 정밀도 등에 기초하여 위치 어긋남(Δni,Δmi)이 생기는 경우에는, 위치 어긋남량(Δni,Δ mi)을 보정 데이터로부터 구하고, 스테이지(21)의 이동량에 위치 어긋남을 상쇄하는 보정치(-Δni,-Δmi)를 더하여 스테이지(21)를 이동시킨다. 이와 같이 하여, 지지 기판(W) 상의 각 실장 영역을 실장 포지션(P)에 순차 위치시킨다. 상기한 예에서는 보정 데이터를 3 mm 간격으로 취득하기 때문에, 실장 영역이 보정 데이터를 취득한 위치와 정확히 일치하는 것은 아니다. 그래서, 실장 영역이 도트 마크(72)의 위치 어긋남을 취득한 위치의 사이에 있을 때는, 인접한 2개의 위치 어긋남의 데이터를 선형 보간하고, 그 실장 영역에 해당하는 위치 어긋남의 데이터를 근사적으로 산출하여 보정치로서 이용한다.
전술한 스테이지(21)의 이동 위치 오차(보정 데이터)의 취득 공정은, 기본적으로는 실장 장치(1)를 가동시킬 때에 실시하고, 그 측정 결과에 기초하여 스테이지(21)의 이동을 제어하면 된다. 단, 스테이지(21)나 실장 헤드(55)에는, 반도체 칩(t)의 실장을 보조하는 히터 등이 내장되는 경우가 있어, 장치 각 부의 온도가 상승하여 열팽창에 의해 기계 정밀도가 저하할 우려가 있다. 또한, 실장 장치(1)에 의한 반도체 칩(t)의 실장 공정이 진행됨에 따라, 실장 헤드(55)를 이동시키는 모터 등의 발열에 의해서도 장치 각 부의 기계 정밀도가 저하할 우려가 있다. 이러한 온도 상승에 의한 이동 오차를 고려하는 경우, 장치 가동 시의 1회에만 한하지 않고, 이동 위치 오차(보정 데이터)의 취득 공정을 정기적으로 실시하여도 좋다. 이로써, 반도체 칩(t) 등의 위치 결정 정밀도를 더욱 향상시킬 수 있다.
{전자 부품의 실장 공정}
상기한 스테이지(21)의 이동 위치 오차(보정 데이터)를 취득하여, 보정 데이터를 기억부(61)에 기억시킨 후, 반도체 칩(t) 등의 전자 부품을 지지 기판(W)에 실장하는 공정을 실시한다.
(1) 웨이퍼 링(11)의 반입 공정
우선, 도시되지 않는 수납부로부터 웨이퍼 링 홀더(12)에 미사용 웨이퍼 링(11)을 반입하여, 웨이퍼 링(11)을 웨이퍼 링 홀더(12) 상에 고정한다.
(2) 지지 기판(W)의 세팅 공정
(2-1: 지지 기판(W)의 공급)
반입 컨베이어(31) 상에 반입된 지지 기판(W)을 제1 전달부(33)로 흡착 유지하여, 반입/반출 포지션에 위치하게 된 스테이지(21) 상에 배치한다. 지지 기판(W)을 스테이지(21)에 전달한 제1 전달부(33)는 반입 컨베이어(31)의 위치로 이동하여 대기한다. 이 동작 중에 있어서, 제2 전달부(34)는 반출 컨베이어(32)의 위치에서 대기하고 있다. 공정 (2)는 공정 (1)과 병행하여 행하여도 좋고, 개별적으로 행하여도 좋다.
반입 컨베이어(31)에는 도시되지 않는 로더로부터 지지 기판(W)이 반입된다. 로더는, 웨이퍼 링 공급부와 마찬가지로, 지지 기판(W)을 상하 방향으로 간극을 두고서 수용할 수 있는 매거진을 승강 가능하게 설치한 것으로, 반입 컨베이어(31)의 반송 레벨과 동일한 높이에 위치한 기판(W)을 푸셔로 압출하거나 또는 척으로 인출하는 등에 의해서 반입 컨베이어(31) 상에 공급한다. 반출 컨베이어(32) 측에는, 로더와 같은 구성을 갖는 언로더가 배치되어 있어, 반출 컨베이어(32)로부터 지지 기판(W)(반도체 칩(t)이 실장된 지지 기판(W))을 매거진에 순차 수용한다.
(2-2: 글로벌 마크의 검출)
스테이지(21) 상에 배치된 지지 기판(W)의 글로벌 마크를 검출하여, 지지 기판(W)의 위치를 인식한다. 예컨대 도 11에 도시한 것과 같이, 지지 기판(W)의 4 모퉁이 중 3개의 모서리부에 마련된 글로벌 마크 A, B, C를 순차 제2 카메라(22) 아래로 이동시켜 촬상한다. 지지 기판(W)의 이동은 스테이지(21)에서 이루어진다. 제2 카메라(22)로 촬상된 각 촬상 화상에 기초하여 3개의 글로벌 마크 A, B, C의 위치를 검출하고, 검출된 3개의 글로벌 마크 A, B, C의 위치에 기초하여 지지 기판(W)의 XY 방향의 위치 어긋남과 θ 방향의 위치 어긋남을 구한다. 지지 기판(W)의 위치 어긋남은 각종 공지된 방법에 의해 구할 수 있으며, 그 방법은 특별히 한정되지 않는다. 이하에 위치 어긋남의 검출 방법의 일례를 기재한다.
도 11에 있어서, 실선은 스테이지(21) 상에 실제로 놓인 지지 기판(W)을 나타내고, 2점쇄선은 스테이지(21) 상에 위치 어긋남 없이 놓인 상태의 지지 기판(W)을 나타낸다. 2점쇄선으로 나타내어진 지지 기판(W)이 이상적인 위치 상태이며, 이 때 지지 기판(W)의 중심은 스테이지(21)의 중심 위치 O(x0,y0)와 일치한다.
우선, 지지 기판(W)에 마련된 3개의 마크 A, B, C의 위치를 공지된 화상 인식 기술을 이용하여 검출하고, 마크 A, B를 연결하는 선분 AB의 X 방향에 대한 기울기 θ1과 마크 B, C를 연결하는 선분 BC의 Y 방향에 대한 기울기 θ2의 평균치로부터 지지 기판(W)의 기울기 θ(=(θ1+θ2)/2)를 구한다. 이어서, 스테이지(21)의 중심 위치 O를 회전 중심으로 하여 기울기 θ를 없애도록 지지 기판(W)을 가상적으로 회전시킨다. 이 상태를 도 11에 점선으로 나타낸다. 이 때의 대각에 위치하는 마크 A, C의 중점 M1(x1,y1)의 이동량(Δx1,Δy1)을 구한다. 그리고, 구한 이동량(Δx1,Δy1)과 이동 후의 중점 M2(x2,y2)과 좌표 O와의 차(Δx2,Δ y2)를 합한 값(Δx1+Δx2,Δy1+Δy2)을 지지 기판(W)의 XY 방향의 위치 어긋남으로서 구한다.
스테이지(21) 상에 있어서의 지지 기판(W)의 위치 어긋남이 산출되면, 이 위치 어긋남을 보정하면서, 지지 기판(W) 상의 최초로 반도체 칩(t)이 실장되는 실장 영역을 실장 포지션에 위치시키도록 스테이지(21)를 이동시킨다. 이 때, 각 실장 영역을 실장 포지션에 위치시키기 위한 스테이지(21)의 이동은, 지지 기판(W)의 위치 어긋남을 보정하는 데이터와, 전술한 스테이지(21)의 이동 위치 오차에 기초한 보정 데이터에 의해 보정된다. 본 실시형태와 같이, 스테이지(21)의 이동 기구가 θ 테이블을 갖지 않는 경우에는, 지지 기판(W)의 기울기는, 실장 헤드(55)가 구비하는 θ 조정 기구에 의해, 실장하는 반도체 칩(t)의 기울기를 조정함으로써 보정된다.
(3) 반도체 칩(t)의 이송 공정
(3-1: 반도체 칩(t)의 위치 검출)
웨이퍼 링 홀더(12)에 웨이퍼 링(11)이 고정되면, 웨이퍼 링(11) 상에서 최초로 취출되는 반도체 칩(t)이 취출 포지션에 위치하게 된다. 웨이퍼 링(11) 상의 반도체 칩(t)을 취출하는 순서는 기억부(61)에 미리 기억되어 있기 때문에, 이 순서에 따라서 제어부(60)가 웨이퍼 링 홀더(12)의 이동을 제어한다. 따라서, 최초의 반도체 칩(t)이 취출된 후에는, 기억부(61)에 기억되어 있는 순서에 기초하여 웨이퍼 링 홀더(12)의 피치 이동이 이루어진다. 일반적으로는, 도 7a에 화살표로 나타내는 것과 같이, 1행마다 이동 방향을 전환하는 궤적으로 이동하게 된다.
반도체 칩(t)이 취출 포지션에 위치하게 되면, 이 반도체 칩(t)의 2개의 얼라인먼트 마크를 제1 카메라(13)로 촬상한다. 2개의 얼라인먼트 마크의 촬상은, 2개의 얼라인먼트 마크를 제1 카메라(13)의 촬상 시야 내에 동시에 받아들일 수 있다면 1회로 행하는 것이 가능하고, 또한 2회로 나눠 행하여도 좋다. 이 촬상 화상으로부터 구한 2개의 얼라인먼트 마크의 위치에 기초하여 반도체 칩(t)의 위치를 검출한다. 반도체 칩(t)의 위치가 취출 포지션에 대하여 틀어져 있는 경우, 그 위치를 보정하도록 웨이퍼 링 홀더(12)를 이동시킨다. 반도체 칩(t)의 이송 공정 (3)은, 지지 기판(W)의 세팅 공정 (2)와 병행하여 행하여도 좋고, 개별적으로 행하여도 좋다.
취출 포지션에 위치하게 된 반도체 칩(t)의 위치 어긋남의 검출은, 특별히 한정되는 것은 아니며, 각종 공지된 방법에 따라서 실시된다. 예컨대, 반도체 칩(t) 상의 대각 위치에 마련된 2개의 얼라인먼트 마크의 촬상 화상으로부터, 공지된 화상 인식 기술을 이용하여 각 얼라인먼트 마크의 위치를 검출한다. 구한 마크의 위치로부터 2개의 마크를 연결하는 선분의 기울기를 구하고, 그 기울기와 미리 기억부(61)에 기억해 둔 위치 어긋남 없는 반도체 칩(t)에 있어서의 마크 사이를 연결하는 선분의 기울기를 비교하여, 그 차를 반도체 칩(t)의 기울기 어긋남으로서 검출한다. 또한, 실제의 얼라인먼트 마크 사이의 중점의 위치와 기억부(61)에 기억되어 있는 위치 어긋남 없는 반도체 칩(t)의 얼라인먼트 마크 사이의 중점의 위치의 차를 반도체 칩(t)의 XY 방향의 위치 어긋남으로서 구한다.
(3-2: 반도체 칩(t)의 취출)
한쪽(예컨대 좌측)의 이송부(40A)의 반전 기구(43)를 구동시켜, 대기 상태의 흡착 노즐(44)을 취출 포지션으로 반전 이동시킨다. 이어서, 승강 장치(41)를 구동시켜 아암체(42)와 함께 흡착 노즐(44)을 하강시켜, 흡착 노즐(44)의 흡착면을 반도체 칩(t)의 상면(전극 형성면)에 맞닿게 한다. 흡착 노즐(44)이 반도체 칩(t)에 맞닿으면, 흡착 노즐(44)에 반도체 칩(t)을 흡착 유지하게 한다. 흡착 노즐(44)에 흡착력을 작용시키는 타이밍은, 흡착 노즐(44)이 반도체 칩(t)에 맞닿기 전이라도, 맞닿음과 동시라도, 맞닿은 후라도 좋으며, 적절한 타이밍으로 설정하면 된다.
흡착 노즐(44)이 반도체 칩(t)을 흡착 유지한 다음 흡착 노즐(44)을 원래의 높이까지 상승시킨다. 이 때, 흡착 노즐(44)의 상승에 맞춰 도시되지 않는 푸시업 기구를 동작시켜, 수지 시트(S)로부터의 반도체 칩(t)의 박리를 보조한다. 반도체 칩(t)을 흡인 유지한 흡착 노즐(44)이 원래의 높이까지 상승하면, 반전 아암(47)을 반전시켜 흡착 노즐(44)을 대기 상태로 되돌린다. 이 상태에 있어서, 반도체 칩(t)은 하면(전극 형성면과 반대쪽의 면)이 위를 향한 상태에서 대기한다.
(3-3: 반도체 칩(t)의 전달)
반도체 칩(t)을 유지하여 대기 상태에 있는 흡착 노즐(44)의 바로 위쪽의 위치, 즉 수취 포지션에 한쪽(좌측)의 실장 툴(56)을 이동시킨다. 실장 툴(56)이 수취 포지션에 위치하게 되면, 승강 장치(41)를 구동시켜 아암체(42)를 상승시킨 다음, 흡착 노즐(44)에 유지된 반도체 칩(t)을 실장 툴(56)의 유지면에 전달한다. 흡착 노즐(44)은, 반도체 칩(t)을 실장 툴(56)에 전달한 후, 원래의 높이까지 하강하여 대기 상태가 된다. 이 전달 시에 실장 툴(56)에 흡인 흡착력을 작용시키는 타이밍은, 반도체 칩(t)이 실장 툴(56)에 맞닿기 전이라도, 맞닿음과 동시라도, 맞닿은 후(단, 흡착 노즐(44)이 하강을 시작하기 전)라도 좋으며, 적절한 타이밍에 설정하면 된다. 흡착 노즐(44)의 흡인 흡착력은, 반도체 칩(t)을 실장 툴에 전달한 후에 흡착 노즐(44)이 하강을 시작하기까지의 사이에 해제된다.
(4) 반도체 칩(t)의 실장 공정
(4-1: 반도체 칩(t)의 이동 및 위치 검출)
반도체 칩(t)을 수취한 실장 툴(56)은, 실장 포지션으로 향해서 기억부(61)에 미리 설정된 이동 궤적으로 이동한다. 반도체 칩(t)은, 전극 형성면(칩 상면)이 아래를 향한 상태에서 실장 툴(56)에 유지되어 있다. 반도체 칩(t)을 유지한 실장 툴(56)을 실장 포지션으로 이동시키는 도중에, 제3 카메라(57) 위를 통과시킨다. 이 때, 제3 카메라(57) 상에서 실장 툴(56)의 이동을 일단 정지시켜, 반도체 칩(t)의 2개의 얼라인먼트 마크를 제3 카메라(57)로 촬상한다. 이 촬상 화상으로부터 각 얼라인먼트 마크의 위치를 검출하고, 검출된 위치에 기초하여 실장 툴(57)에 대한 반도체 칩(t)의 위치 어긋남을 구한다. 촬상이 완료되면, 실장 툴(56)의 이동을 재개한다.
(4-2: 반도체 칩(t)의 실장)
실장 툴(56)에 유지된 반도체 칩(t)이 촬상된 후, 실장 툴(56)을 실장 포지션으로 이동시켜, 실장 포지션에 위치하게 된 지지 기판(W) 상의 실장 영역에 대하여 반도체 칩(t)을 실장한다. 이 때, 제3 카메라(57)에 의한 반도체 칩(t)의 위치 검출 결과, 실장 툴(56)에 대하여 반도체 칩(t)이 위치 어긋남을 일으킨 경우에는, 검출된 위치 어긋남을 보정하도록 실장 툴(56)의 이동을 보정하여, 실장 툴(56)을 실장 포지션에 위치시킨다. 또한, 공정 (2-2)에 있어서 지지 기판(W)의 기울기 θ가 검출된 경우에는, 이 기울기 θ도 실장 툴(56)로 보정한다. 이 후, 실장 툴(56)을 하강시켜 반도체 칩(t)을 지지 기판(W)의 소정의 실장 영역에 가압하여 실장한다.
지지 기판(W)에 대한 반도체 칩(t)의 접합은, 지지 기판(W)의 표면, 또는 반도체 칩(t)의 하면에 미리 첨부되어 있는 다이 어태치 필름(Die Attach Film: DAF)의 점착력을 이용하여 이루어진다. 반도체 칩(t)의 접합은, 스테이지(21)에 히터를 설치해 두고, 가열된 지지 기판(W)에 대하여 반도체 칩(t)을 가압하여 실시하여도 좋다. 히터는 실장 툴(56)에 내장시키더라도 좋다. 반도체 칩(t)을 미리 설정된 시간만큼 가압하면, 반도체 칩(t)의 흡착을 해제하여, 실장 툴(56)을 원래의 높이까지 상승시킨다. 실장이 완료된 실장 툴(56)은 수취 포지션으로 향해서 이동한다.
전술한 반도체 칩(t)의 실장 공정 동작과 병행하여, 웨이퍼 링 홀더(12)에 유지된 웨이퍼 링(11) 상의 반도체 칩(t)의 피치 이송(이어서 취출되는 반도체 칩을 취출 포지션으로 위치시키는 동작)과, 반도체 칩(t)의 위치 검출(공정 (3)에 있어서의 (3-1)과 같은 동작)과, 다른 쪽(우측) 이송부(40B)의 흡착 노즐(44)에 의한 반도체 칩(t)의 취출(공정 (3)에 있어서의 (3-2)와 같은 동작)과, 또 다른 쪽(우측) 실장부(50B)의 실장 툴(56)에 의한 반도체 칩(t)의 수취(공정 (3)에 있어서의 (3-3)과 같은 동작)을 실행한다.
실장이 완료된 실장부(50A)의 실장 툴(56)을 수취 포지션으로 향해서 이동시키는 것과 동시에 병행하여, 수취 포지션에서 반도체 칩(t)을 수취한 다른 쪽 실장부(50B)의 실장 툴(56)의 실장 포지션으로의 이동을 시작한다. 스테이지(21)는, 다음 실장 영역을 실장 포지션에 위치시키도록 피치 이동을 시작한다. 실장 포지션에 위치하게 된 실장부(50B)의 실장 툴(56)은, 실장부(50A)와 같은 동작(공정 (4)에 있어서의 (4-1) 및 (4-2)와 같은 동작)을 행함으로써, 반도체 칩(t)을 지지 기판(W)의 소정의 실장 영역에 가압하여 실장한다. 실장이 완료된 실장 툴(56)은 수취 포지션으로 향해서 이동한다.
전술한 실장부(50A)의 실장 툴(56)에 의한 반도체 칩(t)의 수취 동작 및 실장 동작과, 실장부(50B)의 실장 툴(56)에 의한 반도체 칩(t)의 수취 동작 및 실장동작을, 웨이퍼 링(11)의 반도체 칩(t)이 없어질 때까지 교대로 반복해서 행한다. 즉, 좌우의 이송부(40A, 40B)의 흡착 노즐(44)은 반도체 칩(t)의 취출을 교대로 행하고, 좌우의 실장부(50A, 50B)의 실장 툴(56)은 반도체 칩(t)의 수취와 실장을 교대로 행한다. 이와 같이 하여, 웨이퍼 링(11)의 반도체 칩(t)이 없어질 때까지 2개의 실장부(50A, 50B)로 반도체 칩(t)의 실장이 교대로 행해진다.
또한, 후술하는 도 12에 도시한 것과 같이, 하나의 실장 영역(MA)에 복수의 반도체 칩(t1∼t3)을 실장하는 경우에는, 전술한 바와 같이 1번째 반도체 칩(t1)의 실장이 완료된 후, 부품 공급부(10)에 2번째 반도체 칩(t2)이 탑재된 웨이퍼 링(11)을 세팅하고, 기판 반송부(30)의 로더에는 1번째 반도체 칩(t1)이 실장된 지지 기판(W)을 세팅한다. 그리고, 전술한 동작과 같은 동작을 실행함으로써, 1번째 반도체 칩(t1)이 실장된 각 실장 영역(MA)에 대하여 2번째 반도체 칩(t2)의 실장을 순차 행한다. 이와 같이 하여, 2번째 반도체 칩(t2)이 반도체 칩(t1)이 실장된 모든 실장 영역(MA)에 실장되었다면, 부품 공급부(10)에 3번째 반도체 칩(t3)이 탑재된 웨이퍼 링(11)을 세팅하고, 또한 기판 반송부(30)의 로더에 반도체 칩(t1, t2)이 실장된 지지 기판(W)을 세팅하여, 같은 동작에 의해서 3번째 반도체 칩(t3)의 실장을 행한다. 이와 같이 하여, 지지 기판(W)의 각 실장 영역(MA)에 복수의 반도체 칩(t1∼t3)을 실장한다.
하나의 실장 영역(MA)에 복수의 반도체 칩(t1∼t3)을 실장하는 경우, 상기한 것과 같이 1번째 반도체 칩(t1)을 모든 지지 기판(W)에 실장 완료한 후에, 2번째 반도체 칩(t2)으로 전환하는 실장 방법에 한정되는 것은 아니다. 예컨대, 1장의 지지 기판(W)에 대하여 1번째 반도체 칩(t1)을 실장 완료하면, 2번째 반도체 칩(t2)으로 전환하도록 하여도 좋다. 3번째 반도체 칩(t3)도 마찬가지로, 1장의 지지 기판(W)에 대하여 2번째 반도체 칩(t2)을 실장 완료하면 3번째 반도체 칩(t3)으로 전환하도록 한다. 즉, 지지 기판(W) 단위로 복수 품종의 반도체 칩(t)의 실장을 행하도록 하여도 좋다. 이 경우, 하나의 지지 기판(W)에 대하여 모든 품종의 반도체 칩(t)을 실장 완료할 때까지 지지 기판(W)을 스테이지(21) 상에서 떼어내지 않기 때문에, 복수 품종의 반도체 칩(t)의 실장 정밀도를 더욱 향상시킬 수 있다.
상기한 각 품종의 반도체 칩(1)을 모든 지지 기판(W)에 실장하는 방법에 있어서, 1번째 품종의 반도체 칩(t1)을 실장 완료한 지지 기판(W)은 스테이지(21) 상에서 일단 반출되고, 2번째 품종의 반도체 칩(t2)을 실장할 때에 스테이지(21) 상에 다시 배치된다. 이 때문에, 1번째 품종의 반도체 칩(t1)을 실장할 때와 2번째 품종의 반도체 칩(t2)을 실장할 때에 있어서, 스테이지(21) 상에서의 지지 기판(W)의 위치에 틀어짐, 즉 배치 위치의 어긋남이 생긴다. 스테이지(21) 상에서 가끔 같은 위치가 되는 경우도 있지만 대개는 어긋나게 된다. 글로벌 인식으로 지지 기판(W)의 위치를 인식하고 있다고는 해도 인식 오차 등의 요인으로 지지 기판(W)의 인식 위치에 어긋남이 생길 가능성이 있다. 따라서, 그 만큼 1번째 품종과 2번째 품종의 상대 위치 정밀도가 저하하는 것을 생각할 수 있다. 이에 대하여, 1번째 품종의 반도체 칩(t1)과 2번째 품종의 반도체 칩(t2)을, 스테이지(21)로부터 지지 기판(W)을 치우는 일 없이 계속해서 실장한 경우, 인식 오차에 의한 위치 어긋남을 방지할 수 있다. 따라서, 1번째 품종과 2번째 품종의 상대 위치 정밀도를 향상시킬 수 있다.
지지 기판(W)의 복수의 실장 영역의 각각에 실장하는 반도체 칩(t)은 1 품종에 한정되는 것이 아니다. 하나의 지지 기판(W)을 복수의 영역으로 구분하고, 영역마다 다른 품종의 반도체 칩(t)을 실장하는 것도 가능하다. 예컨대, 지지 기판의 반인 제1 영역에 A 품종의 반도체 칩(ta)을 실장하고, 나머지 반인 제2 영역에 B 품종의 반도체 칩(tb)을 실장하도록 하여도 좋다. A 품종의 반도체 칩(ta)이 실장된 제1 영역에서는 A 품종의 반도체 패키지가 제조된다. B 품종의 반도체 칩(tb)이 실장된 영역에서는 B 품종의 반도체 패키지가 제조된다.
이 경우, A 품종의 반도체 칩(ta)과 B 품종의 반도체 칩(tb)에서는, 후속 공정에서 형성되는 재배선층의 회로 패턴이 다르기 때문에, 재배선 형성용의 노광 패턴도 다르게 된다. 이 때문에, 반도체 칩(ta, tb)의 실장 오차를 노광 공정에서 보정하는 것은 점점 어렵게 되는 것을 생각할 수 있다. 실시형태의 실장 장치 및 실장 방법을 적용한 경우, A 품종의 반도체 칩(ta)과 B 품종의 반도체 칩(tb)의 사이라도 높은 상대 위치 정밀도로 실장하는 것이 가능하다. 따라서, A 품종의 반도체 칩(ta)이 실장된 영역에 대한 노광 처리와 B 품종의 반도체 칩(tb)이 실장된 영역에 대한 노광 처리를 일괄적으로 행할 수 있게 되어, 생산 효율을 향상시킬 수 있다.
제1 영역에 A 품종의 반도체 칩(ta)을 실장하고, 제2 영역에 B 품종의 반도체 칩(tb)을 실장함에 있어서, A 품종의 반도체 칩(ta)과 B 품종의 반도체 칩(tb)의 사이즈가 다른 경우 등, A 품종의 실장 피치와 B 품종의 실장 피치가 다른 경우도 있다. 이러한 경우에는, A 품종의 반도체 칩(ta)을 실장할 때와 B 품종의 반도체 칩(tb)을 실장할 때에 있어서, 스테이지(21)의 이송량을 전환함으로써, 복수 품종의 반도체 칩(ta, tb)을 지지 기판(W)의 복수의 영역에 양호하게 실장할 수 있다. 마찬가지로, 지지 기판(W)의 제1 영역에 제1 멀티 칩 패키지를 구성하는 C 품종과 D 품종의 반도체 칩의 조합을 실장하고, 제2 영역에 제2 멀티 칩 패키지를 구성하는 E 품종과 F 품종의 반도체 칩의 조합을 실장하도록 하여도 좋다. 이들 중 어느 실장에서나, 1 품종의 반도체 칩(t)씩 복수의 지지 기판(W)에 실장하도록 하여도 좋고, 지지 기판(W) 단위로 복수 품종의 반도체 칩을 실장하도록 하여도 좋다. 이들의 구체적인 실장 공정은 전술한 것과 같다.
또한, 이러한 경우에도, 지지 기판(W)의 글로벌 마크의 인식은 맨 처음에 1회 행하면 되고, 반도체 칩(t)을 실장하는 영역이 제1 영역에서 제2 영역으로 옮겨갈 때에 다시금 지지 기판(W)의 글로벌 마크를 인식하지 않고서 끝낼 수 있다. 또한, 스테이지(21)에 히터를 설치하거나 하여 지지 기판(W)을 가열하는 경우에는, 반도체 칩(t)이 먼저 실장되는 제1 영역과 후에 실장되는 제2 영역에서 스테이지(21)의 보정 데이터를 전환하도록 하여도 좋다. 이와 같이 함으로써, 제1 영역에 A 품종의 반도체 칩(ta)을 실장하고 있는 사이에, 지지 기판(W)에 있어서의 제2 영역에 대응하는 부분의 열팽창량이 확대되었을 때라도, 그것에 대응하는 것이 가능하게 되기 때문에, 반도체 칩(t)(tb)의 실장 정밀도를 높은 정밀도로 유지할 수 있다. 전술한 것과 같은 지지 기판(W) 단위로 복수 품종의 반도체 칩(t)의 실장을 행하는 경우에는, 부품 공급부(10)로서 테이프 피더에 의한 칩 공급 기구를 이용하여, 복수 품종에 대응한 복수의 테이프 피더를 장비하도록 하면 된다.
전술한 1 품종의 반도체 칩(t), 혹은 복수 품종의 반도체 칩(t1, t2, t3) 또는 반도체 칩(ta, tb) 등의 실장이 종료된 지지 기판(W)은, 이하에 나타내는 후속 공정에 보내지고, 이에 따라 반도체 패키지와 같은 패키지 부품이 제작된다. 즉, 반도체 칩의 실장이 종료된 지지 기판(W)은, 밀봉 공정 및 재배선층의 형성 공정으로 순차 보내진다. 밀봉 공정에서는, 지지 기판(W) 상에 실장된 반도체 칩 사이의 간극에 수지가 충전되고, 이에 따라 의사 웨이퍼가 형성된다. 의사 웨이퍼는 재배선층 형성 공정으로 보내진다. 재배선층 형성 공정에서는, 반도체 웨이퍼의 제조 프로세스에 있어서의 회로의 형성 공정, 즉 레지스트 재료 등의 감광재의 도포 공정, 감광재의 노광 및 현상 공정, 에칭 공정, 이온 주입 공정, 레지스트의 박리 공정 등이 실시되고, 이들 공정에 의해 의사 웨이퍼의 반도체 칩 상에 재배선층이 형성된다. 재배선층이 형성된 의사 웨이퍼는 다이싱 공정으로 보내지고, 거기서 의사 웨이퍼를 개편화함으로써 반도체 패키지와 같은 패키지 부품이 제조된다.
이와 같이 실시형태의 패키지 부품의 제조 방법은, 도 14에 도시한 것과 같이, 지지 기판(W)의 복수의 실장 영역의 각각에 전자 부품을 실장하는 실장 공정 (S1)과, 복수의 실장 영역에 실장된 전자 부품을 일괄적으로 밀봉함으로써 의사 웨이퍼를 형성하는 밀봉 공정 (S2)과, 의사 웨이퍼의 전자 부품 상에 재배선층을 형성하는 재배선 공정 (S3)과, 의사 웨이퍼를 다이싱하여 패키지 부품을 제조하는 다이싱 공정 (S4)를 포함한다. 재배선층 형성 공정 (S3)은, 상기한 것과 같이 감광재의 도포 공정 (S31), 감광재의 노광 및 현상 공정 (S32), 에칭 공정 (S33), 이온 주입 공정 (S34), 레지스트의 박리 공정 (S35) 등을 포함한다. 실시형태의 패키지 부품의 제조 방법에 있어서의 전자 부품의 실장 공정은 실시형태의 전자 부품의 실장 방법에 기초하여 실시된다. 실시형태의 패키지 부품의 제조 방법에 있어서, 지지 기판(W)의 각 실장 영역에 실장되는 전자 부품은, 전술한 바와 같이 하나의 반도체 칩(t)이라도 좋고, 또한 복수 종의 반도체 칩이나 동일한 품종의 복수의 반도체 칩이라도 좋다. 전자 부품의 품종이나 수는 특별히 한정되는 것은 아니다.
실시형태의 실장 장치(1)에 있어서는, 2개의 실장부(50A, 50B)의 실장 툴(56)의 이동을, 반도체 칩(t)의 수취 포지션에서부터 실장 포지션까지의 일정 경로로 하고 있음과 더불어, 2개의 실장부(50A, 50B)의 실장 툴(56)에 의한 실장 포지션을 일정한 위치로 하고 있다. 또한, 지지 기판(W)의 각 실장 영역은, 스테이지부(20)의 XY 이동 기구에 의해 실장 포지션에 순차 위치하게 된다. 이 때, 스테이지부(20)의 XY 이동 기구에 의한 스테이지(21)의 이동은, 미리 취득해 둔 스테이지(21)의 이동 위치 오차에 기초한 보정 데이터를 이용하여 보정된다. 따라서, 2개의 실장부(50A, 50B)의 이동 오차와 스테이지(21)의 이동 위치 오차에 기초한 반도체 칩(t)의 실장 오차를 최대한 저감시킬 수 있다. 이와 같이 하여, 2개의 실장부(50A, 50B)를 이용함에 따른 반도체 칩(t)의 실장 시간(실장 장치(1)로서의 1개의 반도체 칩(t)의 실장에 드는 택트 타임)의 저감과 반도체 칩(t)의 실장 정밀도의 향상을 양립시킬 수 있다.
즉, 2개의 실장부(50A, 50B)의 실장 툴(56)은, 각각 반도체 칩(t)의 수취 포지션에서부터 실장 포지션까지의 일정 경로를 이동할 뿐이기 때문에, 가령 이동 오차가 생겼다고해도 한 번의 조정(캘리브레이션)으로 실장 포지션에의 위치 부여를 수정할 수 있다. 또한, 2개의 실장부(50A, 50B)가 동일한 실장 포지션에서 실장 동작을 행하기 때문에, 개별의 실장 포지션에서 실장하는 경우와 비교하여 실장 정밀도를 향상시킬 수 있음과 더불어, 실장 헤드의 이동 위치의 조정(캘리브레이션)을 단시간에 행할 수 있다.
더구나, 스테이지(21)의 이동 위치 오차를 보정 데이터를 이용하여 보정하기때문에, 미리 설정된 피치로 정밀도 좋게 이동시킬 수 있고, 이에 따라 지지 기판(W)의 각 실장 영역의 실장 포지션에의 위치 부여 정밀도를 높일 수 있다. 이 때문에, ±5 ㎛ 이하의 실장 정밀도와 0.6초 이하의 택트 타임을 동시에 달성할 수 있다. 그 결과, 실장 영역마다 위치 검출용의 마크가 마련되어 있지 않은 지지 기판(W)에 대하여, 반도체 칩(t)을 포함하는 전자 부품을 상호의 간격이 미리 설정된 간격이 되도록 정밀도 좋게 실장할 수 있고, 또한 지지 기판(W) 상에 반도체 칩(t)을 포함하는 전자 부품을 생산성 좋게 실장할 수 있다. 즉, 2개의 실장부(50A, 50B)에 의한 교대 실장에 의해서, 반도체 칩(t)의 실장에 드는 택트 타임의 단축을 도모할 수 있음과 더불어, 공통의 일정 위치에서의 실장과 스테이지(21)의 이동 오차의 보정에 의해, 실장 정밀도 향상 효과와 생산성 저하 방지 효과를 얻을 수 있다.
예컨대, 2개의 실장 헤드가 별개의 일정 위치에서 반도체 칩을 실장하는 경우를 생각한다. 이 경우, 2개의 실장 헤드의 각각의 일정 위치로의 이동 위치의 조정(캘리브레이션)을 행할 필요가 있다. 통상 이러한 조정은 각각의 일정 위치에 배치한 카메라를 이용하여 행한다. 이 카메라 사이의 좌표를 맞출 때에 오차가 생기면, 그 오차가 2개의 실장 헤드 사이의 실장 오차로서 표시된다.
또한, 2개의 실장 헤드가 별개의 일정 위치에서 반도체 칩을 실장하는 경우, 지지 기판 상에 있어서의 반도체 칩을 실장하는 위치가 2 곳이 된다. 이동 오차는 장소에 따라 다르기 때문에, 이동 오차는 2 곳에서 따로따로 측정할 필요가 있다. 1 곳에서의 이동 오차의 측정에는 예컨대 3시간 정도가 걸린다. 구체적으로는, 300 mm×300 mm의 지지 기판에 관해서, 행렬형으로 3 mm 간격으로 설정한 측정점에 관해서 이동 오차를 측정하는 경우, 기판 상의 측정점의 수는, 세로 방향: 300 mm/3 mm=100점, 가로 방향: 300 mm/3 mm=100점, 100점×100점으로 10000점이 된다. 1점의 측정에 관해서 2초 걸린다고 하면, 10000점×2초=20000초=약 5시간 33분이 된다. 여기서, 1점의 측정에 관해서 2초 걸린다고 한 것은, 스테이지를 정지시켰을 때에 발생하는 진동이 수습되는 데 1초를 다소 넘는 정도의 대기 시간을 예상했기 때문이다. 이 때문에, 2개의 실장 헤드가 별개의 일정 위치에서 반도체 칩을 실장하는 경우에는, 실시형태의 실장 장치(1)에 비해서 약 5시간 30분만큼 쓸데없이 준비 시간이 걸린다. 이 시간만큼의 생산량이 감소한다.
또한, 2개의 카메라를 이용하여 동시 병행하여 2 곳에서 측정을 하면, 측정 시간은 1 곳인 경우와 대략 동등하게 할 수 있다. 그러나, 2개의 카메라의 좌표계를 맞추기 위한 캘리브레이션을 행할 필요가 있어, 그 때에 오차가 생길 우려가 있다. 이것은 위치 정밀도를 저하시키는 요인이 된다. 또한, 카메라가 2개 필요하기 때문에 비용도 증가한다.
더욱이, 지지 기판(W)의 스테이지(21)를 이동시키지 않고서 실장 헤드를 각 실장 영역으로 이동시키는 구성으로 하여, 실장 헤드 측에서 보정 데이터를 작성하는 것을 생각하면, 기판 스테이지 측에서 보정 데이터를 작성하는 경우와 비교하여 방대한 보정 데이터가 필요하게 되어, 캘리브레이션에 드는 시간이 장대화된다. 즉, 실장 헤드는 기판 스테이지와는 달리, 기판 상에 반도체 칩을 실장하는 관계상 상하 이동 기구가 필수가 된다. 그 때문에, 보정 데이터를 작성함에 있어서는, 실장 헤드의 XY 이동 장치의 기복에 의한 이동 오차 외에, 실장 헤드의 상하 이동에서 기인한 XY 방향의 위치 어긋남도 고려할 필요가 있다.
구체적으로는, 실장 헤드를 지지하는 프레임(예컨대 Y축 이동 장치)이 좌우 방향에서 동일한 위치에 있었다고 해도, 실장 헤드를 지지하는 가동체가 우측으로 요동하고 있는 경우와 좌측으로 요동하고 있는 경우에 있어서, 스테이지(21) 상의 지지 기판(W)에 반도체 칩(t)을 실장하는 높이까지 하강한 위치에서의 실장 헤드 선단의 수평 방향 위치가 크게 달라져 버린다. 이 때문에, 실장 헤드의 X 방향 이동 시 또는 Y 방향 이동 시의 사행뿐만 아니라, 실장 헤드를 지지하는 가동체의 요동도 실장 위치 어긋남의 요인에 더해지게 된다. 따라서, 스테이지(21) 측에서는 큰 이동 오차가 생기지 않고서 끝난, 전술한 교정 기판(71)의 도트 마크(72)의 피치인 3 mm 미만의 이동이라도, 실장 헤드 측에서는 실장 툴에 큰 이동 오차(예컨대 5 ㎛ 이상)가 생길 우려가 있다.
그래서, 실장 헤드 측에서 보정 데이터를 작성함에 있어서는, 3 mm보다도 짧은 간격, 예컨대 1 mm 피치 등의 짧은 간격마다 이동 위치 어긋남을 측정할 필요가 있다고 생각된다. 만일 300 mm×300 mm의 이동 범위에 대하여 1 mm 피치로 이동 위치 어긋남을 측정했다고 하면, 300점×300점으로 90000점에서의 측정이 필요하게 되어, 3 mm 피치로 측정하는 경우(3 mm 피치에서는 10000점)와 비교하여 측정 부위가 9배가 된다. 따라서, 측정 시간도 9배가 되어, 5시간 33분×9=49시간 30분 걸리게 된다. 이래서는 실용적이지 않다.
더구나, 가동체의 요동에 더하여, 기판 스테이지 측에 상하 방향의 기복이 있었던 경우에는, 반도체 칩을 지지 기판에 실장할 때에, 높이 위치가 지지 기판 상의 장소에 따라 다르게 된다. 실장 헤드의 가동체가 경사져, 실장 헤드의 상하 이동의 방향이 수직 방향에 대하여 기울어져 있으면, 실장면(기판 표면)의 높이의 차이로 실장 위치가 수평 방향으로 틀어지게 된다. 이러한 것도 고려하면, 보정 데이터의 측정이 보다 복잡하게 되고, 또한 보정 데이터의 작성에 많은 시간이 필요하다. 또한, 보정 정밀도 자체가 저하할 우려가 있다.
이상의 점에서, 2개의 실장부(50A, 50B)에 의한 실장 포지션을 동일한 일정 위치로 하면서 또한 지지 기판(W)이 배치된 스테이지(21)를 이동시켜 각 실장 영역을 순차 실장 포지션에 위치시키도록 함과 더불어, 스테이지(21)의 이동 오차를 보정 데이터를 이용하여 보정하는 구성을 갖춘 실장 장치(1)는, 실장 정밀도의 향상과 택트 타임의 단축을 양립시키고, 또한 높은 생산성을 얻음에 있어서 유효하다는 것을 알 수 있다.
실시형태의 실장 장치(1)는, 도 12에 도시한 것과 같이, 하나의 실장 영역(MA)에 복수 종류의 반도체 칩(t1, t2, t3) 등을 실장하는 경우, 혹은 1 종류 또는 복수 종류의 반도체 칩(t)과 다이오드나 콘덴서 등을 실장하는 경우에 유효하다. 전술한 바와 같이, 하나의 실장 영역에 복수 종류의 전자 부품을 실장하는 경우, 하나의 실장 영역(패키지) 내에서의 복수의 전자 부품의 상대적 위치 어긋남이 생길 우려가 있기 때문에, 하나의 실장 영역(패키지)에 하나의 반도체 칩을 넣는 싱글 칩 패키지에 적용할 수 있는 실장 오차를 노광 시에 수정한다고 하는 기술을 적용할 수 없다. 이 때문에, 복수의 전자 부품의 실장 시의 위치 정밀도 자체를 높일 필요가 있다. 이러한 점에 대하여, 실시형태의 실장 장치(1)는 반도체 칩(t)을 포함하는 전자 부품 개개의 실장 정밀도를 높일 수 있기 때문에, 하나의 실장 영역 내에 복수의 전자 부품을 실장하는 경우에 있어서도, 하나의 실장 영역 내에서의 복수의 전자 부품의 상대적 위치 정밀도를 높일 수 있게 된다.
{한 쌍의 실장부(50)에 의한 위치 어긋남 보정}
2개의 실장부(50A, 50B)를 이용하는 경우, 이들 실장부(50A, 50B)의 실장 툴(56) 사이에 상대적 위치 어긋남이 생길 우려가 있다. 이러한 점에 대해서는, 실장 포지션의 아래쪽에 카메라를 배치하여, 실장 포지션에 위치하게 된 실장 툴(56)의 위치를 각각 검출하여, 이들 실장 툴(56)의 상대 위치의 어긋남을 검출하여 보정하는 것이 유효하다. 2개의 실장 툴(56) 사이의 상대적 위치 어긋남의 검출에는, 도 4에 도시하는 제4 카메라(23)가 이용된다. 제4 카메라(23)는 스테이지(21)의 앞쪽 단부에 상향으로 부착되어 있다. 제4 카메라(23)는 실장 포지션에 위치하게 된 실장 툴(56)을 아래에서 촬상한다. 제4 카메라(23)에 의한 촬상 시에는, 스테이지(21)의 이동에 의해 제4 카메라(23)를 실장 포지션의 바로 아래로 이동시킨다. 제4 카메라(23)는 제3 인식부로서 기능하는 것이다.
2개의 실장 툴(56)의 이동 위치 어긋남은, 실장 툴(56)에 반도체 칩(t)을 유지시킨 상태에서 검출한다. 또한, 위치 어긋남은, 교정용으로 제작된 더미 반도체 칩을 이용하여 검출하여도 좋다. 또한, 반도체 칩을 이용하지 않고서 실장 툴(56)의 흡착 구멍이나 실장 툴(56)의 유지면에 형성한 마크를 이용하여, 실장 툴(56)의 위치 어긋남을 검출하여도 좋다. 우선, 전술한 공정 (3)의 동작에 의해 실장 툴(56)에 반도체 칩(t)을 유지시키고, 공정 (4)의 (4-1)의 동작을 행하여 반도체 칩(t)의 위치 어긋남을 검출하고, 검출된 위치 어긋남을 보정하여 실장 툴(56)을 실장 포지션에 위치시킨다(4-2). 실장 포지션에 위치하게 된 실장 툴(56)에 유지된 반도체 칩(t)을 제4 카메라(23)로 촬상한다. 제어부(60)는, 제4 카메라(23)의 촬상 화상에 기초하여 반도체 칩(t)의 위치를 검출하고, 이 위치 데이터와 미리 기억부(61)에 기억시켜 놓은 정규 위치를 비교하여, 반도체 칩(t)의 위치 어긋남을 검출한다. 실장 툴(56)에 이동 위치 어긋남이 없으면, 반도체 칩(t)은 실장 포지션에 위치 어긋남 없이 위치하게 된다. 위치 어긋남이 생긴 경우, 그 위치 어긋남이 실장 헤드(55)의 이동 위치 어긋남으로 된다.
상기한 실장 포지션에 위치하게 된 반도체 칩(t)의 촬상 및 위치 어긋남의 검출을, 좌우의 실장부(50A, 50B)의 실장 툴(56)에 대하여 각각 행한다. 양쪽의 실장 툴(56)의 이동 위치 어긋남을 비교하여 차가 생긴 경우에는, 한쪽의 실장부(50A)의 실장 툴(56)을 기준으로 하여, 다른 쪽 실장부(50B)의 실장 툴(56)의 이동 위치를, 구한 차분을 없애는 만큼 보정한다. 이와 같이 함으로써, 2개의 실장부(50A, 50B)를 이용함에 따른 실장 오차의 발생을 해소할 수 있다.
실장 툴(56)의 위치 어긋남 보정은, 상기한 한쪽의 실장부(50A)의 실장 툴(56)의 이동 위치에 다른 쪽 실장부(50B)의 실장 툴(56)의 이동 위치를 맞춰 넣는 것에 한하지 않는다. 예컨대, 좌우의 실장 툴(56) 모두 미리 정해 놓은 기준 실장 위치에 대하여 이동 위치를 맞춰 넣도록 보정하여도 좋다. 이와 같이 하는 쪽이 위치 맞춤 정밀도를 높일 수 있다. 왜냐하면, 한쪽의 실장 툴(56)의 이동 위치에 다른 쪽 실장 툴(56)의 이동 위치를 맞추는 경우, 기준이 되는 한쪽의 실장 툴(56)의 이동 위치 자체에 일정량의 변동을 포함하게 된다. 같은 위치로 이동하고 있는 것처럼 보이더라도, 기계적인 오차 등에 의해 1 ㎛라든가 2 ㎛라든가 어긋남이 생긴다. 이러한 변동을 포함하는 위치에 대하여 다른 쪽 실장 툴을 위치 맞춤하는 경우, 한쪽의 실장 툴(56)의 이동 위치의 변동 이상의 정밀도로 다른 쪽 실장 툴(56)의 이동 위치를 맞추는 것은 곤란하게 된다. 실장 위치에 대한, 다른 쪽 실장 툴(56)의 위치 결정 정밀도는 한쪽의 실장 툴(56)보다도 나빠진다. 이에 대하여, 양쪽 실장 툴(56)의 이동 위치를 기준 실장 위치에 대하여 위치 맞춤하는 경우, 기준 실장 위치 자체에 위치 변동이 포함되는 일은 없기 때문에, 양쪽의 실장 툴(56)을 실장 위치에 대하여 동일한 정도의 정밀도로 위치 맞춤할 수 있다.
실장 헤드(55)(실장 툴(56))의 이동 위치 어긋남의 검출은, 예컨대 모터의 발열 등에 의해 실장 헤드(55)의 자세 변형이 생길 우려가 있는 경우에는, 실장 동작이 시작된 후에 설정 타이밍(설정되었을 때 또는 설정된 실장 횟수)마다 실장 헤드(55)의 이동 위치 어긋남의 유무를 검출하도록 하여도 좋다. 이에 따라, 반도체 칩(t)의 실장 정밀도를 더욱 향상시킬 수 있다. 전술한 바와 같이, 반도체 칩(t)의 실장(접합)을 보조하는 히터를 이용하는 경우, 히터의 가열에 의한 열팽창(열변형)에 의해서 실장 헤드(55)에 이동 위치 오차가 생기는 경우가 있다. 이러한 점에 대하여도, 실장 툴(56)에 유지된 반도체 칩(t)을 제4 카메라(23)로 촬상하여 위치 어긋남을 검출하는 공정을, 미리 설정한 타이밍마다 실시하는 것은 유효하다.
상기한 실시형태에서는, 일정한 실장 위치로서의 일정한 실장 포지션에 지지 기판(W)의 각 실장 영역 및 좌우의 실장부(50A, 50B)의 실장 툴(56)을 위치시키는 것으로 하여 설명했다. 이 일정한 실장 위치란, 실장 장치(1)에 있어서 항상 변하지 않는 동일한 위치라도 좋고, 예컨대 지지 기판(W)의 크기 등의 조건에 따라서 설정 변경이 가능한 위치라도 좋으며, 적어도 실장 대상이 되는 전자 부품의 실장 시작부터 실장 완료까지의 동안에 일정하게 유지된 위치면 된다. 또한, 일정한 실장 위치를 설정 변경이 가능한 위치로 하는 경우, 설정 위치마다 스테이지(21)의 이동 오차를 보정하는 보정 데이터를 취득해 두고서, 실장 위치를 설정 변경했을 때는, 스테이지(21)의 이동 오차의 보정에 이용하는 보정 데이터를 설정 변경한 실장 위치에 대응하는 보정 데이터로 전환하도록 하면 된다.
또한, 스테이지(21)의 이동 오차를 보정하는 보정 데이터는, 스테이지(21)의 이동 가능한 범위 전역에서 취득하여도 좋으며, 적어도 지지 기판(W) 상의 각 실장 영역을 실장 위치에 위치시킬 때에 스테이지(21)가 이동하는 범위 내에서 취득하도록 하면 된다. 더욱이, 스테이지(21)의 이동 오차를 보정하는 보정 데이터는, 스테이지(21)의 이동 위치 오차의 실측치 그 자체를 이용하여도 좋고, 이동 위치 오차를 상쇄하는 보정치 등, 실측치를 가공한 것이라도 좋으며, 요컨대 스테이지(21)의 이동 오차를 보정하기 위한 데이터면 된다.
전술한 실시형태에서는, 반도체 칩(t)의 전극 형성면(상면)이 아래를 향하는 상태, 즉 지지 기판(W)의 상면에 대향하는 상태에서 실장하는 페이스다운 본딩의 예를 설명했지만, 실시형태의 실장 장치 및 실장 방법은 이것에 한정되는 것이 아니다. 실시형태의 패키지 부품의 제조 방법도 마찬가지이다. 실시형태의 실장 장치 및 실장 방법과 패키지 부품의 제조 방법은, 반도체 칩(t)의 전극 형성면이 위를 향하는 상태, 즉 지지 기판(W)의 상면에 반도체 칩(t)의 하면(전극 형성면과 반대쪽의 면)을 실장하는 페이스업 본딩에도 적용 가능하다. 또한, 실시형태의 실장 장치는 페이스업 본딩과 페이스다운 본딩의 겸용 장치로 할 수도 있다.
페이스업 본딩에 적용하는 경우에는, 이송부(40)와 실장부(50)의 사이에, 반도체 칩(t)을 일단 배치하기 위한 전달용 스테이지를 설치한다. 왜냐하면, 웨이퍼 링(11) 상에서 반도체 칩(t)은 전극 형성면이 위를 향한 상태로 지지되어 있다. 반도체 칩(t)을 흡착 유지한 이송부(40)의 이송 노즐(44)은, 전극 형성면이 위를 향한 상태 그대로 실장부(50)에 반도체 칩(t)을 전달해야 하지만, 이송 노즐(44)은 반도체 칩(t)의 전극 형성면을 흡착 유지하고 있기 때문에, 실장부(50)의 실장 툴(56)에 반도체 칩(t)을 직접 전달할 수 없다.
페이스업 본딩에 적용하는 경우에는, 이송부(40)의 반전 기구(43)를 필요로 하지 않는 대신에, 이송 노즐(44)을 XY 방향으로 이동할 수 있게 하는 XY 이동 기구를 설치하여, 이송 노즐(44)을 취출 포지션과 전달용 스테이지의 사이에서 이동할 수 있게 한다. 전달용 스테이지는 좌우의 이송부(40A, 40B)에 대응하여 각각 설치한다. 페이스업 본딩과 페이스다운 본딩의 겸용 장치에 적용하는 경우, 이송부(40)의 반전 기구(43)는 그대로이고, 전달용 스테이지와 이송 노즐(44)을 XY 방향으로 이동할 수 있게 하는 XY 이동 기구를 설치한 구성으로 한다. 페이스다운 본딩을 행하는 경우에는, 전달용 스테이지를 이용하지 않고서 실시형태와 같은 동작으로 반도체 칩(t)을 실장한다.
페이스업 본딩을 행하는 경우에는, 이송 노즐(44)로 반도체 칩(t)을 취출한 후, 반전 기구(43)로 이송 노즐(44)을 반전시키는 일 없이 XY 이동 기구에 의해 이송 노즐(44)을 전달용 스테이지 상으로 이동시킨다. 이동시킨 이송 노즐(44)에 의해서 반도체 칩(t)을 전달용 스테이지 상에 배치한다. 이 후, 전달용 스테이지 상에 실장부(50)의 실장 툴(56)을 이동시켜, 전달용 스테이지 상의 반도체 칩(t)을 흡착 유지하게 한다. 반도체 칩(t)은 전극 형성면을 위에 한 상태에서 전달용 스테이지 상에 배치되기 때문에, 실장부(50)의 실장 툴(56)은 반도체 칩(t)의 상면(전극 형성면)을 흡착하여, 반도체 칩(t)의 하면(전극 형성면과 반대측의 면)을 지지 기판(W)의 상면에 실장한다. 반도체 칩(t)의 구체적인 실장 공정은 전술한 실시형태와 마찬가지다.
실시예
이어서, 본 발명의 실시예와 그 평가 결과에 관해서 설명한다.
(실시예 1)
전술한 실시형태의 실장 장치(1)를 이용하여 이하의 조건으로 지지 기판 상에 반도체 칩의 실장을 실제로 행했다. 도 13에 지지 기판(W) 상에 반도체 칩(t)을 실장한 상태를 도시한다. 이 때, 목표 실장 정밀도는 ±5 ㎛ 이내, 목표 택트 타임은 0.6초 이내로 했다.
<실장 조건>
·반도체 칩(t)의 사이즈: 4 mm×4 mm
·실장 피치(세로×가로): 36 mm×36 mm
·실장수(세로×가로): 5개×5개(계 25개)
도 13에 도시한 것과 같이, 좌측 위를 시작점으로 하여, 반도체 칩(t)에 붙인 번호의 순으로 홀수번째의 반도체 칩(t)은 좌측의 실장부(50A)로 짝수번째의 반도체 칩(t)은 우측의 실장부(50B)로 교대로 실장을 행했다. 부품 공급부(10)로부터 1번째의 반도체 칩(t)을 취출하고 나서 최후(25번째)의 반도체 칩(t)의 실장이 완료될 때까지의 경과 시간은 14.5초였다. 이와 같이 하여, 지지 기판(W)에 실장한 25개의 반도체 칩(t)의 실장 위치 어긋남을 검사 장치를 이용하여 측정했다. 그 결과를 표 1에 나타낸다. 표 1에 있어서, 실장 영역 번호는 도 13의 반도체 칩(t)의 번호에 대응한다. 사용 실장 헤드의 란의 ○ 표시는 실장에 이용된 실장 헤드를 나타낸다. 예컨대, 실장 영역 번호 "1"이라면 좌측의 실장 헤드(55)를 이용하여 실장을 행했음을 나타내고 있다. 위치 어긋남의 란은, 각 실장 영역에 있어서의 반도체 칩(t)의 X 방향 및 Y 방향으로의 위치 어긋남량을 나타내고 있다. 또한, 단위는 마이크로미터[㎛]이다.
Figure 112019084971711-pat00001
표 1에 나타내는 것과 같이, 반도체 칩(t)의 X 방향에 있어서의 위치 어긋남의 최대치는 실장 영역 번호 15의 위치에 있어서의 3.0 ㎛이고, 최소치는 실장 영역 번호 10의 위치에 있어서의 -1.8 ㎛였다. 또한, Y 방향에 있어서의 위치 어긋남의 최대치는 실장 영역 번호 7의 위치에 있어서의 2.0 ㎛이고, 최소치는 실장 영역 번호 19의 위치에 있어서의 -0.8 ㎛였다. 25개의 반도체 칩(t)의 실장 정밀도는 모두 목표인 ±5 ㎛ 이내인 것이 확인되었다. 실장에 걸린 시간은 14.5초이기 때문에, 하나의 반도체 칩(t)의 실장에 드는 시간은 14.5초/25개=0.58초였다. 따라서, 택트 타임는 0.58초로, 목표인 0.6초 이내를 달성할 수 있었다. 또한, 실장에 걸린 시간이란, 부품 공급부(10)로부터 1번째 반도체 칩(t)을 픽업한 좌측의 이송부(40A)의 흡착 노즐(44)로부터 1번째 반도체 칩(t)을 수취한 좌측의 실장부(50A)의 실장 툴(56)이 실장 포지션의 바로 위쪽으로 이동하여 하강을 시작한 시점에서부터, 최후(25번째)의 반도체 칩(t)을 좌측의 실장부(50A)의 실장 툴(56)이 지지 기판(W) 상에 실장하여, 원래의 높이까지 상승을 끝낸 시점까지의 시간을 말한다. 이 시간을, 이 사이에 실장한 반도체 칩의 수(25개)로 나눔으로써 택트 타임을 구할 수 있다.
(비교예 1)
지지 기판(W)을 배치한 스테이지의 이동 보정 데이터를 이용하지 않는 것 이외에는, 실시예 1과 동일 조건으로 반도체 칩(t)을 지지 기판(W) 상에 실장했다. 지지 기판(W)에 실장한 25개의 반도체 칩(t)의 실장 위치 어긋남을 검사 장치를 이용하여 측정했다. 그 결과를 표 2에 나타낸다.
Figure 112019084971711-pat00002
표 2에 나타내는 것과 같이, 반도체 칩(t)의 X 방향에 있어서의 위치 어긋남의 최대치는 실장 영역 번호 21의 위치에 있어서의 19.5 ㎛이고, 최소치는 실장 영역 번호 10의 위치에 있어서의 -24.4 ㎛였다. 또한, Y 방향에 있어서의 위치 어긋남의 최대치는 실장 영역 번호 3의 위치에 있어서의 11.8 ㎛이고, 최소치는 실장 영역 번호 16의 위치에 있어서의 -11.7 ㎛였다. 따라서, 반도체 칩(t)의 실장 정밀도는 목표인 ±5 ㎛ 이내를 만족할 수 없었음이 확인되었다. 여기서, 하나의 반도체 칩(t)의 실장에 드는 택트 타임는 0.58초로, 실시예 1과 동일하다.
(실시예 2)
전술한 실시형태의 실장 장치(1)를 이용하여 이하의 조건으로 지지 기판 상에 반도체 칩의 실장을 실제로 행했다. 이 때, 목표 실장 정밀도는 ±5 ㎛ 이내로 했다.
<실장 조건>
·반도체 칩(t)의 사이즈: 4 mm×4 mm
·실장수(세로×가로): 20개×20개(계 400개)
·실장 피치(세로, 가로): 6 mm
실시예 1과 마찬가지로 좌측 위의 실장 영역을 시작점으로 하여, 반도체 칩(t)의 번호 순으로 홀수번째의 반도체 칩(t)은 좌측의 실장부(50A)로 짝수번째의 반도체 칩(t)은 우측의 실장부(50B)로 교대로 실장을 행했다. 이와 같이 하여, 지지 기판(W)에 실장한 400개의 반도체 칩(t)으로부터 48개의 반도체 칩(t)을 취출하여, 이들의 실장 위치 어긋남을 검사 장치를 이용하여 측정했다. 그 결과를 실시예 1과 마찬가지로 표 3에 나타낸다.
Figure 112019084971711-pat00003
(실시예 3)
전술한 실시형태의 실장 장치(1)를 이용하여 이하의 조건으로 지지 기판 상에 반도체 칩의 실장을 실제로 행했다. 이 때, 목표 실장 정밀도는 ±5 ㎛ 이내로 했다.
<실장 조건>
·반도체 칩(t)의 사이즈: 1 mm×1 mm
·실장수(세로×가로): 40개×51개(계 2040개)
·실장 피치(세로, 가로): 3 mm
실시예 1과 마찬가지로 좌측 위의 실장 영역을 시작점으로 하여, 반도체 칩(t)의 번호의 순으로 홀수번째의 반도체 칩(t)은 좌측의 실장부(50A)로 짝수번째의 반도체 칩(t)은 우측의 실장부(50B)로 교대로 실장을 행했다. 이와 같이 하여, 지지 기판(W)에 실장한 2040개의 반도체 칩(t)으로부터 48개의 반도체 칩(t)을 취출하여, 이들의 실장 위치 어긋남을 검사 장치를 이용하여 측정했다. 그 결과를 실시예 1과 마찬가지로 표 4에 나타낸다.
Figure 112019084971711-pat00004
(실시예 4)
전술한 실시형태의 실장 장치(1)를 이용하여 이하의 조건으로 지지 기판의 각 실장 영역 상에 제1 반도체 칩과 제2 반도체 칩의 실장을 실제로 행했다. 이 때, 목표 실장 정밀도는 ±5 ㎛ 이내로 했다.
<실장 조건>
·제1 반도체 칩(t)의 사이즈: 4 mm×4 mm
·제2 반도체 칩(t)의 사이즈: 1 mm×1 mm
·제1 반도체 칩(t)의 실장수(세로×가로): 5개×5개(계 25개)
·제2 반도체 칩(t)의 실장수(세로×가로): 5개×5개(계 25개)
·제1 반도체 칩의 실장 피치(세로, 가로): 36 mm
·제1 반도체 칩과 제2 반도체 칩의 간격: 0.5 mm
실시예 1과 마찬가지로 좌측 위의 실장 영역을 시작점으로 하여, 제1 반도체 칩(칩 A)(t)의 번호 순으로 홀수번째의 반도체 칩(t)은 좌측의 실장부(50A)로 짝수번째의 반도체 칩(t)은 우측의 실장부(50B)로 교대로 실장을 행했다. 이어서, 제2 반도체 칩(칩 B)(t)의 번호 순으로 홀수번째의 반도체 칩(t)은 좌측의 실장부(50A)로 짝수번째의 반도체 칩(t)은 우측의 실장부(50B)로 교대로 실장을 행했다. 이와 같이 하여, 지지 기판(W)에 실장한 합계 50개(제1 반도체 칩: 25개, 제2 반도체 칩: 25개)의 실장 위치 어긋남을 검사 장치를 이용하여 측정했다. 실장 위치 어긋남은, 제1 및 제2 반도체 칩(칩 A, B)의 각각 위치 어긋남과 제1 및 제2 반도체 칩(칩 A, B)의 상대 위치를 측정했다. 이들의 결과를 표 5에 나타낸다.
Figure 112019084971711-pat00005
전술한 실시형태에 있어서, 지지 기판(W)은 실장 영역마다 위치 검출용의 마크가 형성되어 있지 않고, 패키지 부품의 제조 공정의 과정에서 제거되는 것으로 하여 설명했지만, 이것에 한정되는 것은 아니다. 실시형태의 실장 장치 및 실장 방법에 따르면, 예컨대 실장 영역마다 위치 검출용의 마크가 있어, 패키지 부품의 일부로서 이용되는 기판에 대하여도, 당연하지만 위치 검출용의 마크에 의지하지 않고서 정밀도 좋게 또한 효율적으로 반도체 칩(전자 부품)을 실장할 수 있음은 물론이다.
또한, 본 발명의 몇 개의 실시형태를 설명했지만, 이들 실시형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규의 실시형태는 그 밖의 다양한 형태로 실시할 수 있는 것이며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 할 수 있다. 이들 실시형태나 그 변형은 발명의 범위나 요지에 포함됨과 더불어 청구범위에 기재된 발명과 그 균등한 범위에 포함된다.
1: 실장 장치, 10: 부품 공급부, 11: 웨이퍼 링, 12: 웨이퍼 링 홀더, 13: 제1 카메라, 20: 스테이지부, 21: 스테이지, 22: 제2 카메라, 23: 제4 카메라, 30: 기판 반송부, 40, 40A, 40B: 이송부, 43: 반전 기구, 44: 흡착 노즐, 47: 반전 아암, 50, 50A, 50B: 실장부, 51: 지지 프레임, 52: X 방향 이동 블록, 53: Y 방향 이동 장치, 55: 실장 헤드, 56: 실장 툴, 60: 제어부, 61: 기억부, W: 지지 기판, t: 반도체 칩.

Claims (8)

  1. 전자 부품이 실장되는 복수의 실장 영역을 갖는 지지 기판이 배치되는 스테이지와, 상기 복수의 실장 영역이 일정한 실장 위치에 순차 위치하게 되도록 상기 스테이지를 이동시키는 스테이지 이동 기구를 갖춘 스테이지부와,
    각각 상기 전자 부품을 유지하여 상기 일정한 실장 위치에 있는 상기 지지 기판의 상기 실장 영역에 실장하는 제1 및 제2 실장 헤드와, 상기 전자 부품을 유지한 상기 제1 및 제2 실장 헤드를 동일한 상기 일정한 실장 위치로 교대로 이동시키는 실장 헤드 이동 기구를 갖춘 실장부와,
    상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 제1 인식부와,
    상기 제1 또는 제2 실장 헤드에 유지된 상기 전자 부품의 위치를 인식하는 제2 인식부와,
    상기 스테이지 이동 기구에 의한 상기 스테이지의 이동 위치 오차를 보정하는 보정 데이터를 기억하는 기억부와,
    상기 제1 인식부에 의해 인식된 상기 지지 기판의 위치 데이터와, 상기 제2 인식부에 의해 인식된 상기 전자 부품의 위치 데이터와, 상기 보정 데이터에 기초하여, 상기 스테이지와 상기 제1 및 제2 실장 헤드의 이동을 제어하는 제어부
    를 구비하는 전자 부품의 실장 장치.
  2. 제1항에 있어서, 상기 실장부는 상기 지지 기판의 하나의 상기 실장 영역에 복수의 상기 전자 부품을 실장하는 것인 전자 부품의 실장 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 전자 부품을 공급하는 부품 공급부와,
    각각 상기 부품 공급부로부터 상기 전자 부품을 수취하여, 상기 제1 또는 제2 실장 헤드에 상기 전자 부품을 전달하는 제1 및 제2 이송 노즐을 갖춘 이송부를 더 구비하고,
    상기 제1 및 제2 실장 헤드는, 상기 제1 및 제2 이송 노즐에 의한 상기 전자 부품의 전달 위치에서부터 상기 실장 위치까지 일정한 경로로 이동되는 것인 전자 부품의 실장 장치.
  4. 제3항에 있어서, 상기 제2 인식부는, 상기 제1 및 제2 실장 헤드의 이동 경로에 배치된 한 쌍의 카메라를 구비하는 것인 전자 부품의 실장 장치.
  5. 전자 부품이 실장되는 복수의 실장 영역을 갖는 지지 기판이 배치되는 스테이지의 이동 위치 오차를 취득하여, 상기 이동 위치 오차를 보정하는 보정 데이터를 기억부에 기억시키는 공정과,
    상기 스테이지 상에 상기 지지 기판을 배치하고, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 공정과,
    상기 지지 기판의 위치 인식 공정에 의해 얻어진 상기 지지 기판의 위치 데이터와 상기 보정 데이터에 기초하여 상기 스테이지의 이동을 보정하면서, 상기 복수의 실장 영역이 일정한 실장 위치에 순차 위치하게 되도록 상기 스테이지를 이동시키는 공정과,
    제1 및 제2 실장 헤드로 상기 전자 부품을 교대로 수취하고, 상기 제1 또는 제2 실장 헤드에 유지된 상기 전자 부품의 위치를 인식하며, 인식된 상기 전자 부품의 위치 데이터에 기초하여 상기 제1 및 제2 실장 헤드의 이동을 보정하면서, 상기 제1 및 제2 실장 헤드를 동일한 상기 일정한 실장 위치에 교대로 이동시켜, 상기 제1 및 제2 실장 헤드에 의해 상기 전자 부품을, 동일한 상기 일정한 실장 위치에 순차 위치하게 된 상기 실장 영역에 교대로 실장하는 공정
    을 포함하는 전자 부품의 실장 방법.
  6. 제5항에 있어서, 상기 실장 공정은, 상기 지지 기판의 하나의 상기 실장 영역에 복수의 상기 전자 부품을 실장하는 공정을 포함하는 것인 전자 부품의 실장 방법.
  7. 복수의 실장 영역을 갖는 지지 기판에 있어서의 상기 복수의 실장 영역의 각각에 전자 부품을 실장하는 공정과, 상기 복수의 실장 영역에 실장된 상기 전자 부품을 일괄적으로 밀봉함으로써 의사 웨이퍼를 형성하는 공정과, 상기 의사 웨이퍼의 상기 전자 부품 상에 재배선층을 형성함으로써 패키지 부품을 제조하는 공정을 포함하는 패키지 부품의 제조 방법에 있어서,
    상기 전자 부품의 실장 공정은,
    상기 지지 기판이 배치되는 스테이지의 이동 위치 오차를 취득하여, 상기 이동 위치 오차를 보정하는 보정 데이터를 기억부에 기억시키는 공정과,
    상기 스테이지 상에 상기 지지 기판을 배치하고, 상기 스테이지 상에 배치된 상기 지지 기판의 전체 위치를 인식하는 공정과,
    상기 지지 기판의 위치 인식 공정에 의해 얻어진 상기 지지 기판의 위치 데이터와 상기 보정 데이터에 기초하여 상기 스테이지의 이동을 보정하면서, 상기 복수의 실장 영역이 일정한 실장 위치에 순차 위치하게 되도록 상기 스테이지를 이동시키는 공정과,
    제1 및 제2 실장 헤드로 상기 전자 부품을 교대로 수취하고, 상기 제1 또는 제2 실장 헤드에 유지된 상기 전자 부품의 위치를 인식하며, 인식된 상기 전자 부품의 위치 데이터에 기초하여 상기 제1 및 제2 실장 헤드의 이동을 보정하면서, 상기 제1 및 제2 실장 헤드를 동일한 상기 일정한 실장 위치에 교대로 이동시켜, 상기 제1 및 제2 실장 헤드에 의해 상기 전자 부품을, 동일한 상기 일정한 실장 위치에 순차 위치하게 된 상기 실장 영역에 교대로 실장하는 공정을 포함하는 것인 패키지 부품의 제조 방법.
  8. 제7항에 있어서, 상기 전자 부품의 실장 공정은, 상기 지지 기판의 하나의 상기 실장 영역에 복수의 상기 전자 부품을 실장하는 공정을 포함하는 것인 패키지 부품의 제조 방법.
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