KR101624004B1 - 실장 장치 및 실장 방법 - Google Patents

Abstract

회로 패턴이 복수 형성된 회로 기판의 회로 패턴에 칩 부품을 실장하는 실장 장치이며, 칩 부품을 회로 기판의 각 회로 패턴에 실장하는 본딩 툴을 복수 개 구비하고, 각 본딩 툴이 회로 기판 상의 칩 부품을 실장하는 영역에서, 각 본딩 툴만이 칩 부품을 실장할 수 있는 전용 실장 영역과, 그 본딩 툴과 인접하는 본딩 툴의 서로가 칩 부품을 실장할 수 있는 공통 실장 영역을 구비하고 있는 실장 장치 및 실장 방법을 제공한다. 복수 개의 회로 패턴이 회로 기판에 형성되고, 형성된 회로 패턴 중에 불량 회로 패턴이 포함되어 있어도, 칩 부품의 실장 택트 타임을 단축할 수 있다.

Description

실장 장치 및 실장 방법 {MOUNTING APPARATUS AND MOUNTING METHOD}

본 발명은, 집적 회로 소자 등의 칩 부품을 회로 기판에 실장하는 실장 장치 및 실장 방법에 관한 것이다.

최근, 일렉트로닉스 제품의 경량화, 소형화에 수반하여, 회로 기판 패턴의 파인 피치화(고정밀도화·미세화)가 진행되고 있다. 이에 대응하는 기술로서, 치수 안정성이 우수한 보강판에 박리 가능한 점착재로 부착된 가요성 필름 상에, 매우 미세한 회로 패턴을 형성함으로써 가요성 필름 기판을 형성하고, 거기에 칩 부품을 실장해서 회로 기판으로 하는 것이 제안되어 있다(예를 들어 특허 문헌 1).

일본 특허 출원 공개 제2003-298194호 공보

이와 같은 가요성 필름 기판은, 온도나 습도에 의해 치수가 변화되므로, 미세한 회로 패턴이 형성된 가요성 필름 기판을 보강판으로부터 박리하기 전에 칩 부품을 실장하고 있다.

한편, 가요성 필름에 회로 패턴을 형성하는 노광 공정에서는, 노광기 내부의 쓰레기 등에 의해 회로 패턴의 노광이 정상적으로 행해지지 않아, 일부의 회로 패턴에 결함이 발생하는 경우가 있다. 또한, 노광 전에, 가요성 필름에 도포되는 레지스트가 충분히 가요성 필름에 부착되어 있지 않으면, 노광 후의 에칭에 의해 일부의 회로 패턴이 불량이 되어 드러나게 된다.

그로 인해, 노광 공정 및 그에 이어지는 가공 공정이 완료된 가요성 필름 기판은, 검사 공정에서 각 회로 패턴의 결함 유무가 검사된다. 그때, 불량 회로 패턴의 부위에는 배드 마크가 부여되거나, 공정 관리 데이터에 불량인 것이 기록된다.

칩 부품을 회로 패턴에 실장하는 공정에서는, 이 배드 마크 혹은 공정 관리 데이터를 확인하면서 칩 부품의 실장이 행해진다. 칩 부품은 정상 회로 패턴에 실장되고, 불량 회로 패턴에는 실장되지 않는다. 불량 회로 패턴의 발생은 불규칙하다.

이와 같은 회로 기판에, 종래의 실장 장치(칩 부품과 기판의 회로 패턴을 위치 결정하여, 본딩 툴로 1개씩 칩 부품을 회로 패턴에 실장하는 장치)를 사용해서 칩 부품을 실장하려고 하면, 불량 회로 패턴을 스킵하는 처리가 번잡해져, 실장 택트 타임을 단축하는 것이 어려워진다.

또한, 실장 택트 타임을 단축하기 위해 복수의 본딩 툴로 칩 부품을 실장하려고 해도, 1매의 회로 기판에 대하여 복수의 본딩 툴이 실장을 시도하려고 하므로, 동작 시의 간섭에 의한 대기 시간이 발생하여, 효율적으로 실장 작업을 진행할 수 없다. 특히, 회로 기판에 불량 회로 패턴이 포함되어 있는 경우에는, 동작 간섭이 일어나기 쉬워, 실장 효율이 오르지 않는다.

한편, 칩 부품의 실장 시간에는, 칩 부품의 공급부로부터 칩 부품을 본딩 툴까지 반송하는 시간, 칩 부품과 회로 패턴의 위치 정렬에 필요로 하는 시간, 칩 부품을 회로 패턴에 가압 및 가열해서 실장하는 시간 등이 포함된다. 특히, 칩 부품의 반송 시간은, 전체 실장 시간 중에서 큰 비율을 차지한다. 그로 인해, 복수의 본딩 툴로 칩 부품의 실장을 행할 경우에는, 칩 부품의 반송 시간에서 대기 시간이 발생하지 않도록 하지 않으면, 전체 실장 택트 타임을 단축할 수 없는 문제가 있다. 즉, 단순히 본딩 툴을 늘리는 것만으로는 실장 택트 타임의 단축은 할 수 없다.

따라서, 본 발명의 과제는 복수 개의 회로 패턴이 회로 기판에 형성되고, 형성된 회로 패턴 중에 불량 회로 패턴이 포함되어 있어도, 칩 부품의 실장 택트 타임을 단축할 수 있는 실장 장치 및 실장 방법을 제공하는 데 있다.

상기 과제를 해결하기 위해, 청구항 1에 기재된 발명은 회로 패턴이 복수 형성된 회로 기판의 회로 패턴에 칩 부품을 실장하는 실장 장치이며,

칩 부품을 회로 기판의 각 회로 패턴에 실장하는 본딩 툴을 복수 개 구비하고, 각 본딩 툴이, 회로 기판 상의 칩 부품을 실장하는 영역에서, 상기 각 본딩 툴만이 칩 부품을 실장할 수 있는 전용 실장 영역과, 상기 각 본딩 툴과 인접하는 본딩 툴의 서로가 칩 부품을 실장할 수 있는 공통 실장 영역을 가지고 있는 것을 특징으로 하는 실장 장치이다.

청구항 2에 기재된 발명은, 청구항 1에 기재된 발명에 있어서, 상기 회로 기판에 복수 형성된 회로 패턴 중에, 회로 패턴이 불량이 되는 불량 회로 패턴과, 회로 패턴이 정상인 정상 회로 패턴이 포함되어 있으며, 상기 각 본딩 툴이, 미리 검지된 불량 회로 패턴의 정보를 기초로 하여 회로 기판 상의 상기 정상 회로 패턴에만 칩 부품을 실장하는 기능을 구비하고 있는 것을 특징으로 하는 실장 장치이다.

청구항 3에 기재된 발명은, 청구항 2에 기재된 발명에 있어서, 회로 기판 상의 복수 형성된 회로 패턴 중, 상기 불량 회로 패턴의 배치 정보로부터, 각 본딩 툴의 전용 실장 영역과 공통 실장 영역을 연산하고, 상기 전용 실장 영역과 상기 공통 실장 영역의 정보를 기초로 하여 회로 기판 상의 상기 정상 회로 패턴에만 칩 부품을 실장하는 기능을 구비하고 있는 것을 특징으로 하는 실장 장치이다.

청구항 4에 기재된 발명은, 청구항 2 또는 3에 기재된 발명에 있어서, 복수 개의 본딩 툴 중 어느 하나가 칩 부품을 상기 정상 회로 패턴에 실장하고 있는 도중에, 복수 개의 나머지 본딩 툴 중 어느 하나 혹은 복수 개에, 칩 부품을 공급하는 반송 수단이 마련되어 있는 칩 실장 장치이다.

청구항 5에 기재된 발명은, 청구항 1 내지 4 중 어느 하나에 기재된 발명에 있어서, 상기 각 본딩 툴에 회로 기판에 실장된 칩 부품의 실장 높이를 검출하는 높이 검출 수단이 구비되어 있으며, 회로 기판에 실장된 모든 칩 부품의 실장 높이를 상기 높이 검출 수단으로 측정하고, 실장 높이의 편차를 연산하는 기능을 갖는 실장 장치이다.

청구항 6에 기재된 발명은, 청구항 1 내지 5 중 어느 하나에 기재된 발명에 있어서, 회로 기판에 실장된 모든 칩 부품의 실장 위치를 기억하고, 회로 기판 상의 실장된 칩 부품의 위치와 실장되어 있지 않은 위치와 개수를 연산하는 기능을 갖는 실장 장치이다.

청구항 7에 기재된 발명은, 회로 패턴을 복수 형성한 회로 기판의 회로 패턴에, 복수 개의 본딩 툴을 사용해서 칩 부품을 실장하는 실장 방법이며,

회로 기판 상에 각 본딩 툴만이 칩 부품을 실장할 수 있는 회로 기판 상의 전용 실장 영역과, 상기 각 본딩 툴과 인접하는 본딩 툴의 서로가 칩 부품을 실장할 수 있는 공통 실장 영역이 설치되어 있고,

회로 기판 상에 회로 패턴이 불량인 불량 회로 패턴과, 회로 패턴이 정상인 정상 회로 패턴이 포함되어 있으며,

각 본딩 툴이 상기 전용 실장 영역 내의 정상 회로 패턴에의 칩 부품의 실장을 개시하는 스텝과,

각 전용 실장 영역 내의 칩 부품의 실장을 먼저 종료한 본딩 툴로부터 상기 공통 실장 영역 내의 정상 회로 패턴에 칩 부품을 실장하는 스텝으로 이루어지는 실장 방법이다.

청구항 8에 기재된 발명은, 청구항 7에 기재된 발명에 있어서,

회로 기판 상의 복수 형성된 회로 패턴 중, 상기 불량 회로 패턴의 배치 정보를, 미리 불량 회로 패턴 정보로서 기억하는 스텝과,

불량 회로 패턴 정보를 기초로 하여, 각 본딩 툴의 전용 실장 영역과 공통 실장 영역을 연산하는 스텝을 포함하는 실장 방법이다.

청구항 9에 기재된 발명은, 청구항 7 또는 8에 기재된 발명에 있어서,

복수 개의 본딩 툴 중 어느 하나가 칩 부품을 상기 정상 회로 패턴에 실장하고 있는 도중에, 복수 개의 나머지 본딩 툴 중 어느 하나 혹은 복수 개에 칩 부품을 반송하는 스텝을 병행해서 행하는 실장 방법이다.

청구항 10에 기재된 발명은, 청구항 7 내지 9 중 어느 하나에 기재된 발명에 있어서,

상기 각 본딩 툴에 회로 기판에 실장된 칩 부품의 실장 높이를 검출하는 높이 검출 수단이 구비되어 있으며,

회로 기판에 실장된 모든 칩 부품의 실장 높이를, 상기 높이 검출 수단을 이용해서 측정하는 스텝과,

상기 높이 검출 수단이 검출한 실장 높이의 편차를 연산하는 스텝을 포함하는 실장 방법이다.

청구항 11에 기재된 발명은, 청구항 7 내지 10 중 어느 하나에 기재된 발명에 있어서,

회로 기판에 실장된 모든 칩 부품의 실장 위치를 기억하는 스텝과,

회로 기판 상의 실장된 칩 부품의 위치와 실장되어 있지 않은 위치와 개수를 연산하는 스텝을 포함하는 실장 방법이다.

청구항 1에 기재된 발명에 따르면, 본딩 툴을 복수 개 구비하고 있고, 또한 회로 기판 상에 각 본딩 툴만을 실장할 수 있는 전용 실장 영역과, 인접하는 본딩 툴의 서로가 칩 부품을 실장할 수 있는 공통 실장 영역을 마련하고 있다. 그로 인해, 각 본딩 툴마다 회로 기판 상의 전용 실장 영역을 분담해서 칩 부품을 실장하고, 전용 실장 영역의 실장이 완료된 본딩 툴로부터 공통 실장 영역의 칩 부품의 실장을 행할 수 있으므로 실장 택트 타임을 단축할 수 있다.

청구항 2에 기재된 발명에 따르면, 본딩 툴이, 미리 검지된 불량 회로 패턴의 정보를 기초로 하여, 회로 기판 상의 정상 회로 패턴에만 칩 부품을 실장한다. 그로 인해, 회로 기판 상의 회로 패턴에 정상 회로 패턴과 불량 회로 패턴이 불규칙하게 배치되어 있어도, 불량 회로 패턴의 실장을 행하지 않는 처리(스킵 처리)를 미리 알 수 있으므로 실장 택트 타임을 단축할 수 있다.

청구항 3에 기재된 발명에 따르면, 불량 회로 패턴의 배치 정보로부터, 각 본딩 툴의 전용 실장 영역과 공통 실장 영역을 연산하고, 회로 기판 상의 정상 회로 패턴에만 칩 부품을 실장한다. 그로 인해, 회로 기판 상의 회로 패턴에 정상 회로 패턴과 불량 회로 패턴이 불규칙하게 배치되어 있어도, 최적의 전용 실장 영역과 공통 실장 영역을 미리 구할 수 있으므로, 실장 택트 타임을 단축할 수 있다.

청구항 4에 기재된 발명에 따르면, 회로 기판에의 칩 부품의 실장을 효율적으로 행하여, 택트 타임의 단축을 행할 수 있다.

청구항 5에 기재된 발명에 따르면, 회로 기판 상의 모든 칩 부품의 두께 편차를 구할 수 있다. 회로 기판 상에 칩 부품이 실장된 후, 다음 공정에서는 복수 개의 칩 부품을 일괄하여 압착하는 일괄 압착이 행해진다. 일괄 압착 시에, 두께 편차가 허용 범위 내에 들어가지 않는 칩 부품을 제거하고, 새롭게 칩 부품을 실장해 두면(리페어 작업) 가압력이 일부의 칩 부품에 작용하는 일이 없어 양호한 일괄 압착을 행할 수 있게 된다.

청구항 6에 기재된 발명에 따르면, 회로 기판 상의 실장된 칩 부품의 개수와 실장 위치를 인식할 수 있다. 회로 기판 상에 칩 부품이 실장된 후, 다음 공정에서는 복수 개의 칩 부품을 일괄하여 압착하는 일괄 압착이 행해진다. 일괄 압착 시에, 칩 부품의 개수를 기초로 하여 일괄 압착되는 칩 부품의 가압력을 가변시킬 수 있다. 그로 인해, 불량 회로 패턴에 칩 부품이 실장되어 있지 않은 회로 기판이라도, 양호하게 일괄 압착을 행할 수 있다.

청구항 7에 기재된 발명에 따르면, 각 본딩 툴이 전용 실장 영역 내의 정상 회로 패턴에의 칩 부품의 실장을 개시하고, 각 전용 실장 영역 내의 칩 부품의 실장이 종료된 본딩 툴로부터 공통 실장 영역 내의 정상 회로 패턴에 칩 부품을 실장한다. 그로 인해, 회로 기판 상의 회로 패턴에 정상 회로 패턴과 불량 회로 패턴이 불규칙하게 배치되어 있어도, 실장 택트 타임을 단축할 수 있다.

청구항 8에 기재된 발명에 따르면, 미리 회로 기판의 불량 회로 패턴의 배치 정보가 기억되어 있다. 그로 인해, 회로 기판 상의 회로 패턴에 정상 회로 패턴과 불량 회로 패턴이 불규칙하게 배치되어 있어도, 미리 본딩 툴에 동작 지시를 할 수 있으므로 실장 택트 타임을 단축할 수 있다.

청구항 9에 기재된 발명에 따르면, 본딩 툴이 칩 부품을 회로 기판에 실장하고 있는 도중에, 병렬로 나머지 본딩 툴에 칩 부품을 반송한다. 칩 부품의 반송 시간은, 전체 실장 시간 중에서 큰 비율을 차지하고 있으므로, 복수의 본딩 툴로 칩 부품의 실장을 행하는 경우라도, 칩 부품의 반송 시간에서 대기 시간이 발생하지 않으므로, 전체 실장 택트 타임을 단축할 수 있다.

청구항 10에 기재된 발명에 따르면, 회로 기판 상의 모든 칩 부품의 두께 편차를 구할 수 있다. 회로 기판 상에 칩 부품이 실장된 후, 다음 공정에서는 복수 개의 칩 부품을 일괄하여 압착하는 일괄 압착이 행해진다. 일괄 압착 시에, 두께 편차가 허용 범위 내에 들어가지 않는 칩 부품을 제거하고, 새롭게 칩 부품을 실장해 두면(리페어 작업) 가압력이 일부의 칩 부품에 작용하는 일이 없어 양호한 일괄 압착을 행할 수 있게 된다.

청구항 11에 기재된 발명에 따르면, 회로 기판 상의 실장된 칩 부품의 개수와 실장 위치를 인식할 수 있다. 회로 기판 상에 칩 부품이 실장된 후, 다음 공정에서는 복수 개의 칩 부품을 일괄하여 압착하는 일괄 압착이 행해진다. 일괄 압착 시에, 칩 부품의 개수를 기초로 하여 일괄 압착되는 칩 부품의 가압력을 가변시킬 수 있다. 그로 인해, 불량 회로 패턴에 칩 부품이 실장되어 있지 않은 회로 기판이라도, 양호하게 일괄 압착을 행할 수 있다.

도 1은 본 발명의 실시 형태에 관한 실장 장치의 개략 사시도이다.
도 2는 칩 슬라이더 및 반송 레일의 개략 구성도이다.
도 3은 본딩 툴과 문형 프레임의 구성을 도시하는 측면도 (A)와, 본딩 툴을 수평 이동시켰을 때의 상태를 도시하는 도면 (B)이다.
도 4는 기판의 전용 실장 영역과 공통 실장 영역의 일례를 설명하는 도면이다.
도 5는 본 발명의 실장 장치의 동작의 일례를 설명하는 흐름도이다.
도 6은 도 5의 흐름도의 ST01a, ST01b, ST02a, ST02b, ST03a, ST04a의 실장 장치(1)의 상태를 설명하는 도면이다.
도 7은 도 5의 흐름도의 ST05a, ST06a, ST07a, ST03b, ST04b의 실장 장치(1)의 상태를 설명하는 도면이다.
도 8은 도 5의 흐름도의 ST08a, ST09a의 실장 장치(1)의 상태를 설명하는 도면이다.
도 9는 도 5의 흐름도의 ST10a, ST11a, ST05b, ST06b의 실장 장치(1)의 상태를 설명하는 도면이다.
도 10은 도 5의 흐름도의 ST12a, ST13a, ST07b, ST08b, ST09b의 실장 장치(1)의 상태를 설명하는 도면이다.
도 11은 도 5의 흐름도의 ST14a, ST10b, ST11b의 실장 장치(1)의 상태를 설명하는 도면이다.
도 12는 도 5의 흐름도의 ST15a, ST12b, ST13b의 실장 장치(1)의 상태를 설명하는 도면이다.
도 13은 기판에 있어서의 회로 패턴 중 불량 회로 패턴의 일례를 설명하는 도면이다.
도 14는 본딩 헤드에 설치된 높이 검출 수단을 설명하는 도면이다.
도 15는 회로 기판에 실장된 칩 부품의 개략 단면도이다.
도 16은 회로 기판의 불량 회로 패턴에 칩 부품이 실장 되어 있지 않은 상태의 일례를 설명하는 개략 단면도이다.

이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 또, 배경 기술에서 사용한 부재의 부호는 그대로 사용한다.

도 1은, 본 실시 형태에 관한 실장 장치(1)의 개략 사시도이다. 도 1에 있어서, 실장 장치(1)를 향해 좌우 방향을 X축, 전방 방향을 Y축, X축과 Y축으로 구성되는 XY 평면에 직교하는 축을 Z축, Z축을 중심으로 해서 회전하는 방향을 θ 방향으로 한다. 실장 장치(1)는, 크게 나누어서 칩 부품 공급부(2)와, 칩 부품 실장부(3)와, 실장 장치(1)의 전체 제어를 행하는 제어부(50)로 구성되어 있다. 본 실시 형태에서는, 칩 부품 공급부(2)와 칩 부품 실장부(3)를 각각 2계통 구비한 경우를 설명한다. 칩 부품(C)의 실장 효율을 향상시키기 위해, 2계통에 한정되지 않고 복수 계통을 구비하고 있어도 된다. 장치의 구성상, 동일한 종류의 부재에 대해서는 부호의 마지막에 a 또는 b를 부여하고, 실장 장치(1)의 우측을 A면측, 좌측을 B면측으로 하여 설명한다. 회로 기판(K)은 도 13에 도시한 바와 같이, 임의의 장소에 불량 회로 패턴(NG)이 포함되어 있다.

칩 부품 공급부(2)는, 웨이퍼(4)가 수납된 매거진(5)을 배치하는 픽업 스테이지(6a, 6b)와, 선단부에 픽업 노즐(7a, 7b)을 구비하여 XY 방향으로 이동 가능한 반송 툴(8a, 8b)과, 매거진 배출 스테이지(9a, 9b)로 구성되어 있다. 웨이퍼(4)는 점착 시트에 부착되어, 다이싱되어 있다. 다이싱된 개개의 조각은 칩 부품(C)이 된다. 칩 부품(C)은 픽업 노즐(7a, 7b)에 의해 점착 테이프로부터 떼어 내어진다. 픽업 노즐(7a, 7b)에 픽업된 칩 부품(C)은, 반송 툴(8a, 8b)에 의해 칩 부품 실장부(3)에 설치된 칩 슬라이더(10a, 10b)로 반송된다. 칩 부품(C)이 픽업되어, 비게 된 매거진(5)은, 픽업 스테이지(6a, 6b)에 인접하는 매거진 배출 스테이지(9a, 9b)로 배송된다. 매거진(5)은 픽업 스테이지(6a, 6b)에 복수매가 적층되어 공급되고 있으며, 칩 부품(C)이 없어진 매거진(5)이 매거진 배출 스테이지(9a, 9b)로 이동하면, 차례로 하측의 매거진(5)이 상승하여 공급하도록 되어 있다.

칩 부품 실장부(3)는 칩 슬라이더(10a, 10b)와, 칩 슬라이더(10a, 10b)로 반송된 칩 부품(C)을 본딩 툴(12a, 12b)까지 반송하는 반송 레일(11a, 11b)과, 칩 부품(C)을 흡착 보유 지지해서 기판(13)에 실장하는 본딩 툴(12a, 12b)과, 회로 기판(13)의 회로 패턴(P)에 부여된 얼라인먼트 마크와 칩 부품(C)에 부여된 얼라인먼트 마크를 화상 인식하는 2시야 카메라(14)와, 회로 기판(13)을 흡착 보유 지지하는 기판 보유 지지 스테이지(15)로 구성되어 있다.

칩 슬라이더(10a, 10b)는, 도 2에 도시한 바와 같이, Y 방향으로부터 본 경우, L자 형상을 한 판 형상 부재이고, 판 형상 부재의 XY 평면(101)에서 칩 부품(C)을 흡착 보유 지지하고, YZ 평면(102)이 반송 레일(11a, 11b)과 연결 부재(103)로 연결되어 있다. 연결 부재(103)는 반송 레일(11a, 11b)의 내부에 구비된 볼 나사(104)와 연결되어 있고, 볼 나사에 연결된 서보 모터(105)에 의해 칩 슬라이더(10a, 10b)를 Y 방향으로 이동 가능하게 하고 있다. 칩 슬라이더(10a, 10b)의 XY 평면(101)에는 도시하지 않은 배관을 경유해서 흡인 펌프가 접속되고, 칩 부품(C)의 흡착 보유 지지를 가능하게 하고 있다. 반송 레일(11a, 11b)은 Y 방향으로 신장되어 일단부를 칩 공급부(2)측에 위치하고, 타단부를 본딩 툴(12a, 12b)측으로 하고 있다. 칩 슬라이더(10a, 10b)로부터 칩 부품(C)을 본딩 툴(12a, 12b)에 전달할 때는, 도 1에 도시하는 반송 레일(11a, 11b)의 칩 부품 공급부(2)측인 대기 위치(Wa, Wb), 본딩 툴(12a, 12b)측인 전달 위치(Ta, Tb), 본딩 툴(12a, 12b)이 동작 중일 때에 퇴피하고 있는 퇴피 위치(Ra, Rb)의 3 군데에 정지할 수 있도록 되어 있다.

도 1로 복귀하여, 본딩 툴(12a, 12b)은 문형 프레임(16)에 구비되어 있다. 문형 프레임(16)은 회로 기판(13)을 걸치도록 기대(機臺)(17)에 설치되어 있다. 문형 프레임(16)의 기둥 부분(110a, 110b)에는 반송 레일(11a, 11b)이 고정되어 있다. 문형 프레임(16)의 빔 부분(111)에는, 도 3의 (A)에 도시한 바와 같이 본딩 툴(12a, 12b)이 승강 툴(112a, 112b)을 통해 부착되어 있다. 본딩 툴(12a, 12b)은 θ 방향으로 위치 조정이 가능하고, Z 방향으로 승강 가능하게 되어 있다. 승강 툴(112a, 112b)은 빔 부분(111)에 고정되고, 본딩 툴(12a, 12b)이 회로 기판(13)에 칩 부품(C)을 실장할 때에 Z축 방향의 정밀도가 확보되도록 구성되어 있다. 칩 부품(C)이 실장되는 기판 보유 지지 스테이지(15)는 기대(17)에 설치되어, XY 방향으로 이동 가능하게 되어 있다.

또한, 도 14에 도시한 바와 같이 개개의 본딩 툴(12a, 12b)의 측면에 거리 센서(211)를 부착할 수 있다. 거리 센서(211)는, 회로 기판(13)에 실장된 칩 부품(C)의 실장 높이를 측정한다. 거리 센서(211)는, 본 발명의 높이 검출 수단에 상당한다. 거리 센서(211)는 적외선 레이저광을 이용한 거리 센서나, 초음파 신호를 이용한 거리 센서 등을 적용할 수 있다. 또한, 서보 모터와 볼 나사로 구성된 승강 수단으로, 서보 모터에 마운트된 인코더 등의 위치 검출기의 신호를 이용해도 된다.

또한, 기판 보유 지지 스테이지(15)와 본딩 툴(12a, 12b)의 관계에 있어서, 도 3의 (B)에 도시한 바와 같이, 기판 보유 지지 스테이지(15)를 X 방향으로 이동할 수 없도록 구성하고, 본딩 툴(12a, 12b)을 X 방향으로 이동할 수 있도록 해도 좋다. 또, 기판 보유 지지 스테이지(15)와 본딩 툴(12a, 12b)의 관계는, XY 방향으로 상대 이동하면, 어떠한 조합의 관계라도 좋다. 또한, 칩 부품(C)의 공급도 칩 슬라이더(10a, 10b)를 사용하는 대신에, 본딩 툴(12a, 12b)이 직접 칩 부품 공급부(2)까지 이동해 칩 부품(C)을 픽업하는 형태라도 좋다.

다음에 기판 보유 지지 스테이지(15)에 흡착 보유 지지된 회로 기판(13)에 대해서 도 4를 이용해서 설명한다. 도 4는, 도 1에 있어서의 Z 방향 상측으로부터 기판(13)을 참조한 상태를 나타내고 있다. 회로 기판(13)에는 회로 패턴(P)이 복수 형성되어 있다. 회로 패턴(P)은, XY 방향으로 종횡 정렬하여 배치되어 있다. 회로 패턴(P)에는 칩 부품(C)이 실장되도록 되어 있다. 회로 기판(13)의 칩 부품(C)의 실장 영역은, 본딩 툴(12a)만이 칩 부품(C)을 실장할 수 있는 영역[전용 실장 영역(SA)]과, 본딩 툴(12b)만이 칩 부품(C)을 실장할 수 있는 영역[전용 실장 영역(SB)]과, 양 본딩 툴(12a, 12b)이 서로 칩 부품(C)을 실장할 수 있는 영역[공통 실장 영역(KR)]으로 구성되어 있다.

도 4는, Y 방향을 열로 하면, 전용 실장 영역(SA)이 3열, 전용 실장 영역(SB)이 3열, 공통 실장 영역(KR)이 2열인 회로 기판(13)을 나타내고 있다. 본딩 툴(12a, 12b)의 실장 개시열을 실장 개시열(Ja, Jb)로서 도 4 중에 화살표로 기재하고 있다. 각각의 본딩 툴(12a, 12b)은, 실장 개시열(Ja, Jb)로부터 실장 작업을 개시하고, 회로 패턴(P)에 칩 부품(C)을 실장해 간다. 회로 패턴(P)에 불량 회로 패턴(NG)인 것을 나타내는 배드 마크가 있는 경우에는, 칩 부품(C)을 실장하지 않고 인접한 회로 패턴(P)의 실장 작업으로 이동한다. 인접하는 회로 패턴(P)이 실장을 행하고 있는 열의 단부인 경우에는, 공통 실장 영역(KR)측의 인접하는 열로 이동한다. 회로 패턴(P)의 불량 회로 패턴(NG)의 위치는 불규칙하고 개수도 불분명하므로, 각 본딩 툴(12a, 12b)의 전용 실장 영역(SA, SB)의 작업 종료 타이밍은 일치하지 않는다. 그때에, 다른 쪽의 실장 작업의 종료를 기다리지 않고, 전용 실장 영역(SA 혹은 SB)의 실장 작업을 완료한 본딩 툴(12a 또는 12b)이, 공통 실장 영역(KR)의 칩 부품(C)의 실장을 개시하도록 한다. 그렇게 하면, 다른 쪽의 본딩 툴(12a 또는 12b)의 실장 작업 종료까지의 대기 시간이 단축되어, 단시간에 회로 기판(13)에의 실장 작업이 완료되어 실장 택트 타임을 단축할 수 있게 된다. 여기서, 실장 택트 타임은 1매의 회로 기판(13)에 칩 부품(C)을 실장할 때에 필요로 하는 택트 타임이다.

또한, 회로 기판(13)에 있어서의 불량 회로 패턴(NG)의 정보를 미리 제어부(50)에 설치된 기억부(51)에 기억시켜 두면, 칩 부품(C)의 실장 시에, 불량 회로 패턴(NG)을 본딩 툴(12a, 12b)의 하측에 배치하는 동작을 스킵할 수 있어, 실장 택트 타임을 단축할 수 있다. 여기서, 불량 회로 패턴(NG)을 본딩 툴(12a, 12b)의 하측에 배치하는 동작은, 기판 보유 지지 스테이지(15)를 XY 방향으로 위치 조정하고, 2시야 카메라(14)로 회로 기판(13)의 불량 회로 패턴(NG)을 인식하여, 칩 부품(C)을 실장하지 않는 판단까지의 동작이 된다. 미리 불량 회로 패턴(NG)의 정보가 제어부(50)의 기억부(51)에 기억되어 있으므로, 불량 회로 패턴(NG) 상에서, 이들의 동작이 불필요해져 실장 택트 타임이 단축된다. 또, 불량 회로 패턴(NG)의 정보라 함은, 회로 기판(13) 내의 좌표 정보이거나, 회로 패턴(P)의 배치 정보 등이 포함된다.

도 1로 복귀하여, 문형 프레임(16)의 빔 부분(111)에는 2시야 카메라(14)가 XY 방향, Z 방향 및 θ 방향으로 이동 가능하게 설치되어 있다. 2시야 카메라(14)의 X 방향의 이동은, 빔 부분(111)에 설치된 레일(113)을 따라 본딩 툴(12a, 12b) 사이를 이동할 수 있도록 하고 있다. 2시야 카메라(14)는, 본딩 툴(12a 또는 12b)에 흡착 보유 지지된 칩 부품(C)과 회로 기판(13) 사이에 삽입된다. 삽입 시에, XY 방향, Z 방향 및 θ 방향의 조정이 행해진다. 그리고 칩 부품(C)에 설치된 얼라인먼트 마크와 회로 기판(13)의 회로 패턴(P)에 설치된 얼라인먼트 마크를 화상 인식한다. 화상 인식 결과를 기초로 하여, 본딩 툴(12a, 12b)의 θ 방향과, 기판 보유 지지 스테이지(15)의 XY 방향이 위치 조정된다.

다음에, 본 발명의 실장 장치(1)의 동작에 대해서 도 5의 흐름도와 도 6 내지 도 12의 동작도를 이용해서 설명한다. 흐름도는 도 1에 도시한 A면측과 B면측의 각 동작을 나누어서 기재한다. 도 6 내지 도 12의 동작도는, 도 1에 도시한 실장 장치(1)를 Z축 상측으로부터 참조하고, 칩 부품 공급부(2)을 상측, 칩 부품 실장부(3)를 하측으로 하여 회로 기판(13)의 A면측을 좌측, 회로 기판(13)의 B면측을 우측으로 하여 도시한 것이다. 빔 부분(111)에 가리워져 버리는 반송 레일(11a, 11b)의 일부, 칩 슬라이더(10a, 10b), 2시야 카메라(14)는 점선으로 표기했다.

우선, 실장 장치(1)를 도 6에 도시한 바와 같은 상태로 하여 설명을 시작한다. 도 6은, 도 5에 도시한 A면측 동작의 스텝 STO1a 내지 ST04a와, B면측 동작의 스텝 ST01b 내지 ST02b의 상태를 도시하고 있다.

구체적으로는, A면측에 있어서, 칩 슬라이더(10a)를 대기 위치(Wa)로 이동하고, 픽업 노즐(7a)이 웨이퍼(4)로부터 칩 부품(C)을 픽업해 대기 위치(Wa)로 이동한다(스텝 ST01a).

또한, 기판 보유 지지 스테이지(15)를 구동해 본딩 툴(12a)의 하측에 회로 기판(13)의 회로 패턴(P)을 이동한다(스텝 ST02a).

그리고 본딩 툴(12a)에 흡착 보유 지지된 칩 부품(C)의 얼라인먼트 마크와, 회로 기판(13)의 회로 패턴(P)에 부여된 얼라인먼트 마크를, 본딩 툴(12a)측으로 이동하고 있는 2시야 카메라(14)로 화상 인식한다(스텝 ST03a).

실장의 대상이 되는 회로 패턴(P)은, 도 4의 전용 실장 영역(SA)에 포함되는 회로 패턴(P)이 된다. 2시야 카메라(14)에 의한 화상 인식의 결과, 회로 기판(13)의 회로 패턴(P)에 배드 마크가 부여되어 있는 경우에는(스텝 ST04a), 불량 회로 패턴(NG)으로서 인식해 다음 회로 패턴(P)으로 스킵한다. 다음 회로 패턴(P)은, 인접하는 회로 패턴(P) 혹은, 인접하는 열의 회로 패턴(P)이 된다. 스킵 동작은 칩 부품(C)을 회로 패턴(P)에 실장하지 않고, 다음 회로 패턴(P)이 본딩 툴(12a)의 하측이 되도록 기판 보유 지지 스테이지(15)를 구동하는 동작이 된다(스텝 ST02a로 복귀함).

B면측에서는, 우선, 픽업 노즐(7b)이 칩 부품 공급부(2)의 웨이퍼(4)로부터 칩 부품(C)을 픽업한다(스텝 ST01b).

또한, 전달 위치(Tb)로 이동하고 있던 칩 슬라이더(10b)가 본딩 툴(12b)에 칩 부품(C)을 전달한다(스텝 ST02b).

다음에, 실장 장치(1)는 도 6의 상태로부터 도 7의 상태가 된다. 도 7은, 도 5에 도시한 스텝 ST05a 내지 ST07a와, 스텝 ST03b 내지 ST04b의 상태를 도시하고 있다.

구체적으로는, A면측에 있어서, 스텝 ST03a에서 얻어진 화상 인식 데이터를 기초로 하여 본딩 툴(12a)의 θ 방향의 위치 정렬과, 기판 보유 지지 스테이지(15)의 XY 방향의 위치 정렬이 행해진다(스텝 ST05a). 그리고 2시야 카메라(14)가 A면측으로부터 B면측으로 이동한다(스텝 ST06a).

또한, 대기 위치(Wa)에 도착하고 있던 칩 슬라이더(10a)에 픽업 노즐(7a)로부터 칩 부품(C)이 공급된다(스텝 ST07a).

B면측에서는, 픽업 노즐(7b)이 반송 툴(8b)에 의해 대기 위치(Wb)로 이동한다(스텝 ST03b). 그리고 칩 슬라이더(10b)가 대기 위치(Wb)로 이동한다(스텝 ST04b).

다음에, 실장 장치(1)는 도 7의 상태로부터 도 8의 상태가 된다. 도 8은, 도 5에 도시한 스텝 ST08a 내지 ST09a의 상태를 도시하고 있다.

구체적으로는, A면측에 있어서, 칩 슬라이더(10a)가 퇴피 위치(Ra)로 이동한다(스텝 ST08a). 계속해서, 본딩 툴(12a)이 하강해 기판(13)의 회로 패턴(P)에 칩 부품(C)을 가압 및 가열해 실장한다(스텝 ST09a).

다음에, 실장 장치(1)는 도 8의 상태로부터 도 9의 상태가 된다. 도 9는, 도 5에 도시한 스텝 ST10a 내지 ST11a와, 스텝 ST05b 내지 ST06b의 상태를 도시하고 있다.

구체적으로는, A면측에 있어서, 칩 부품(C)의 실장이 완료되어 본딩 툴(12a)이 상승하면, 칩 슬라이더(10a)가 전달 위치(Ta)로 이동한다(스텝 ST10a). 또한, 칩 부품 공급부(2)의 픽업 노즐(7a)이 웨이퍼(4)로부터 칩 부품(C)을 픽업한다(스텝 ST11a).

B면측에서는, 2시야 카메라(14)가 본딩 툴(12b)의 하측으로 이동한다(스텝 ST05b). 계속해서, 기판 보유 지지 스테이지(15)가 XY 방향으로 구동하고, 본딩 툴(12b)의 하측에 회로 기판(13)의 회로 패턴(P)을 이동시킨다(스텝 ST06b). 실장 대상이 되는 회로 패턴(P)은, 도 4의 전용 실장 영역(SB)에 포함되는 회로 패턴(P)이 된다.

다음에, 실장 장치(1)는 도 9의 상태로부터 도 10의 상태가 된다. 도 10은, 도 5에 도시한 스텝 ST12a 내지 ST13a와, 스텝 ST07b 내지 ST09b의 상태를 도시하고 있다.

구체적으로는, A면측에 있어서, 칩 슬라이더(10a)로부터 본딩 툴(12a)에 칩 부품(C)이 전달된다(스텝 ST12a). 그리고 픽업 노즐(7a)이 반송 툴(8a)에 의해 대기 위치(Wa)로 이동한다(스텝 ST13a).

B면측에서는, 2시야 카메라(14)에 의해 이동 중인 회로 기판(13)의 회로 패턴(P)에 부여된 얼라인먼트 마크와, 본딩 툴(12b)에 흡착 보유 지지된 칩 부품(C)의 얼라인먼트 마크가 화상 인식된다(스텝 ST07b). 화상 인식 결과, 회로 기판(13)의 회로 패턴(P)에 배드 마크가 부여되어 있는 경우에는(스텝 ST08b), 불량 회로 패턴(NG)으로서 인식해 다음 회로 패턴(P)에 스킵한다. 다음 회로 패턴(P)은, 인접하는 회로 패턴(P) 혹은, 인접하는 열의 회로 패턴(P)이 된다. 스킵 동작은 칩 부품(C)을 회로 패턴(P)에 실장하지 않고, 다음 회로 패턴(P)이 본딩 툴(12b)의 하측이 되도록 기판 보유 지지 스테이지(15)를 구동하는 동작이 된다(스텝 ST06b로 복귀함).

또한, 대기 위치(Wb)에서 픽업 노즐(7b)로부터 칩 슬라이더(10b)로 칩 부품(C)이 이동 탑재된다(스텝 ST09b).

다음에, 실장 장치(1)는 도 10의 상태로부터 도 11의 상태가 된다. 도 11은, 도 5에 도시한 스텝 ST14a와, 스텝 ST10b 내지 ST11b의 상태를 도시하고 있다.

구체적으로는, A면측에 있어서, 칩 슬라이더(10a)가 대기 위치(Wa)로 이동한다(스텝 ST14a).

B면측에서는, 스텝 ST07b에서 얻어진 화상 인식 데이터를 기초로 하여, 본딩 툴(12b)의 θ 방향의 위치 정렬과, 기판 보유 지지 스테이지(15)의 XY 방향의 위치 정렬이 행해진다(스텝 ST10b). 그리고 2시야 카메라(14)가 B면측으로부터 A면측으로 이동한다(스텝 ST11b).

다음에, 실장 장치(1)는 도 11의 상태로부터 도 12의 상태가 된다. 도 12는, 도 5에 도시한 스텝 ST15a와, 스텝 ST12b 내지 ST13b의 상태를 도시하고 있다.

구체적으로는, A면측에 있어서, 2시야 카메라(14)가 본딩 툴(12a)의 하측으로 이동한다(스텝 ST15a).

B면측에서는, 칩 슬라이더(10b)가 퇴피 위치(Rb)로 이동한다(스텝 ST12b). 그리고 본딩 툴(12b)이 하강해 흡착 보유 지지된 칩 부품(C)을 회로 기판(13)의 회로 패턴(P)에 가압 및 가열하여 실장하는 실장이 완료되면, 본딩 툴(12b)이 상승한다(스텝 ST13b).

다음에, A면측에서는 칩 슬라이더(10a)가 대기 위치(Wa)로 이동한 스텝 ST01a 이후의 동작을 행한다. 마찬가지로, B면측에서는 픽업 노즐(7b)이 웨이퍼(4)로부터 칩 부품(C)을 픽업하여 스텝 ST01b 이후의 동작을 행한다.

도 4에 도시하는, A면측의 전용 실장 영역(SA)의 회로 패턴(P)에의 칩 부품(C)의 실장이 끝나면, 공통 실장 영역(KR)의 칩 부품(C)의 실장을 행한다. 마찬가지로, B면측의 전용 실장 영역(SB)의 회로 패턴(P)에의 칩 부품(C)의 실장이 끝나면, 공통 실장 영역(KR)의 칩 부품(C)의 실장을 행한다. 이와 같이, A면측과 B면측에서 서로 동작을 행하고, 한쪽이 칩 부품(C)의 실장을 행하고 있는 동안은, 다른 쪽이 칩 부품(C)의 공급 동작을 완료하고, 서로의 동작 완료 타이밍에서 기판 보유 지지 스테이지(15)가 회로 기판(13)을 이동시키고 있으므로, 칩 부품(C)의 실장 택트 타임을 단축할 수 있다.

또한, 도 4에 도시한 바와 같이 전용 실장 영역(SA, SB)에서 공통 실장 영역(KR)를 끼워 넣도록 배치하여, 칩 부품(C)의 실장 동작이 개시되는 열을 회로 기판(13)의 단부[도 4에 도시한 실장 개시열(Ja, Jb)]로 하면, 칩 부품(C)의 실장이 진행됨에 따라서, 회로 기판(13)을 흡착 보유 지지하는 기판 보유 지지 스테이지(15)의 이동 거리를 적게 할 수 있어, 실장 택트 타임을 단축할 수 있다.

이와 같이, 전용 실장 영역(SA 또는 SB)의 실장 작업이 빠르게 종료된 본딩 툴(12a 또는 12b)이 공통 실장 영역(KR)의 실장 작업을 행하지만, 공통 실장 영역(KR)의 작업 중에, 다른 쪽이 전용 실장 영역(SA 또는 SB)의 실장 작업을 늦게 완료하면, 늦게 완료된 본딩 툴(12a 또는 12b)도 공통 실장 영역(KR)의 실장 작업 을 하도록 한다. 이와 같이 함으로써, 늦게 전용 실장 영역(SA, SB)의 실장 작업을 완료한 본딩 툴(12a 또는 12b)이 대기 상태로 들어가지 않아, 실장 택트 타임을 단축할 수 있다.

또한, 회로 기판(13)에의 칩 부품(C)의 실장이 완료되면, 실장 시에 제어부(50)의 기억부(51)에 기억된, 거리 센서(211)로 검출한 칩 실장 높이[칩 부품(C)의 회로 기판(13)으로부터의 높이]를 집계한다. 집계는 실장한 모든 칩 부품(C)에 대하여 행해진다. 회로 기판(13) 상에 모든 칩 부품(C)이 실장된 후, 다음 공정에서는 복수 개의 칩 부품(C)을 일괄하여 압착하는 일괄 압착이 행해진다. 그로 인해, 일괄 압착이 행해지는 칩 부품(C)의 개수(일괄 압착의 압착 툴이 한번에 가압하는 칩 부품의 개수)를 단위로 하여 칩 부품(C)의 실장 높이의 편차를 구한다. 예를 들어, 도 15에 칩 부품(C)과 회로 기판(13)의 단면을 도시한다. 도 15의 경우, 8개의 칩 부품(C1 내지 C8)을 일괄 압착할 수 있는 개수로 한다. 또한, 도 15의 부호 PD는 일괄 압착의 압착 툴이 한번에 가압하는 칩 부품의 영역을 나타내고 있다. 칩 부품(C)의 회로 기판(13)으로부터의 높이(H)는, 웨이퍼의 두께 편차의 영향을 받아, 도 15에 도시하는 부호 H1 내지 H8과 같이 불규칙해져 버린다. 이들의 높이 데이터(H1 내지 H8)는 제어부(50)의 기억부(51)에 기억된다. 제어부(50)에서는, 미리 설정되어 있는 편차의 허용 범위(V)에 대하여, 개개의 높이 데이터(H)가 범위 내에 들어가 있는지 체크를 행하여, 벗어난 경우에는 해당 부위의 칩 부품(C)의 리페어를 조작자에 대하여 지시한다. 그로 인해, 회로 기판(13)에 임시 압착되는 칩 부품(C)의 실장 높이(두께)가 불규칙해져 있어도, 칩 부품(C)의 리페어가 행해져, 다음 공정인 본 압착에서 실장 불량을 미연에 방지할 수 있다.

또한, 회로 기판(13)에의 칩 부품(C)의 실장이 완료되면, 불량 회로 패턴(NG)에는 칩 부품이 실장되어 있지 않은 상태가 된다. 다음 공정에서는, 복수 개의 칩 부품(C)을 일괄해서 압착하는 일괄 압착이 행해진다. 그로 인해, 개개의 칩 부품(C)에 부여되는 가압력이 균등해지도록, 가압력을 가변시키면 좋다. 예를 들어 도 16에 도시하는 경우를 설명한다. 도 16은, 불량 회로 패턴(NG)에 칩 부품(C)이 실장되어 있지 않은 상태를 나타내는 단면도이다. 실장되지 않은 칩 부품(C2, C4)은 점선으로 나타내고 있다. 이러한 경우, 다음 공정의 일괄 압착으로, 칩 부품(C1 내지 C8)이 실장되어 있는 상태와 동일한 가압력으로 일괄 압착을 행하면, 각 칩 부품(C1, C3, C5 내지 C8)에 부여되는 가압력은 통상보다도 커져 버린다. 이것은, 일괄 압착에 있어서의 실장 불량이 되어 버린다. 그로 인해, 구체적으로는, 제어부(50)의 기억부(51)에 기억된, 회로 기판(13)에 실장된 모든 칩 부품(C)의 실장 위치의 정보로부터 회로 기판(13) 상의 실장된 칩 부품(C)의 위치와 실장되어 있지 않은 위치와 개수를 구한다. 다음에, 다음 공정에 있어서의 일괄 압착을 행할 때의 칩 부품(C)의 영역[도 16에 도시하는 영역(PD)]을 단위로 하여, 가압되는 칩 부품(C)의 개수를 구한다. 그리고 다음 공정의 본 압착 장치에 대하여, 칩 부품(C)의 영역마다 개수 정보를 전송하여 본 압착의 가압력을 가변시키도록 한다. 그로 인해, 회로 기판(13)에 임시 압착되는 칩 부품(C)에 누락이 발생하여도, 칩 부품(C)의 가압력이 일정하게 유지되어, 다음 공정인 본 압착에서 실장 불량을 방지할 수 있다.

1 : 실장 장치
2 : 칩 부품 공급부
3 : 칩 부품 실장부
4 : 웨이퍼
5 : 매거진
6a, 6b : 픽업 스테이지
7a, 7b : 픽업 노즐
8a, 8b : 반송 툴
9a, 9b : 매거진 배출 스테이지
10a, 10b : 칩 슬라이더
11a, 11b : 반송 레일
12a, 12b : 본딩 툴
13 : 회로 기판
14 : 2시야 카메라
15 : 기판 보유 지지 스테이지
16 : 문형 프레임
17 : 베이스
50 : 제어부
51 : 기억부
101 : XY 평면
102 : YZ 평면
103 : 연결 부재
104 : 볼 나사
105 : 서보 모터
111 : 빔 부분
113 : 레일
110a, 110b : 기둥 부분
112a, 112b : 승강 툴
211 : 거리 센서
K : 가요성 필름 기판
P : 회로 패턴
C : 칩 부품
NG : 불량 회로 패턴
SA, SB : 전용 실장 영역
KR : 공통 실장 영역
Ja, Jb : 실장 개시열
Wa, Wb : 대기 위치
Ta, Tb : 전달 위치
Ra, Rb : 퇴피 위치

Claims (11)

1. 회로 패턴이 복수 형성된 회로 기판의 회로 패턴에 칩 부품을 실장하는 실장 장치이며,
   칩 부품을 회로 기판의 각 회로 패턴에 실장하는 본딩 툴을 복수개 구비하고, 각 본딩 툴이, 회로 기판 상의 칩 부품을 실장하는 영역에서, 상기 각 본딩 툴만이 칩 부품을 실장할 수 있는 전용 실장 영역과, 상기 각 본딩 툴과 인접하는 본딩 툴의 서로가 칩 부품을 실장할 수 있는 공통 실장 영역을 갖고,
   상기 각 본딩 툴이, 상기 전용 실장 영역부터 칩 부품의 실장을 개시하여, 각 전용 실장 영역의 칩 부품의 실장을 먼저 종료한 본딩 툴부터 상기 공통 실장 영역에 칩 부품을 실장하는 기능을 갖고 있음과 함께, 상기 회로 기판에 복수 형성된 회로 패턴 중에, 회로 패턴이 불량이 되는 불량 회로 패턴과, 회로 패턴이 정상인 정상 회로 패턴이 포함되어 있으며, 상기 각 본딩 툴이, 미리 검지된 불량 회로 패턴의 정보를 기초로 하여 회로 기판 상의 상기 정상 회로 패턴에만 칩 부품을 실장하는 기능을 구비하고 있는 것을 특징으로 하는, 실장 장치.
2. 제1항에 있어서, 회로 기판 상의 복수 형성된 회로 패턴 중, 상기 불량 회로 패턴의 배치 정보로부터, 각 본딩 툴의 전용 실장 영역과 공통 실장 영역을 연산하고, 상기 전용 실장 영역과 상기 공통 실장 영역의 정보를 기초로 하여 회로 기판 상의 상기 정상 회로 패턴에만 칩 부품을 실장하는 기능을 구비하고 있는 것을 특징으로 하는, 실장 장치.
3. 제1항 또는 제2항에 있어서, 복수 개의 본딩 툴 중 어느 하나가 칩 부품을 상기 정상 회로 패턴에 실장하고 있는 도중에, 복수 개의 나머지 본딩 툴 중 어느 하나 혹은 복수 개에, 칩 부품을 공급하는 반송 수단이 마련되어 있는, 실장 장치.
4. 제1항에 있어서, 상기 각 본딩 툴에 회로 기판에 실장된 칩 부품의 실장 높이를 검출하는 높이 검출 수단이 구비되어 있으며, 회로 기판에 실장된 모든 칩 부품의 실장 높이를 상기 높이 검출 수단으로 측정하고, 실장 높이의 편차를 연산하는 기능을 갖는, 실장 장치.
5. 제1항에 있어서, 회로 기판에 실장된 모든 칩 부품의 실장 위치를 기억하고, 회로 기판 상의 실장된 칩 부품의 위치와 실장되어 있지 않은 위치와 개수를 연산하는 기능을 갖는, 실장 장치.
6. 회로 패턴을 복수 형성한 회로 기판의 회로 패턴에 복수 개의 본딩 툴을 사용해서 칩 부품을 실장하는 실장 방법이며,
   회로 기판 상에 각 본딩 툴만이 칩 부품을 실장할 수 있는 회로 기판 상의 전용 실장 영역과, 상기 각 본딩 툴과 인접하는 본딩 툴의 서로가 칩 부품을 실장할 수 있는 공통 실장 영역이 설치되어 있고,
   회로 기판 상에 회로 패턴이 불량인 불량 회로 패턴과, 회로 패턴이 정상인 정상 회로 패턴이 포함되어 있으며,
   각 본딩 툴이 상기 전용 실장 영역 내의 정상 회로 패턴에의 칩 부품의 실장을 개시하는 스텝과,
   각 전용 실장 영역 내의 칩 부품의 실장을 먼저 종료한 본딩 툴부터 상기 공통 실장 영역 내의 정상 회로 패턴에 칩 부품을 실장하는 스텝으로 이루어지는, 실장 방법.
7. 제6항에 있어서, 회로 기판 상의 복수 형성된 회로 패턴 중, 상기 불량 회로 패턴의 배치 정보를, 미리 불량 회로 패턴 정보로서 기억하는 스텝과,
   불량 회로 패턴 정보를 기초로 하여, 각 본딩 툴의 전용 실장 영역과 공통 실장 영역을 연산하는 스텝을 포함하는, 실장 방법.
8. 제6항 또는 제7항에 있어서, 복수 개의 본딩 툴 중 어느 하나가 칩 부품을 상기 정상 회로 패턴에 실장하고 있는 도중에, 복수 개의 나머지 본딩 툴 중 어느 하나 혹은 복수 개에 칩 부품을 반송하는 스텝을 병행해서 행하는, 실장 방법.
9. 제6항에 있어서, 상기 각 본딩 툴에 회로 기판에 실장된 칩 부품의 실장 높이를 검출하는 높이 검출 수단이 구비되어 있으며,
   회로 기판에 실장된 모든 칩 부품의 실장 높이를, 상기 높이 검출 수단을 이용해서 측정하는 스텝과,
   상기 높이 검출 수단이 검출한 실장 높이의 편차를 연산하는 스텝을 포함하는, 실장 방법.
10. 제6항에 있어서, 회로 기판에 실장된 모든 칩 부품의 실장 위치를 기억하는 스텝과,
    회로 기판 상의 실장된 칩 부품의 위치와 실장되어 있지 않은 위치와 개수를 연산하는 스텝을 포함하는, 실장 방법.
11. 삭제

Images