CN110729272A - 芯片封装方法及封装结构 - Google Patents

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Abstract

本公开提供了一种芯片封装方法和封装结构，一种芯片封装方法，包括：在晶片的晶片活性面上形成晶片导电层；在晶片导电层上形成具有材料特性的保护层，所述保护层将晶片导电层包覆，并将所述晶片导电层的表面露出；将形成有晶片导电层和保护层的晶片切割形成裸片；将所述裸片贴装于载板上；在所述载板上的所述裸片背面形成具有材料特性的塑封层；剥离所述载板；形成和所述晶片导电层电连接的面板级导电层；形成介电层。所述封装结构具有一系列的结构和材料特性，从而减小封装过程中的翘曲，降低裸片对位精确度需求，减小封装工艺的难度，并且使封装后的芯片具有耐久的使用周期，尤其适用于大型面板级封装及对大电通量、薄型芯片的封装。

Description

芯片封装方法及封装结构
技术领域
本公开涉及半导体技术领域，尤其涉及芯片封装方法及封装结构。
背景技术
面板级封装(panel-level package)即将晶片切割分离出众多裸片，将所述裸片排布粘贴在载板上，将众多裸片在同一工艺流程中同时封装。面板级封装作为近年来兴起的技术受到广泛关注，和传统的晶片级封装(wafer-level package)相比，面板级封装具有生产效率高，生产成本低，适于大规模生产的优势。
然而，面板封装在技术上存在众多壁垒，例如面板的翘曲问题；面板上的裸片对位精准度问题等。
尤其是在当今电子设备小型轻量化的趋势下，小型质薄的芯片日益受到市场青睐，然而利用大型面板封装技术封装小型质薄芯片的封装工艺难度更加不容小觑。
发明内容
本公开旨在提供一种芯片封装方法和芯片封装结构，该封装方法可以减小或消除面板封装过程中的翘曲，降低面板上的裸片精准度需求，减小面板封装工艺的难度，并且使封装后的芯片结构具有耐久的使用周期，尤其适用于大型面板级封装及对大电通量、薄型芯片的封装。
本公开提供一种芯片封装结构，包括：一个或多个裸片，所述裸片包括裸片活性面和裸片背面；导电结构，包括晶片导电层和面板级导电层；保护层；塑封层，所述塑封层用于包封所述裸片；介电层。
在一些实施例中，所述晶片导电层包括晶片导电迹线和晶片导电凸柱；所述裸片活性面包括电连接点；至少一部分所述晶片导电迹线和至少一部分所述电连接点电连接；所述晶片导电凸柱形成于所述晶片导电迹线的焊垫或连接点上。
在另一些实施例中，至少一部分所述晶片导电迹线将至少一部分所述电连接点单独引出。
在再一些实施例中，至少一部分所述晶片导电迹线将至少一部分中的多个所述电连接点彼此互连并引出。
在一些优选实施例中，所述晶片导电层包括晶片导电凸柱；所述裸片活性面包括电连接点和绝缘层；至少一部分所述晶片导电凸柱和至少一部分所述电连接点电连接。
在一些优选实施例中，所述面板级导电层包括导电迹线和/或导电凸柱；所述面板级导电层和所述晶片导电凸柱电连接；所述面板级导电层为一层或多层。
在一些优选实施例中，最靠近所述裸片活性面的所述导电迹线的至少一部分形成在塑封层正面并延伸至封装体的边缘。
在一些优选实施例中，所述裸片背面从所述塑封层暴露。
在一些优选实施例中，介电层的表面对应于所述导电层的位置处具有凹槽。
在一些优选实施例中，所述封装结构包括多个裸片，所述多个裸片之间根据产品设计进行电连接。
在一些实施例中，所述保护层的杨氏模量为以下任一数值范围或数值：1000～20000MPa、1000～10000MPa、4000～8000MPa、1000～7000MPa、4000～7000MPa、5500MPa。
在另一些实施例中，所述保护层的材料为有机/无机复合材料。
在又一些实施例中，所述保护层的厚度为以下任一数值范围或数值：15～50μm、20～50μm、35μm、45μm、50μm。
在一些优选实施例中，所述保护层的热膨胀系数为以下任一数值范围或数值：3～10ppm/K、5ppm/K、7ppm/K、10ppm/K。
在另一些优选实施例中，所述塑封层的热膨胀系数为以下任一数值范围或数值：3～10ppm/K、5ppm/K、7ppm/K、10ppm/K。
在又一些优选实施例中，所述保护层和所述塑封层具有相同或相近的热膨胀系数。
本公开提供一种芯片封装方法，包括：在待封装晶片的晶片活性面上形成晶片导电层；在晶片导电层上形成保护层，所述保护层将晶片导电层包覆，并将所述晶片导电层的表面露出；将形成有晶片导电层和保护层的晶片切割形成裸片；将所述裸片贴装于载板上，裸片活性面朝向载板正面，裸片背面朝离所述载板正面；在所述载板上的所述裸片背面形成塑封层；剥离所述载板；形成和所述晶片导电层电连接的面板级导电层；形成介电层。
在一些优选实施例中，形成晶片导电层的步骤包括形成晶片导电迹线和形成晶片导电凸柱；形成的所述晶片导电迹线为至少一部分所述晶片导电迹线将至少一部分电连接点单独引出或者至少一部分所述晶片导电迹线将至少一部分中的多个电连接点彼此互连并引出。
在另一些优选实施例中，形成晶片导电层的步骤包括形成晶片导电凸柱；至少一部分所述晶片导电凸柱和至少一部分所述电连接点电连接；至少一部分所述晶片导电凸柱将至少一部所述电连接点引出。
在又一些优选实施例中，形成所述面板级导电层的步骤包括形成导电迹线和/或导电凸柱；形成的所述面板级导电层和所述晶片导电凸柱电连接；形成的所述面板级导电层为一层或多层。
在一些优选实施例中，还包括减薄塑封层背面裸露出所述裸片背面的步骤。
在一些优选实施例中，还包括通过金属蚀刻在所述介电层上的所述面板级导电层对应的位置处形成凹槽的步骤。
在一些优选实施例中，还包括对所述晶片和/或所述保护层表面进行等离子表面处理和/或化学促进改性剂处理的步骤。
在一些实施例中，所述保护层的材料为有机/无机复合材料和/或所述保护层和所述塑封层具有相同或相近的热膨胀系数。
在另一些实施例中，所述保护层的杨氏模量为以下任一数值范围或数值：1000～20000MPa、1000～10000MPa、4000～8000MPa、1000～7000MPa、4000～7000MPa、5500MPa和/或所述保护层的厚度为以下任一数值范围或数值：15～50μm、20～50μm、35μm、45μm、50μm。
在又一些实施例中，所述保护层的热膨胀系数为以下任一数值范围或数值：3～10ppm/K、5ppm/K、7ppm/K、10ppm/K，和/或所述塑封层的热膨胀系数为以下任一数值范围或数值：3～10ppm/K、5ppm/K、7ppm/K、10ppm/K。
附图说明
图1至图13是根据本公开示例性实施例提出的芯片封装方法的流程；
图1是根据本公开示例性实施例中晶片的示意图；
图2是根据本公开示例性实施例中形成晶片导电迹线后的晶片的示意图；
图3是根据本公开示例性实施例中形成晶片导电凸柱后的晶片的示意图；
图4a、4b、4c是根据本公开示例性实施例中施加保护层后的晶片的示意图；
图5是根据本公开示例性实施例中切割晶片形成裸片的示意图；
图6a是根据本公开示例性实施例中载板上贴装裸片的示意图；
图6b是根据本公开示例性实施例中载板上粘贴裸片组合的示意图；
图7是根据本公开示例性实施例中在载板上形成塑封层的示意图；
图8a是根据本公开示例性实施例中减薄塑封层厚度的示意图；
图8b是根据本公开示例性实施例中将塑封层减薄至裸露裸片背面的示意图；
图9是根据本公开示例性实施例中剥离载板和粘接层的示意图；
图10是根据本公开示例性实施例中在面板组件上形成导电迹线的示意图；
图11是根据本公开示例性实施例中在面板组件上形成导电凸柱的示意图；
图12a、12b是根据本公开示例性实施例中在面板组件上形成介电层的示意图；
图13是根据本公开示例性实施例中分割面板组件形成封装完成的芯片的示意图；
图14a、14b、14c、14d、14e是根据本公开示例性实施例提供的利用上述封装方法得到的芯片封装结构的示意图；
图15是根据本公开示例性实施例中封装芯片在使用时的示意图。
具体实施方式
为使本公开的技术方案更加清楚，技术效果更加明晰，以下结合附图对本公开的优选实施例给出详细具体的描述和说明，不能理解为以下描述是本公开的唯一实现形式，或者是对本公开的限制。
图1至图13是根据本公开示例性实施例提出的芯片封装方法的流程。
如图1所示，提供至少一个晶片100，该晶片100具有晶片活性面1001和晶片背面1002，所述晶片100包括多个裸片113，其中每一个裸片的活性表面构成了晶片活性面1001，所述晶片100中每一个裸片的活性面均通过掺杂、沉积、刻蚀等一系列工艺形成一系列主动部件和被动部件，主动部件包括二极管、三极管等，被动部件包括电压器、电容器、电阻器、电感器等，将这些主动部件和被动部件利用连接线连接形成功能电路，从而实现芯片的各种功能。所述晶片活性面1001还包括用于将功能电路引出的电连接点103以及用于保护该电连接点103的绝缘层105。
如图2所示，在所述晶片活性面1001上形成晶片导电迹线(wafer trace)106。
所述晶片导电迹线106可以是铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。
所述至少一部分晶片导电迹线106可以为将至少一部分中的多个所述电连接点103彼此互连并引出。
所述至少一部分晶片导电迹线106也可以为将至少一部分所述电连接点103单独引出。
如图3所示，所述晶片导电迹线106的焊垫或连接点上形成晶片导电凸柱(waferstud)111。
晶片导电凸柱111的形状可以是圆的，也可以是其它形状如椭圆形、方形、线形等。晶片导电凸柱111可以是一层或多层的铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。
可选的，所述晶片导电凸柱111也可以直接形成在晶片活性面1001上的电连接点103处，将所述电连接点103引出。
所述晶片导电迹线106和/或晶片导电凸柱111称为晶片导电层。
如图4a、图4b和图4c所示，在所述晶片导电层上施加保护层107。
如图4a所示，晶片导电层包括晶片导电迹线106和晶片导电凸柱111，所述至少一部分晶片导电迹线106将所述至少一部分中的多个所述电连接点103彼此互连并引出；保护层107施加于晶片导电迹线106和晶片导电凸柱111之上，包覆住晶片导电迹线106和晶片导电凸柱111。
如图4b所示，晶片导电层包括晶片导电迹线106和晶片导电凸柱111，所述至少一部分晶片导电迹线106将所述至少一部分电连接点103单独引出；保护层107施加于晶片导电迹线106和晶片导电凸柱111之上，包覆住晶片导电迹线106和晶片导电凸柱111。
如图4c所示，晶片导电层仅包括晶片导电凸柱111，所述晶片导电凸柱111从电连接点103处形成。保护层施加于晶片导电凸柱111之上，包覆住晶片导电凸柱111。
保护层107采用绝缘材料，可选的如BCB苯并环丁烯，PI聚酰亚胺，PBO聚苯并恶唑，聚合物基质介电膜，有机聚合物膜，或者其它具有相似绝缘和结构特性的材料，通过层压(lamination)、涂覆(coating)、印刷(printing)等方式形成。
在一个实施例中，保护层采用层压的方式施加。
在一个实施例中，所述保护层107的施加为保护层107将晶片导电层完全包覆，在此情况下，在所述保护层107的施加过程过后，会有一个减薄保护层107厚度以露出晶片导电层表面；
在另一个实施例中，施加的保护层107厚度正好将导电层表面露出。
可选的，在施加所述保护层107的步骤前，对形成有晶片导电层的晶片活性面1001和/或所述保护层107施加于所述晶片100上的一面进行物理和/或化学处理，以使所述保护层107和所述晶片100之间的结合更为紧密。处理方法可选的为等离子表面处理使表面粗糙化增大粘接面积和/或化学促进改性剂处理，在所述晶片100和所述保护层107之间引入促进改性基团，例如同时带有亲和有机和亲和无机的基团的表面改性剂，增加有机/无机界面层之间的粘合力。
所述保护层107可以在之后的塑封过程中保护所述裸片活性面1131。
所述保护层107的存在可以使所述裸片113和粘接层121之间的粘合作用更强，使在塑封过程中，塑封压力不易导致所述裸片113在所述载板117上发生位置移动。
在一个优选实施例中，所述保护层107的杨氏模量为1000～20000MPa的范围内、更加优选的所述保护层107的杨氏模量为1000～10000MPa范围内；进一步优选的所述保护层107的杨氏模量为1000～7000、4000～7000或4000～8000MPa；在最佳实施例中所述保护层107的杨氏模量为5500MPa。
在一个优选实施例中，所述保护层107的厚度为15～50μm的范围内；更加优选的所述保护层的厚度为20～50μm的范围内；在一个优选实施例中，所述保护层107的厚度为35μm；在另一个优选实施例中，所述保护层107的厚度为45μm；在再一个优选实施例中，所述保护层107的厚度为50μm。
所述保护层107的杨氏模量数值范围在1000-20000MPa时，一方面，所述保护层107质软，具有良好的柔韧性和弹性；另一方面，所述保护层可以提供足够的支撑作用力，使所述保护层107对其表面形成的导电层具有足够的支撑。同时，所述保护层107的厚度在15-50μm时，保证了所述保护层107能够提供足够的缓冲和支撑。
特别是在一些种类的芯片中，既需要使用薄型裸片进行封装，又需要导电层达到一定的厚度值以形成大的电通量，此时，选择所述保护层107的厚度范围为15～50μm，所述保护层107杨氏模量的数值范围为1000-10000MPa。质软，柔韧性佳的所述保护层107可以在所述裸片113和在保护层表面形成的导电层之间形成缓冲层，以使在芯片的使用过程中，保护层表面的导电层不会过度压迫所述裸片113，防止厚重的导电层的压力使所述裸片113破碎。同时所述保护层107具有足够的材料强度，所述保护层107可以对厚重的导电层提供足够支撑。
当所述保护层107的杨氏模量为1000-20000MPa时，特别是所述保护层107的杨氏模量为4000-8000MPa时，所述保护层107的厚度为20～50μm时，由于所述保护层107的材料特性，使所述保护层107能够在之后的裸片转移过程中有效保护所述裸片对抗裸片转移设备的顶针压力；
裸片转移过程是将切割分离后的裸片113重新排布粘合在载板117的过程(reconstruction process)，裸片转移过程需要使用裸片转移设备(bonder machine)，裸片转移设备包括顶针，利用顶针将晶片100上的裸片113顶起，用吸头(bonder head)吸起被顶起的裸片113转移并粘合到载板117上。
在顶针顶起裸片113的过程中，裸片113尤其是薄型裸片113质脆，易于受到顶针的顶起压力而破碎，有材料特性的保护层100在此工艺中可以保护质脆的裸片113即使在较大的顶起压力下，也可以保持裸片113的完整。
在一个优选实施例中，所述保护层107为包括填料颗粒的有机/无机复合材料层。进一步的，所述所述填料颗粒为无机氧化物颗粒；进一步的，所述填料颗粒为SiO2颗粒；在一个实施例中，所述保护层107中的填料颗粒，为两种或两种以上不同种类的无机氧化物颗粒，例如SiO2混合TiO2颗粒。优选的，所述保护层107中的填料颗粒，例如无机氧化物颗粒，例如SiO2颗粒，例如SiO2混合TiO2颗粒，为球型或类球型。在一个优选实施例中，所述保护层107中的填料颗粒，例如无机氧化物颗粒，例如SiO2颗粒，例如SiO2混合TiO2颗粒，的填充量为50％以上。
有机材料具有易操作易施加的优点，待封装裸片113为无机材料如硅材质，当保护层107单独采用有机材料时，由于有机材料的材料学性质和无机材料的材料学性质之间的差异，会使封装工艺难度大，影响封装效果。采用在有机材料中添加无机颗粒的有机/无机复合材料，会使有机材料的材料学性能得到改性，使材料兼具有机材料和无机材料的特点。
在一个优选实施例中，当(T<Tg)时，所述保护层107的热膨胀系数的范围为3～10ppm/K；在一个优选实施例中，所述保护层107的热膨胀系数为5ppm/K；在一个优选实施例中；所述保护层107的热膨胀系数为7ppm/K；在一个优选实施例中，所述保护层107的热膨胀系数为10ppm/K。
在接下来的塑封工艺中，施加有保护层107的裸片113会在塑封过程的加热和冷却过程中相应的膨胀和收缩，当保护层107的热膨胀系数在3～10ppm/K的范围时，保护层107和裸片113之间的膨胀收缩程度保持相对一致，保护层107和裸片113的连接界面不易产生界面应力，不易破坏保护层107和裸片113之间的结合，使封装后的芯片结构更加稳定。
封装完成的芯片在使用过程中，常常需要经历冷热循环，保护层107的热膨胀系数范围为3～10ppm/K和裸片113具有相同或者相近的热膨胀系数，在冷热循环过程中，保护层107和裸片113保持相对一致的膨胀和收缩程度，免于在保护层107和裸片113之间的界面积累界面疲劳，使封装后的芯片具有耐久性，延长芯片使用寿命。
另一方面，保护层的热膨胀系数过小，需使保护层107的复合材料中填充过多的填料颗粒，在进一步减小热膨胀系数的同时也会增大材料的杨氏模量，使保护层材料的柔韧性减少，刚度过强，保护层107的缓冲作用欠佳。将保护层的热膨胀系数限定为5-10ppm/k为最优。
在一个优选实施例中，所述保护层107的抗拉强度的数值范围为20～50MPa；在一个优选实施例中，所述保护层107的抗拉强度为37MPa。
可选的，在所述晶片活性面1001上施加所述保护层107流程后，对所述晶片背面1002进行研磨减薄晶片至所需厚度。
现代电子设备小型轻量化，芯片具有薄型化趋势，在此步骤中，所述晶片100有时会需要被减薄到很薄的厚度，然而，薄型晶片100的加工和转移难度大，研磨减薄过程工艺难度大，往往很难将晶片100减薄到理想厚度。当晶片100表面具有保护层107时，具有材料特性的保护层107会对晶片100起到支撑作用，降低晶片100的加工，转移和减薄难度。
在晶片上首先形成晶片导电层170和保护层107，电连接点103和晶片导电层170电连接，由于晶片导电层170是在晶片级形成，其和电连接点103的对位精度高，并且后续面板级导电层180形成步骤时，晶片导电层170和面板级导电层180电连接，布线精准容忍度下降，导电迹线可以更加紧密。
如图5所示，将形成有晶片导电层和施加过保护层107的晶片100沿着切割道进行切割，得到多个裸片113，所述裸片113具有裸片活性面1131和裸片背面1132。
由于保护层的材料特性，使得在晶片100的切割工序中，分离出的裸片113没有毛刺和碎屑(die chip)。
在一个实施例中，在切割所述晶片100分离出所述裸片113步骤之前，还包括对施加有所述保护层107的晶片100的具有保护层107的一面进行等离子表面处理，增大表面粗糙度，以使后续工艺中所述裸片113在所述载板117上的粘合性增大，不易产生所述裸片113在塑封压力下的裸片移动。
可以理解的是，在工艺允许的情况下，根据具体的实际情况可选择的将所述形成有晶片导电层的晶片100切割成待封装裸片113后，在每个待封装裸片113的裸片活性面1131上形成保护层107。
如图6a所示，提供一个载板117，所述载板117具有载板正面1171和载板背面1172，在所述载板正面1171的预设位置上排布分割好的所述裸片113，所述裸片活性面1131朝向所述载板117，所述裸片背面1132朝离所述载板117排布。
载板117的形状为：圆形、三边形，四边形或其它任何形状，载板117的大小可以是小尺寸的晶圆衬底，也可以是各种尺寸特别是大尺寸的矩形载板，载板117的材质可以是金属、非金属、塑料、树脂、玻璃、不锈钢等。优选的，载板117为不锈钢材质的四边形大尺寸面板。
载板117具有载板正面113和载板背面115，载板正面113优选的为一个平面。
在一个实施例中，利用粘接层121将裸片113粘合并固定在载板117上。
粘接层121可通过层压、印刷、喷涂、涂敷等方式形成在载板正面1171上。为了便于在之后的流程中将载板117和背部塑封完成的裸片113分离，粘接层121优选的采用易分离的材料，例如采用热分离材料作为粘接层121。
优选的，可以在载板117上预先标识出裸片113排布的位置，标识可采用激光、机械刻图等方式在载板117上形成，同时裸片113上也设置有对位标识，以在粘贴时与载板117上的粘贴位置瞄准对位。
可选的，如图6b所示，在一次封装过程中，可以将多个，特别是具有不同功能的多个裸片113a和113b，图中示出两个，也可以为两个以上，按照实际产品的需求排布在载板117上，并进行封装，在完成封装后，再切割成多个封装体；由此一个封装体包括多个所述裸片113a和113b以形成多芯片组件(multi-chip module，MCM)，而多个所述裸片113a和113b的位置可以根据实际产品的需要进行自由设置。
如图7所示，形成塑封层123。
在所述待封装裸片113的四周以及载板正面1171或粘接层121的裸露表面形成塑封层123。塑封层123用于将载板正面1171和待封装裸片113完全包封住，以重新构造一平板结构，以便在将载板117剥离后，能够继续在重新构造的平板结构上进行接下来的封装步骤。
将塑封层123与载板正面1171或粘接层121接触的一面定义为塑封层正面1231。将塑封层123背离载板正面1171或粘接层121的一面定义为塑封层背面1232。
优选的，所述塑封层正面1231和所述塑封层背面1232基本上呈平板状，且与所述载板正面1171平行。
塑封层123可采用浆料印刷、注塑成型、热压成型、压缩模塑、传递模塑、液体密封剂模塑、真空层压、或其它合适的成型方式。塑封层123可采用有机复合材料、树脂复合材料、高分子复合材料、聚合物复合材料，例如具有填充物的环氧树脂、ABF(Ajinomotobuildup film)或具有合适填充物的其它聚合物。
在一实施例中，所述塑封层123采用有机/无机复合材料，采用模压成型的方式形成。
优选的，所述塑封层123的热膨胀系数为3～10ppm/K；在一个优选实施例中所述塑封层123的热膨胀系数为5ppm/K；在另一个优选实施例中所述塑封层123的热膨胀系数为7ppm/K；在再一个优选实施例中所述塑封层123的热膨胀系数为10ppm/K。
优选的，所述塑封层123和所述保护层107具有相同或相近的热膨胀系数。
将塑封层123的热膨胀系数选定为3～10ppm/K且选定和保护层107具有相同或相近的热膨胀系数，塑封流程的加热和冷却过程中，保护层107，塑封层123之间的膨胀收缩程度保持一致，两种材料不易产生界面应力，低的热膨胀系数使塑封层，保护层和裸片的热膨胀系数接近，使塑封层123，保护层107以及裸片113的界面结合紧密，避免产生界面层分离。
封装完成的芯片在使用过程中，常常需要经历冷热循环，由于保护层107，塑封层123以及裸片113的热膨胀系数相近，在冷热循环过程中，保护层107和塑封层123以及裸片113的界面疲劳小，保护层107，塑封层123以及裸片113之间不易出现界面间隙，使芯片的使用寿命增长，芯片的可应用领域广泛。
裸片113和塑封层123热膨胀系数的差异还会使塑封后的面板组件产生翘曲，由于翘曲现象的产生，使得后续的导电层形成工艺中，难以定位裸片113在面板组件中的精确位置，对导电层形成工艺产生很大影响。
特别的，在大面板封装工艺中，由于面板的尺寸较大，即便是轻微的面板翘曲，也会使面板远离中心的外部四周围部分的裸片相对于模塑成型之前，产生较大尺寸的位置变化，所以，在大型面板封装工艺中，解决翘曲问题成为整个工艺的关键之一，翘曲问题甚至限制了面板尺寸的放大化发展，成为大尺寸面板封装中的技术壁垒。
将所述保护层107和所述塑封层123的热膨胀系数限定在3～10ppm/K的范围内，且优选所述塑封层123和所述保护层107具有相同或相近的热膨胀系数，可以有效避免面板组件翘曲的产生，实现采用大型面板的封装工艺。
同时，在塑封过程中，由于塑封压力会对所述裸片113背部产生压力，此压力易于将所述裸片113压入粘接层121，从而使裸片113在形成塑封层123过程中陷入粘接层121中，在塑封层123形成后，裸片113和塑封层正面1231不处于同一平面，裸片113的表面为突出在塑封层正面1231之外，形成一个台阶状的结构，在后续导电层形成过程中，导电迹线125也相应的会出现台阶状结构，使得封装结构不稳定。
当裸片活性面1131有具有材料特性的保护层107时，可以在塑封压力下起到缓冲作用，避免裸片113陷入粘接层121中，从而避免塑封层正面1231台阶状结构的产生。
如图8a所示，所述塑封层123的厚度可以通过对所述塑封层背面1232进行研磨或抛光来减薄。
在一实施例中，如图8b所示，所述塑封层123的厚度可减薄至裸片113的裸片背面1132，从而暴露出裸片背面1132。封装成型的芯片结构如图14b所示。
如图9所示，剥离载板117，露出所述塑封层正面1231，所述保护层107以及晶片导电层的裸露表面。
载板117分离后，将包覆有裸片113的塑封层123结构定义为面板组件150。
图10和图11示出了在塑封层123中的裸片113上形成图案化面板级导电层过程的一个实施例。
图10示出了在塑封层123中的裸片113上形成导电迹线(trace)125；所述导电迹线125的至少一部分形成在所述裸片活性面1131上的保护层107表面，和至少一部分的晶片凸柱111电连接；
导电迹线125可以是一层或多层的铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。
在一个实施例中，导电迹线125沿着保护层107的表面和塑封层正面1231延伸，并延伸到当封装完成的芯片封装体的边缘，封装成型的芯片结构如图14d所示。导电迹线125延伸到封装体的边缘，此时导电迹线125将保护层107和塑封层132的界面包覆并连接起来，增加了封装后芯片结构的稳定性。
图11示出了在导电迹线125的焊垫或连接点上形成导电凸柱(stud)127；导电凸柱127的形状可以是圆的，也可以是其它形状如椭圆形、方形、线形等。导电凸柱127可以是一层或多层的铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。
面板级导电层由导电迹线125和/或导电凸柱127构成，面板级导电层可以为一层也可以为多层。面板级导电层可以具有扇出再布线(fan-out RDL)的功能。
如图12a所示，在面板级导电层上形成介电层129。
使用层压，涂覆、喷涂、印刷、模塑以及其它等适合方法在面板级导电层表面形成一层或多层介电层129。
介电层129可以为BCB苯并环丁烯、PI聚酰亚胺、PBO聚苯并恶唑、ABF、二氧化硅、氮化硅、氮氧化硅、五氧化二钽、氧化铝、聚合物基质介电膜、有机聚合物膜；也可以为有机复合材料、树脂复合材料、高分子复合材料、聚合物复合材料，例如具有填充物的环氧树脂、ABF、或具有合适填充物的其它聚合物；还可以为其它具有相似绝缘和结构特性的材料。在一个优选实施例中介电层129为ABF。介电层129起到保护导电层和绝缘的作用。
在一个实施例中，介电层129施加的厚度比面板级导电层的厚度厚，通过研磨过程将面板级导电层裸露出来；在另一个实施例中，介电层133施加的厚度和面板级导电层的厚度相同，施加完介电层129之后面板级导电层正好裸露出来。
在一个实施例中，重复图10-图12b的步骤，在裸片113的裸片活性面1131上形成多层面板级导电层。
重新回到图10-图12b的步骤中。在一个实施例中，面板级导电层的形成步骤可以为：
在裸片113的裸片活性面1131上形成导电迹线125；
使用层压，涂覆、喷涂、印刷、模塑以及其它等适合方法在导电迹线125表面形成一层或多层介电层129，介电层129的高度高于导电迹线125的高度，将导电迹线125完全包封于介电层129中；
在介电层129上与导电迹线125的焊垫或连接点对应的位置处形成开口，在开口内形成导电凸柱127。
又一实施例中，开口内可不形成导电凸柱127，使完成后的封装体的导电迹线125的焊垫或连接点从开口中露出。
在一优选实施例中，在介电层129的施加步骤之后，蚀刻减薄最外层面板级导电层厚度，以在介电层129的外表面形成凹槽131，封装成型的芯片结构如图14b,14c所示。
可选的，如图12b所示，在一次封装过程中，可以将多个，特别是具有不同功能的多个裸片113a和113b，图中示出两个，也可以为两个以上，封装成为多芯片封装组件，多个裸片113a和113b的导电层的图案化设计根据实际产品的电连接需要进行设计。封装成型的芯片结构如图14e所示。
如图13所示，切割分离出封装单体形成封装完成的芯片，可以利用机械或激光进行切割。
图14a、图14b、图14c、图14d和图14e是根据本公开示例性实施例提供的封装方法得到的芯片封装结构的示意图,如图所示，一种芯片封装结构，包括：至少一个裸片113，所述裸片113包括裸片活性面1131和裸片背面1132；导电结构，包括晶片导电层170和面板级导电层125，127；保护层107；塑封层123，所述塑封层123用于包封所述裸片113；介电层129。
在一些实施例中，所述保护层107的杨氏模量为以下任一数值范围或数值：1000～20000MPa、1000～10000MPa、4000～8000MPa、1000～7000MPa、4000～7000MPa、5500MPa。该保护层107质软，具有良好的柔韧性和弹性，对其表面形成的面板导电层180具有足够的支撑，尤其适用于大电通量的薄型裸片的封装。
在一些实施例中，所述保护层107的材料为有机/无机复合材料。优选的，采用在有机材料中添加无机颗粒的有机/无机复合材料，会使有机材料的材料学性能得到改性，使材料兼具有机材料和无机材料的特点。
在一些实施例中，所述保护层107的厚度为以下任一数值范围或数值：15～50μm、20～50μm、35μm、45μm、50μm。该厚度范围保证了所述保护层107能够提供足够的缓冲和支撑。
在一些实施例中，所述保护层107的热膨胀系数为以下任一数值范围或数值：3～10ppm/K、5ppm/K、7ppm/K、10ppm/K。
在一些实施例中，所述塑封层123的热膨胀系数为以下任一数值范围或数值：
3～10ppm/K、5ppm/K、7ppm/K、10ppm/K。
在一些实施例中，所述保护层107和所述塑封层123具有相同或相近的热膨胀系数。免于在保护层107、塑封层123和裸片113之间的界面积累界面疲劳，使封装后的芯片具有耐久性，延长芯片使用寿命。
在一些实施例中，如图14a、14b、14c所示，所述晶片导电层170包括晶片导电迹线106和晶片导电凸柱111；所述裸片活性面1131包括电连接点103；至少一部分所述晶片导电迹线106和至少一部分所述电连接点103电连接；所述晶片导电凸柱111形成于所述晶片导电迹线106的焊垫或连接点上。
在一些实施例中，如图14c所示，至少一部分所述晶片导电迹线106将至少一部分所述电连接点103单独引出。
在一些实施例中，如图14a、14b所示，至少一部分所述晶片导电迹线106将至少一部分中的多个所述电连接点103彼此互连并引出。
在一些实施例中，如图14d所示，所述晶片导电层170包括晶片导电凸柱111；至少一部分所述晶片导电凸柱111和至少一部分所述电连接点103电连接。
在一些实施例中，所述面板级导电层180包括导电迹线125和/或导电凸柱127；所述面板级导电层180和所述晶片导电凸柱111电连接；所述面板级导电层为一层或多层。
在一些实施例中，如图14d、14e所示，最靠近所述裸片活性面1131的所述导电迹线125的至少一部分形成在塑封层正面1231并延伸至封装体的边缘，以增加封装稳定性。
在一些实施例中，如图14b、14c所示，所述裸片背面1132从所述塑封层123暴露，以利于芯片散热。
在一些实施例中，如图14b、14c所示，介电层129的表面对应于所述导电层的位置处具有凹槽。
在一些实施例中，如图14e所示，所述至少一个裸片113为多个裸片113，所述多个裸片113之间根据产品设计进行电连接。
图15示出了封装芯片在使用时的示意图，在使用过程中通过焊料160将封装芯片连接到电路板或基板161上，然后与其他电路原件进行连接。
当所述封装芯片的介电层129的表面上具有凹槽131时，可使焊料160连接稳定，不易移动。
以上所述的具体实施例，其目的是对本公开的技术方案和技术效果进行进一步的详细说明，但是本领域技术人员将理解的是，以上所述具体实施例，并不用于限制本公开，凡在本公开的发明思路之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (26)

1.一种芯片封装结构，其特征在于，包括：
至少一个裸片，所述裸片包括裸片活性面和裸片背面；
导电结构，包括晶片导电层和面板级导电层；
保护层；
塑封层，所述塑封层用于包封所述裸片；
介电层。
2.根据权利要求1所述的芯片封装结构，其特征在于，
所述晶片导电层包括晶片导电迹线和晶片导电凸柱；
所述裸片活性面包括电连接点；
至少一部分所述晶片导电迹线和所述电连接点电连接；
所述晶片导电凸柱形成于所述晶片导电迹线的焊垫或连接点上。
3.根据权利要求2所述的芯片封装结构，其特征在于，至少一部分所述晶片导电迹线将所述电连接点单独引出。
4.根据权利要求2所述的芯片封装结构，其特征在于，至少一部分所述晶片导电迹线将多个所述电连接点彼此互连并引出。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述晶片导电层包括晶片导电凸柱；
所述裸片活性面包括电连接点；
至少一部分所述晶片导电凸柱和所述电连接点电连接。
6.根据权利要求2-5任一项所述的芯片封装结构，其特征在于，
所述面板级导电层包括导电迹线和/或导电凸柱；
所述面板级导电层和所述晶片导电凸柱电连接；
所述面板级导电层为一层或多层。
7.根据权利要求6所述的芯片封装结构，其特征在于，最靠近所述裸片活性面的所述导电迹线的至少一部分形成在塑封层正面并延伸至封装体的边缘。
8.根据权利要求2-5任一项所述的芯片封装结构，其特征在于，所述裸片背面从所述塑封层暴露。
9.根据权利要求2-5任一项所述的芯片封装结构，其特征在于，介电层的表面对应于所述导电层的位置处具有凹槽。
10.根据权利要求2-5任一项所述的芯片封装结构，其特征在于，所述至少一个裸片为多个裸片，所述多个裸片之间根据产品设计进行电连接。
11.根据权利要求2-5任一项所述的芯片封装结构，其特征在于，所述保护层的材料为有机/无机复合材料。
12.根据权利要求11所述的芯片封装结构，其特征在于，所述保护层的杨氏模量为以下任一数值范围或数值：1000～20000MPa、1000～10000MPa、4000～8000MPa、5500MPa。
13.根据权利要求11所述的芯片封装结构，其特征在于，所述保护层的厚度为以下任一数值范围或数值：15～50μm、20～50μm、35μm、45μm、50μm。
14.根据权利要求11所述的芯片封装结构，其特征在于，所述保护层的热膨胀系数为以下任一数值范围或数值：3～10ppm/K、5ppm/K、7ppm/K、10ppm/K。
15.根据权利要求11所述的芯片封装结构，其特征在于，所述塑封层的热膨胀系数为以下任一数值范围或数值：3～10ppm/K、5ppm/K、7ppm/K、10ppm/K。
16.根据权利要求11所述的芯片封装结构，其特征在于，所述保护层和所述塑封层具有相同或相近的热膨胀系数。
17.一种芯片封装方法，其特征在于，包括：
在待封装晶片的晶片活性面上形成晶片导电层；
在晶片导电层上形成保护层，所述保护层将晶片导电层包覆，并将所述晶片导电层的表面露出；
将形成有晶片导电层和保护层的晶片切割形成裸片；
将所述裸片贴装于载板上，裸片活性面朝向载板正面，裸片背面朝离所述载板正面；
在所述载板上的所述裸片背面形成塑封层；
剥离所述载板；
形成和所述晶片导电层电连接的面板级导电层；
形成介电层。
18.根据权利要求17所述的芯片封装方法，其特征在于，形成晶片导电层的步骤包括形成晶片导电迹线和形成晶片导电凸柱；形成的所述晶片导电迹线为至少一部分所述晶片导电迹线将电连接点单独引出和/或至少一部分所述晶片导电迹线将多个电连接点彼此互连并引出。
19.根据权利要求17所述的芯片封装方法，其特征在于，形成晶片导电层的步骤包括形成晶片导电凸柱；至少一部分所述晶片导电凸柱和电连接点电连接并将所述电连接点引出。
20.根据权利要求17-19任一项所述的芯片封装方法，其特征在于，形成所述面板级导电层的步骤包括形成导电迹线和/或导电凸柱；形成的所述面板级导电层和所述晶片导电凸柱电连接；形成的所述面板级导电层为一层或多层。
21.根据权利要求17-19任一项所述的芯片封装方法，其特征在于，还包括减薄塑封层背面裸露出所述裸片背面的步骤。
22.根据权利要求17-19任一项所述的芯片封装方法，其特征在于，还包括通过金属蚀刻在所述介电层上的所述面板级导电层对应的位置处形成凹槽的步骤。
23.根据权利要求17-19任一项所述的芯片封装方法，其特征在于，还包括对所述晶片和/或所述保护层表面进行等离子表面处理和/或化学促进改性剂处理的步骤。
24.根据权利要求17-19任一项所述的芯片封装方法，其特征在于，所述保护层的材料为有机/无机复合材料和/或所述保护层和所述塑封层具有相同或相近的热膨胀系数。
25.根据权利要求24所述的芯片封装方法，其特征在于：所述保护层的杨氏模量为以下任一数值范围或数值：1000～20000MPa、1000～10000MPa、4000～8000MPa、5500MPa和/或所述保护层的厚度为以下任一数值范围或数值：15～50μm、20～50μm、35μm、45μm、50μm。
26.根据权利要求24所述的芯片封装方法，其特征在于，所述保护层的热膨胀系数为以下任一数值范围或数值：3～10ppm/K、5ppm/K、7ppm/K、10ppm/K，和/或所述塑封层的热膨胀系数为以下任一数值范围或数值：3～10ppm/K、5ppm/K、7ppm/K、10ppm/K。
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