JPH10242413A - 半導体メモリ、配線基板及びメモリモジュール - Google Patents

半導体メモリ、配線基板及びメモリモジュール

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JPH10242413A
JPH10242413A JP9038703A JP3870397A JPH10242413A JP H10242413 A JPH10242413 A JP H10242413A JP 9038703 A JP9038703 A JP 9038703A JP 3870397 A JP3870397 A JP 3870397A JP H10242413 A JPH10242413 A JP H10242413A
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    • H05K1/02—Details
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Abstract

(57)【要約】 【課題】配線基板に半導体メモリを実装してなるメモリ
モジュールに関し、データ伝送の高速化を図ると共に、
信号波形の良好なデータ信号伝送を行うことができるよ
うにする。 【解決手段】配線基板２０の接続部３９にＤＲＡＭ２２
のデータ入出力端子２８の配列ピッチと同一の配列ピッ
チのデータ入出力端子４２を設け、ＤＲＡＭ２２が設け
るＶＤＤＱ端子２６、ＶＳＳＱ端子２７及びデータ入出
力端子２８の端子列が接続部３９側に接続部３９と平行
になるようにＤＲＡＭ２２を実装して、ＤＲＡＭ２２が
設けるデータ入出力端子２８と配線基板２０が設けるデ
ータ入出力端子４２とをデータ用配線３４で接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、配線基板に実装し
てメモリモジュールを構成するに好適な半導体メモリ、
メモリモジュール用の配線基板及びメモリモジュールに
関する。
【０００２】近年、特に、マザーボードや増設ボード等
に設けられている配線基板用コネクタに接続して使用さ
れるメモリモジュールに実装されている半導体メモリ
と、マザーボードや増設ボード等に形成されているデー
タバスとの間のデータ転送の高速化が要請されている。
【０００３】
【従来の技術】図８は従来のメモリモジュールの一例の
要部を示す概略的平面図である。図８中、１は配線基
板、２、３は配線基板１に形成されているデータ用配
線、４、５は配線基板用コネクタに接続される接続部に
形成されているデータ入出力端子であり、データ用配線
２はデータ入出力端子４に接続され、データ用配線３は
データ入出力端子５に接続されている。
【０００４】また、６、７は配線基板１に実装されたダ
イナミック・ランダム・アクセス・メモリ（以下、ＤＲ
ＡＭという）である。これらＤＲＡＭ６、７において、
８、９はデータ入出力端子であり、ＤＲＡＭ６のデータ
入出力端子８はデータ用配線２に接続され、ＤＲＡＭ７
のデータ入出力端子９はデータ用配線３に接続されてい
る。
【０００５】なお、ＤＲＡＭ６、７が設けているアドレ
ス信号入力端子、コントロール信号入力端子及び電源端
子が接続されている配線基板１上の配線及び配線基板１
の接続部に形成されているアドレス信号入力端子、コン
トロール信号入力端子、電源端子は、図示を省略してい
る。
【０００６】また、図９は従来のメモリモジュールの他
の例の要部を示す概略的平面図である。図９中、１１は
配線基板、１２は配線基板１１に形成されているデータ
用配線、１３は配線基板用コネクタに接続される接続部
に形成されたデータ入出力端子であり、データ用配線１
２はデータ入出力端子１３に接続されている。
【０００７】また、１４は配線基板１１に実装されたＤ
ＲＡＭである。ＤＲＡＭ１４において、１５はデータ入
出力端子であり、ＤＲＡＭ１４のデータ入出力端子１５
は、データ用配線１２に接続されている。
【０００８】なお、ＤＲＡＭ１４が設けているアドレス
信号入力端子、コントロール信号入力端子及び電源端子
が接続されている配線基板１１上の配線及び配線基板１
１の接続部に形成されているアドレス信号入力端子、コ
ントロール信号入力端子、電源端子は、図示を省略して
いる。
【０００９】
【発明が解決しようとする課題】図８に示す従来のメモ
リモジュールにおいては、ＤＲＡＭ６、７の端子配列方
向と、配線基板１の接続部の端子配列方向が直交するよ
うに、ＤＲＡＭ６、７を配線基板１に実装している。
【００１０】このため、データ入出力端子８、９によっ
てデータ用配線２、３の長さが異なってしまい、データ
入力時に必要な同期マージンを大きくとらなければなら
ず、データ伝送の高速化を図ることができないという問
題点があった。
【００１１】また、データ入出力端子８、９によって
は、データ用配線２、３の長さがかなり長くなってしま
い、データ信号の反射成分が大きくなり、データ信号波
形のリンギングが大きくなってしまうという問題点もあ
った。
【００１２】図９に示す従来のメモリモジュールにおい
ては、ＤＲＡＭ１４の端子配列方向と、配線基板１１の
接続部の端子配列方向とが一致するように、ＤＲＡＭ１
４を実装しているが、ＤＲＡＭ１４は、データ入出力端
子１５をチップの両側に存在させている。
【００１３】このため、データ入出力端子１５によって
は、データ用配線１２の長さが異なってしまい、図８に
示す従来のメモリモジュールよりもデータ入力時に必要
な同期マージンを小さくすることができるが、それでも
尚、データ入力時に必要な同期マージンを大きくとらな
ければならず、データ伝送の高速化を図ることができな
いという問題点があった。
【００１４】本発明は、かかる点に鑑み、データ伝送の
高速化を図ることができると共に、信号波形の良好なデ
ータ伝送を行うことができるようにした半導体メモリ、
配線基板及びメモリモジュールを提供することを目的と
する。
【００１５】
【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体メモリ）は、データ出力回路用
の第１の電源電圧が印加される複数の第１の電源端子
と、第１の電源電圧よりも低電圧のデータ出力回路用の
第２の電源電圧が印加される複数の第２の電源端子と、
データが入出力される複数のデータ入出力端子とを備え
る半導体メモリにおいて、第１の電源端子と第２の電源
端子とデータ入出力端子とを、第１の電源端子と第２の
電源端子との間にデータ入出力端子が配置され、かつ、
第１の電源端子と第２の電源端子とが交互に配置される
ように、一列に配列しているというものである。
【００１６】第１の発明の半導体メモリによれば、デー
タ入出力端子の配列ピッチは、第１、第２の電源端子及
びデータ入出力端子の配列ピッチの２倍となるので、第
１の発明の半導体メモリを実装するメモリモジュール用
の配線基板の配線基板用コネクタとの接続部には、第１
の発明の半導体メモリが設けるデータ入出力端子の配列
ピッチと同一の配列ピッチのデータ入出力端子を無理な
く形成することがことができる。
【００１７】そこで、メモリモジュール用の配線基板の
配線基板用コネクタとの接続部に、第１の発明の半導体
メモリが設けるデータ入出力端子の配列ピッチと同一の
配列ピッチのデータ入出力端子を形成し、第１の発明の
半導体メモリのデータ入出力端子側がメモリモジュール
用の配線基板の接続部側に接続部と平行になるように第
１の発明の半導体メモリを実装することを前提とする場
合には、第１の発明が設けるデータ入出力端子と配線基
板に設けるデータ入出力端子とを接続するために形成す
べきデータ用配線の長さを第１の発明の半導体メモリが
設ける全データ入出力端子について同一、かつ、短くす
ることができる。
【００１８】本発明中、第２の発明（請求項２記載の配
線基板）は、配線基板用コネクタに接続される接続部を
有し、データ出力回路用の第１の電源電圧が印加される
第１の電源端子と、第１の電源電圧よりも低電圧のデー
タ出力回路用の第２の電源電圧が印加される第２の電源
端子と、データが入出力されるデータ入出力端子とを、
第１の電源端子と第２の電源端子との間にデータ入出力
端子が配置され、かつ、第１の電源端子と第２の電源端
子とが交互に配置されるように、一列に配列している半
導体メモリが実装される配線基板であって、接続部に半
導体メモリが設ける複数のデータ入出力端子の配列ピッ
チと同一の配列ピッチの複数のデータ入出力端子を設
け、半導体メモリが設けるデータ入出力端子列が接続部
側に接続部と平行になるように半導体メモリを実装する
ことができるように、半導体メモリが設けるデータ入出
力端子と接続部が設けるデータ入出力端子とを接続する
データ用配線を形成しているというものである。
【００１９】第２の発明の配線基板によれば、半導体メ
モリが設けるデータ入出力端子と接続部に設けるデータ
入出力端子とを接続するデータ用配線の長さを半導体メ
モリが設ける全データ入出力端子について同一、かつ、
短くすることができる。
【００２０】本発明中、第３の発明（請求項３記載のメ
モリモジュール）は、データ出力回路用の第１の電源電
圧が印加される複数の第１の電源端子と、第１の電源電
圧よりも低電圧のデータ出力回路用の第２の電源電圧が
印加される複数の第２の電源端子と、データが入出力さ
れる複数のデータ入出力端子とを備える半導体メモリ
を、配線基板用コネクタに接続される接続部を有する配
線基板に実装してなるメモリモジュールにおいて、半導
体メモリは、第１の電源端子と第２の電源端子とデータ
入出力端子とを、第１の電源端子と第２の電源端子との
間にデータ入出力端子が配置され、かつ、第１の電源端
子と第２の電源端子とが交互に配置されるように、一列
に配列している部分を有し、配線基板は、接続部に半導
体メモリが設ける複数のデータ入出力端子の配列ピッチ
と同一の配列ピッチの複数のデータ入出力端子を設け、
半導体メモリが設けるデータ入出力端子列が接続部側に
接続部と平行になるように半導体メモリを実装し、半導
体メモリが設けるデータ入出力端子と配線基板が設ける
データ入出力端子とをデータ用配線で接続しているとい
うものである。
【００２１】第３の発明のメモリモジュールによれば、
半導体メモリが設けるデータ入出力端子と接続部に設け
るデータ入出力端子とを接続するデータ用配線の長さを
半導体メモリが設ける全データ入出力端子について同
一、かつ、短くすることができる。
【００２２】本発明中、第４の発明（請求項４記載のメ
モリモジュール）は、第３の発明において、配線基板
は、接続部に形成されたデータ入出力端子列の外側に第
１、第２の電源端子をそれぞれ１個形成し、半導体メモ
リの複数の第１の電源端子及び複数の第２の電源端子を
それぞれ配線基板の第１、第２の電源端子に接続してい
るというものである。
【００２３】第４の発明のメモリモジュールによれば、
第３の発明のメモリモジュールと同様の作用を得ること
ができると共に、配線基板は、接続部に形成されたデー
タ入出力端子列の外側に第１、第２の電源端子をそれぞ
れ１個形成するとしているので、配線基板の接続部に形
成すべき端子の数を低減し、接続部の長さを短くするこ
とができる。
【００２４】本発明中、第５の発明（請求項５記載のメ
モリモジュール）は、第３の発明において、配線基板
は、接続部の両面にデータ入出力端子を形成し、配線基
板の両面に半導体メモリを実装しているというものであ
る。
【００２５】第５の発明のメモリモジュールによれば、
第３の発明のメモリモジュールと同様の作用を得ること
ができると共に、配線基板の両面に半導体メモリを実装
するとしているので、半導体メモリの実装密度を高くす
ることができる。
【００２６】本発明中、第６の発明（請求項６記載のメ
モリモジュール）は、第３の発明において、配線基板
は、接続部の表面側に複数のデータ入出力端子を形成
し、接続部の裏面側に半導体メモリが設ける複数の第
１、第２の電源端子の配列ピッチと同一の配列ピッチの
第１、第２の電源端子を形成し、半導体メモリが設ける
第１、第２の電源端子と配線基板が設ける第１、第２の
電源端子とを接続しているというものである。
【００２７】第６の発明のメモリモジュールによれば、
第３の発明のメモリモジュールと同様の作用を得ること
ができると共に、接続部の裏面側に半導体メモリが設け
る複数の第１、第２の電源端子の配列ピッチと同一の配
列ピッチの第１、第２の電源端子を形成するとしている
ので、接続部の長さを短くすることができる。
【００２８】
【発明の実施の形態】以下、図１〜図７を参照して、本
発明のメモリモジュールの第１実施形態、第２実施形態
について、本発明の半導体メモリの一実施形態及び本発
明の配線基板の第１実施形態、第２実施形態を含めて説
明する。
【００２９】本発明のメモリモジュールの第１実施形態
・・図１〜図５ 図１は本発明のメモリモジュールの第１実施形態の表面
側の要部を示す概略的平面図、図２は本発明のメモリモ
ジュールの第１実施形態の裏面側の要部を示す概略的平
面図である。
【００３０】図１又は図２において、２０は本発明の配
線基板の第１実施形態である配線基板、２１は配線基板
２０の表面、２２は配線基板２０の表面２１側に実装さ
れたＤＲＡＭ、２３は配線基板２０の裏面、２４は配線
基板２０の裏面２３側に実装されたＤＲＡＭであり、Ｄ
ＲＡＭ２２、２４は本発明の半導体メモリの一実施形態
である。
【００３１】図３は本発明の半導体メモリの一実施形態
を示す概略的平面図であり、図３中、２５はＤＲＡＭ本
体、２６はデータ出力回路用の電源電圧ＶＤＤＱ（例え
ば、３［Ｖ］）が印加されるＶＤＤＱ端子、２７は電源
電圧ＶＤＤＱよりも低電圧のデータ出力回路用の電源電
圧ＶＳＳＱ（例えば、０［Ｖ］）が印加されるデータ出
力回路用のＶＳＳＱ端子である。
【００３２】また、２８は入出力データＤＱ０〜ＤＱ１
５に対応して設けられているデータ入出力端子、２９は
アドレス信号入力端子、コントロール信号入力端子、デ
ータ出力回路以外の内部回路用の電源電圧ＶＤＤが印加
されるＶＤＤ端子又はデータ出力回路以外の回路用の接
地電圧ＶＳＳが印加されるＶＳＳ端子である。
【００３３】即ち、本発明の半導体メモリの一実施形態
であるＤＲＡＭは、ＤＲＡＭ本体２５の一辺に、ＶＤＤ
Ｑ端子２６とＶＳＳＱ端子２７とデータ入出力端子２８
とを、ＶＤＤＱ端子２６とＶＳＳＱ端子２７との間にデ
ータ入出力端子２８が配置され、かつ、ＶＤＤＱ端子２
６とＶＳＳＱ端子２７とが交互に配置されるように、一
列に配列するというものである。
【００３４】また、図１において、３０、３１は配線基
板２０の表面２１に形成されたＶＤＤＱ用配線、３２、
３３は配線基板２０の表面２１に形成されたＶＳＳＱ用
配線、３４は配線基板２０の表面２１に形成されたデー
タ用配線、３５、３６、３７、３８はコンタクトホール
である。
【００３５】また、３９はマザーボードや増設ボードな
どに設けられている配線基板用コネクタに接続される接
続部であり、４０はＶＤＤＱ用配線３１が接続されたＶ
ＤＤＱ端子、４１はＶＳＳＱ用配線３３が接続されたＶ
ＳＳＱ端子、４２はデータ用配線３４が接続されたデー
タ入出力端子である。
【００３６】また、図２において、４３、４４は配線基
板２０の裏面２３に形成されたＶＤＤＱ用配線、４５、
４６は配線基板２０の裏面２３に形成されたＶＳＳＱ用
配線、４７は配線基板２０の裏面２３に形成されたデー
タ用配線である。
【００３７】また、接続部３９において、４８はＶＤＤ
Ｑ用配線４４が接続されたＶＤＤＱ端子、４９はＶＳＳ
Ｑ用配線４６が接続されたＶＳＳＱ端子、５０はデータ
用配線４７が接続されたデータ入出力端子である。
【００３８】また、図４は配線基板２０の２層目の要部
を示す概略的平面図である。図４中、５１は配線基板２
０の２層目に形成されたＶＤＤＱ用配線であり、ＶＤＤ
Ｑ用配線３０とＶＤＤＱ用配線５１とＶＤＤＱ用配線４
３とはコンタクトホール３５を介して接続されており、
ＶＤＤＱ用配線３１とＶＤＤＱ用配線５１とＶＤＤＱ用
配線４４とはコンタクトホール３６を介して接続されて
いる。
【００３９】また、図５は配線基板２０の３層目の要部
を示す概略的平面図である。図５中、５２は配線基板２
０の３層目に形成されたＶＳＳＱ用配線であり、ＶＳＳ
Ｑ用配線３２とＶＳＳＱ用配線５２とＶＳＳＱ用配線４
５とはコンタクトホール３７を介して接続されており、
ＶＳＳＱ用配線３３とＶＳＳＱ用配線５２とＶＳＳＱ用
配線４６とはコンタクトホール３８を介して接続されて
いる。
【００４０】ここに、ＤＲＡＭ２２のＶＤＤＱ端子２６
はＶＤＤＱ用配線３０に接続され、ＤＲＡＭ２２のＶＳ
ＳＱ端子２７はＶＳＳＱ用配線３２に接続され、ＤＲＡ
Ｍ２２のデータ入出力端子２８はデータ用配線３４に接
続されている。
【００４１】また、ＤＲＡＭ２４のＶＤＤＱ端子２６は
ＶＤＤＱ用配線４３に接続され、ＤＲＡＭ２４のＶＳＳ
Ｑ端子２７はＶＳＳＱ用配線４５に接続され、ＤＲＡＭ
２４のデータ入出力端子２８はデータ用配線４７に接続
されている。
【００４２】このように、本発明のメモリモジュールの
第１実施形態においては、配線基板２０の接続部３９
に、ＤＲＡＭ２２、２４のデータ入出力端子２８の配列
ピッチと同一の配列ピッチのデータ入出力端子４２、５
０を設けるとしている。
【００４３】また、ＤＲＡＭ２２、２４が設けるＶＤＤ
Ｑ端子２６、ＶＳＳＱ端子２７及びデータ入出力端子２
８の端子列が接続部３９側に接続部３９と平行になるよ
うにＤＲＡＭ２２、２４を実装して、ＤＲＡＭ２２、２
４が設けるデータ入出力端子２８と配線基板２０に設け
るデータ入出力端子４２、５０とをデータ用配線３４、
４７で接続している。
【００４４】したがって、本発明のメモリモジュールの
第１実施形態によれば、データ用配線３４、４７の長さ
をＤＲＡＭ２２、２４の全データ入出力端子２８につい
て同一、かつ、短いものとすることができるので、デー
タＤＱ０〜ＤＱ１５の入力時に必要な同期マージンを小
さくし、データ伝送の高速化を図ることができると共
に、データ信号の反射成分を小さくして、信号波形のリ
ンギングの発生を抑制し、信号波形の良好なデータ伝送
を行うことができる。
【００４５】また、配線基板２０は、表面２１に形成し
たデータ入出力端子４２列の外側にＶＤＤＱ端子４０及
びＶＳＳＱ端子４１をそれぞれ１個形成すると共に、裏
面２３に形成したデータ入出力端子５０列の外側にＶＤ
ＤＱ端子４８及びＶＳＳＱ端子４９をそれぞれ１個形成
するとしているので、配線基板２０の接続部３９に形成
すべき端子の数を低減し、接続部３９の長さを短くする
ことができる。
【００４６】また、配線基板２０の表面２１側にＤＲＡ
Ｍ２２を実装すると共に、配線基板２０の裏面２３側に
ＤＲＡＭ２４を実装するとしているので、ＤＲＡＭの実
装密度を高くすることができる。
【００４７】本発明のメモリモジュールの第２実施形態
・・図６、図７ 図６は本発明のメモリモジュールの第２実施形態の表面
側の要部を示す概略的平面図、図７は本発明のメモリモ
ジュールの第２実施形態の裏面側の要部を示す概略的平
面図である。
【００４８】図６において、６０は本発明の配線基板の
第２実施形態である配線基板、６１は配線基板６０の表
面、６２は配線基板６０の表面６１側に実装されたＤＲ
ＡＭであり、ＤＲＡＭ６２は図３に示す本発明の半導体
メモリの一実施形態である。
【００４９】また、６３は配線基板６０の表面６１に形
成されたＶＤＤＱ用配線、６４は配線基板６０の表面６
１に形成されたＶＳＳＱ用配線、６５は配線基板６０の
表面６１に形成されたデータ用配線、６６、６７はコン
タクトホールである。
【００５０】また、６８はマザーボードや増設ボードな
どに設けられている配線基板用コネクタに接続される接
続部であり、６９はデータ用配線６５が接続されたデー
タ入出力端子である。
【００５１】また、図７において、７０は配線基板６０
の裏面、７１は配線基板６０の裏面７０に形成されたＶ
ＤＤＱ用配線、７２は配線基板６０の裏面７０に形成さ
れたＶＳＳＱ用配線であり、接続部６８において、７３
はＶＤＤＱ端子、７４はＶＳＳＱ端子である。
【００５２】ここに、ＶＤＤＱ用配線６３は、コンタク
トホール６６を介して、ＶＤＤＱ用配線７１に接続さ
れ、ＶＳＳＱ用配線６４は、コンタクトホール６７を介
して、ＶＳＳＱ用配線７２に接続されている。
【００５３】また、ＤＲＡＭ６２のＶＤＤＱ端子２６
は、ＶＤＤＱ用配線６３に接続され、ＶＳＳＱ端子２７
は、ＶＳＳＱ用配線６４に接続され、データ入出力端子
２８は、データ用配線６５に接続されている。
【００５４】このように、本発明のメモリモジュールの
第２実施形態においては、配線基板６０の接続部６８
に、ＤＲＡＭ６２のデータ入出力端子２８の配列ピッチ
と同一の配列ピッチのデータ入出力端子６９を設けると
している。
【００５５】また、ＤＲＡＭ６２が設けるＶＤＤＱ端子
２６、ＶＳＳＱ端子２７及びデータ入出力端子２８の端
子列が配線基板６０の接続部６８側に接続部６８と平行
になるようにＤＲＡＭ６２を実装して、ＤＲＡＭ６２が
設けるデータ入出力端子２８と配線基板６０に設けるデ
ータ入出力端子６９とをデータ用配線６５で接続してい
る。
【００５６】したがって、本発明のメモリモジュールの
第２実施形態によれば、データ用配線６５の長さをＤＲ
ＡＭ６２の全データ入出力端子２８について同一、か
つ、短いものとすることができるので、データＤＱ０〜
ＤＱ１５の入力時に必要な同期マージンを小さくし、デ
ータ伝送の高速化を図ることができると共に、データ信
号の反射成分を小さくして、信号波形のリンギングの発
生を抑制し、信号波形の良好なデータ伝送を行うことが
できる。
【００５７】また、接続部６８の裏面７０にＤＲＡＭ６
２が設けるＶＤＤＱ端子２６及びＶＳＳＱ端子２７の配
列ピッチと同一の配列ピッチのＶＤＤＱ端子７３及びＶ
ＳＳＱ端子７４を形成するとしているので、接続部６８
の長さを短くすることができる。
【００５８】
【発明の効果】本発明中、第１の発明の半導体メモリ
（請求項１記載の半導体メモリ）によれば、メモリモジ
ュール用の配線基板の配線基板用コネクタとの接続部
に、第１の発明の半導体メモリが設けるデータ入出力端
子の配列ピッチと同一の配列ピッチのデータ入出力端子
を形成し、第１の発明の半導体メモリのデータ入出力端
子側がメモリモジュール用の配線基板の接続部側に接続
部と平行になるように第１の発明の半導体メモリを実装
することを前提とする場合には、第１の発明が設けるデ
ータ入出力端子と配線基板に設けるデータ入出力端子と
を接続するために形成すべきデータ用配線の長さを第１
の発明の半導体メモリが設ける全データ入出力端子につ
いて同一、かつ、短くすることができるので、データ伝
送の高速化を図ることができると共に、信号波形の良好
なデータ伝送を行うことができる。
【００５９】本発明中、第２の発明の配線基板（請求項
２記載の配線基板）によれば、半導体メモリが設けるデ
ータ入出力端子と接続部に設けるデータ入出力端子とを
接続するデータ用配線の長さを半導体メモリが設ける全
データ入出力端子について同一、かつ、短くすることが
できるので、データ伝送の高速化を図ることができると
共に、信号波形の良好なデータ伝送を行うことができ
る。
【００６０】本発明中、第３の発明のメモリモジュール
（請求項３記載のメモリモジュール）によれば、半導体
メモリが設けるデータ入出力端子と接続部に設けるデー
タ入出力端子とを接続するデータ用配線の長さを半導体
メモリが設ける全データ入出力端子について同一、か
つ、短いものとすることができるので、データ伝送の高
速化を図ることができると共に、信号波形の良好なデー
タ伝送を行うことができる。
【００６１】本発明中、第４の発明のメモリモジュール
（請求項４記載のメモリモジュール）によれば、第３の
発明のメモリモジュールと同様の効果を得ることができ
ると共に、配線基板は、接続部に形成されたデータ入出
力端子列の外側に第１、第２の電源端子をそれぞれ１個
形成するとしているので、配線基板の接続部に形成すべ
き端子の数を低減し、接続部の長さを短くすることがで
きる。
【００６２】本発明中、第５の発明のメモリモジュール
（請求項５記載のメモリモジュール）によれば、第３の
発明のメモリモジュールと同様の効果を得ることができ
ると共に、配線基板の両面に半導体メモリを実装すると
しているので、半導体メモリの実装密度を高くすること
ができる。
【００６３】本発明中、第６の発明のメモリモジュール
（請求項６記載のメモリモジュール）によれば、第３の
発明のメモリモジュールと同様の効果を得ることができ
ると共に、接続部の裏面側に半導体メモリが設ける複数
の第１、第２の電源端子の配列ピッチと同一の配列ピッ
チの第１、第２の電源端子を形成するとしているので、
接続部の長さを短くすることができる。
【図面の簡単な説明】
【図１】本発明のメモリモジュールの第１実施形態の表
面側の要部を示す概略的平面図である。
【図２】本発明のメモリモジュールの第１実施形態の裏
面側の要部を示す概略的平面図である。
【図３】本発明のメモリモジュールの第１実施形態が実
装するＤＲＡＭ（本発明の半導体メモリの一実施形態）
を示す概略的平面図である。
【図４】本発明のメモリモジュールの第１実施形態が備
える配線基板（本発明の配線基板の第１実施形態）の２
層目の要部を示す概略的平面図である。
【図５】本発明のメモリモジュールの第１実施形態が備
える配線基板（本発明の配線基板の第１実施形態）の３
層目の要部を示す概略的平面図である。
【図６】本発明のメモリモジュールの第２実施形態の表
面側の要部を示す概略的平面図である。
【図７】本発明のメモリモジュールの第２実施形態の裏
面側の要部を示す概略的平面図である。
【図８】従来のメモリモジュールの一例の要部を示す概
略的平面図である。
【図９】従来のメモリモジュールの他の例の要部を示す
概略的平面図である。
【符号の説明】
（図１、図２） ４０、４８ ＶＤＤＱ端子 ４１、４９ ＶＳＳＱ端子 ４２、５０ データ入出力端子 （図６、図７） ６９ データ入出力端子 ７３ ＶＤＤＱ端子 ７４ ＶＳＳＱ端子

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】データ出力回路用の第１の電源電圧が印加
    される複数の第１の電源端子と、前記第１の電源電圧よ
    りも低電圧の前記データ出力回路用の第２の電源電圧が
    印加される複数の第２の電源端子と、データが入出力さ
    れる複数のデータ入出力端子とを備える半導体メモリに
    おいて、 前記第１の電源端子と前記第２の電源端子と前記データ
    入出力端子とを、前記第１の電源端子と前記第２の電源
    端子との間に前記データ入出力端子が配置され、かつ、
    前記第１の電源端子と前記第２の電源端子とが交互に配
    置されるように、一列に配列していることを特徴とする
    半導体メモリ。
  2. 【請求項２】配線基板用コネクタに接続される接続部を
    有し、データ出力回路用の第１の電源電圧が印加される
    第１の電源端子と、前記第１の電源電圧よりも低電圧の
    前記データ出力回路用の第２の電源電圧が印加される第
    ２の電源端子と、データが入出力されるデータ入出力端
    子とを、前記第１の電源端子と前記第２の電源端子との
    間に前記データ入出力端子が配置され、かつ、前記第１
    の電源端子と前記第２の電源端子とが交互に配置される
    ように、一列に配列している半導体メモリが実装される
    配線基板であって、 前記接続部に前記半導体メモリが設ける複数のデータ入
    出力端子の配列ピッチと同一の配列ピッチの複数のデー
    タ入出力端子を設け、前記半導体メモリが設けるデータ
    入出力端子列が前記接続部側に前記接続部と平行になる
    ように前記半導体メモリを実装することができるよう
    に、前記半導体メモリが設けるデータ入出力端子と前記
    接続部が設けるデータ入出力端子とを接続するデータ用
    配線を形成していることを特徴とする配線基板。
  3. 【請求項３】データ出力回路用の第１の電源電圧が印加
    される複数の第１の電源端子と、前記第１の電源電圧よ
    りも低電圧の前記データ出力回路用の第２の電源電圧が
    印加される複数の第２の電源端子と、データが入出力さ
    れる複数のデータ入出力端子とを備える半導体メモリ
    を、配線基板用コネクタに接続される接続部を有する配
    線基板に実装してなるメモリモジュールにおいて、 前記半導体メモリは、前記第１の電源端子と前記第２の
    電源端子と前記データ入出力端子とを、前記第１の電源
    端子と前記第２の電源端子との間に前記データ入出力端
    子が配置され、かつ、前記第１の電源端子と前記第２の
    電源端子とが交互に配置されるように、一列に配列して
    いる部分を有し、 前記配線基板は、前記接続部に前記半導体メモリが設け
    る複数のデータ入出力端子の配列ピッチと同一の配列ピ
    ッチの複数のデータ入出力端子を設け、前記半導体メモ
    リが設けるデータ入出力端子列が前記接続部側に前記接
    続部と平行になるように前記半導体メモリを実装し、前
    記半導体メモリが設けるデータ入出力端子と配線基板が
    設けるデータ入出力端子とをデータ用配線で接続してい
    ることを特徴とするメモリモジュール。
  4. 【請求項４】前記配線基板は、前記接続部に形成された
    データ入出力端子列の外側に第１、第２の電源端子をそ
    れぞれ１個形成し、前記半導体メモリの複数の第１の電
    源端子及び複数の第２の電源端子をそれぞれ前記配線基
    板の第１、第２の電源端子に接続していることを特徴と
    する請求項３記載のメモリモジュール。
  5. 【請求項５】前記配線基板は、前記接続部の両面に前記
    データ入出力端子を形成し、前記配線基板の両面に前記
    半導体メモリを実装していることを特徴とする請求項３
    記載のメモリモジュール。
  6. 【請求項６】前記配線基板は、前記接続部の表面側に前
    記複数のデータ入出力端子を形成し、前記接続部の裏面
    側に前記半導体メモリが設ける複数の第１、第２の電源
    端子の配列ピッチと同一の配列ピッチの第１、第２の電
    源端子を形成し、前記半導体メモリが設ける第１、第２
    の電源端子と前記配線基板が設ける第１、第２の電源端
    子とを接続していることを特徴とする請求項３記載のメ
    モリモジュール。
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