CN216793685U - 一种半导体结构 - Google Patents

Abstract

本实用新型涉及一种半导体结构。根据本实用新型的一实施例，一种半导体结构包含：基板，其中所述基板的边缘包含多个电连接件；第一多个半导体芯片，其平行且远离所述基板的所述边缘安置，所述第一多个半导体芯片的每一者经由第一多个导电迹线电连接至相应的所述多个电连接件；以及第二多个半导体芯片，其平行且靠近所述基板的所述边缘安置，所述第二多个半导体芯片的每一者经由第二多个导电迹线电连接至相应的所述多个电连接件，其中所述第一多个半导体芯片相较于所述第二多个半导体芯片更加靠近所述基板的中心安置。

Description

一种半导体结构

技术领域

本实用新型大体涉及半导体结构，尤其涉及具有最优信号路径的新型高性能半导体结构。

背景技术

随着半导体存储器技术的发展，双倍速率同步动态随机存储器(Double DataRate，DDR)存储器因其具有高集成度和高性能而得到日益广泛的应用。

众所周知，DDR存储器已由此前的DDR、DDR2、DDR3、DDR4逐步过渡到DDR5，并伴随着DDR存储器结构的不断演进。例如，在DDR4存储器中，上行DRAM和下行DRAM的DQ连接器(亦称DQ引脚)分别设置在DQS连接器(亦称DQS引脚)的不同侧，使得在DQS连接器的任意一侧都同时包含上行DRAM的DQ连接器和下行DRAM的DQ连接器。然而，当技术过渡到DDR5后，上行DRAM的DQ连接器仅设置在DQS连接器的一侧，而下行DRAM的DQ连接器则仅设置在DQS连接器的另一侧，使得在DQS连接器的任意一侧都仅包含上行DRAM的DQ连接器或下行DRAM的DQ连接器。同时，上述引脚规则已形成固态技术协会(Joint Electron Device EngineeringCouncil，JEDEC)的产业标准，从而固定下来并为业界所普遍遵循。

然而，上述引脚规则的变化对上行DRAM和下行DRAM的DQ连接路径设置带来了新的挑战。特别地，随着上行DRAM和下行DRAM集成度的进一步提高以及尺寸的进一步缩小，上述挑战也变得日益严峻，进而限制半导体存储器性能的提升。

有鉴于此，本领域迫切需要提供改进方案以解决上述问题。

实用新型内容

有鉴于此，本实用新型提供了一种具有最优信号路径的新型高性能半导体结构。

根据本实用新型的一实施例，一种半导体结构包含：基板，其中所述基板的边缘包含多个电连接件；第一多个半导体芯片，其平行且远离所述基板的所述边缘安置，所述第一多个半导体芯片的每一者经由第一多个导电迹线电连接至相应的所述多个电连接件；以及第二多个半导体芯片，其平行且靠近所述基板的所述边缘安置，所述第二多个半导体芯片的每一者经由第二多个导电迹线电连接至相应的所述多个电连接件，其中所述第一多个半导体芯片相较于所述第二多个半导体芯片更加靠近所述基板的中心安置。

根据本实用新型的另一实施例，半导体结构中的所述第一多个导电迹线的至少一部分垂直于所述基板的所述边缘。

根据本实用新型的另一实施例，半导体结构中的所述第一多个导电迹线的所述至少一部分延伸穿过相邻的所述第二多个半导体芯片之间的间隙。

根据本实用新型的另一实施例，半导体结构中的所述第二多个半导体芯片的第一半导体芯片经由第一球状矩阵排列(Ball Grid Array，BGA)电耦合至所述基板，且所述第二多个半导体芯片的第二半导体芯片经由第二球状矩阵排列BGA电耦合至所述基板。

根据本实用新型的另一实施例，半导体结构中的所述第一多个导电迹线的所述至少一部分延伸穿过所述第一BGA与所述第二BGA之间的间隙。

根据本实用新型的另一实施例，半导体结构中的所述第一多个导电迹线的所述至少一部分电连接至第一组DQ连接器。

根据本实用新型的另一实施例，半导体结构中的所述第二多个导电迹线的所述至少一部分电连接至第二组DQ连接器，所述第二组DQ连接器与所述第一组DQ连接器彼此分离。

根据本实用新型的另一实施例，半导体结构中的所述第一多个半导体芯片与所述第二多个半导体芯片具有相同的类型。

根据本实用新型的另一实施例，半导体结构中的所述第一多个半导体芯片和所述第二多个半导体芯片包含动态随机存取半导体芯片DRAM。

根据本实用新型的另一实施例，半导体结构中的所述基板进一步包含位于所述基板的所述中心处的一或多个控制器芯片以控制所述第一多个半导体芯片和所述第二多个半导体芯片中的至少一者。

本实用新型实施例的额外层面及优点将部分地在后续说明中描述、显示、或是经由本实用新型实施例的实施而阐释。

附图说明

图1显示现有技术中半导体结构的示意图。

图2A显示现有技术中又一半导体结构的示意图。

图2B显示了图2A所示半导体结构的局部放大示意图。

图3A显示根据本实用新型一实施例的半导体结构示意图。

图3B显示了图3A所示半导体结构的局部放大示意图。

图4A显示根据本实用新型另一实施例的半导体结构示意图。

图4B显示了图4A所示半导体结构的局部放大示意图。

具体实施方式

为更好的理解本实用新型的精神，以下结合本实用新型的部分优选实施例对其作进一步说明。

以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本实用新型以特定的方向建构或操作。

以下详细地讨论本实用新型的各种实施方式。尽管讨论了具体的实施，但是应当理解，这些实施方式仅用于示出的目的。相关领域中的技术人员将认识到，在不偏离本实用新型的精神和保护范围的情况下，可以使用其他部件和配置。

图1显示现有技术中半导体结构的示意图。如图1所示，半导体结构(10)包含基板(100)，第一多个半导体芯片(101)和第二多个半导体芯片(102)安置在基板(100)的第一表面(例如图1所示的正表面)上，且基板(100)的边缘(例如图1所示的下边缘)包含多个电连接件(104)。其中，第一多个半导体芯片(101)平行且远离基板(100)的边缘安置，第二多个半导体芯片(102)平行且靠近基板(100)的边缘安置，且第一多个半导体芯片(101)和第二多个半导体芯片(102)分别经由第一多个导电迹线(105)和第二多个导电迹线(106)电连接至相应的多个电连接件(104)(例如分别电连接至第一组DQ引脚和第二组DQ引脚)，该多个电连接件(104)在DDR存储器中也常称作金手指或引脚)。应可理解，基板(100)的中部还可进一步包含一或多个控制器芯片(103)以对第一多个半导体芯片(101)和第二多个半导体芯片(102)中的至少一者进行控制，且基板(100)的部分边缘(例如下边缘和两个侧边缘)可进一步包含凹槽以便于将基板(100)固定在其他电路板(例如主板)上。在一实施例中，基板(100)可为印刷电路板(Printed Circuit Board，PCB)，且包含与第一表面相对的第二表面(例如与图1所示正表面相对的背表面)。在另一实施例中，基板(100)的第二表面可包含与第一表面类似的半导体结构(未示出)，即，包含位于下边缘的多个电连接件、平行且靠近下边缘的多个半导体芯片、平行且远离下边缘的多个半导体芯片以及位于基板第二表面中部的一或多个控制器芯片。

图1所示的半导体结构(10)例如可为DDR4存储器结构，基板(100)上的第一多个半导体芯片(101)和第二多个半导体芯片(102)例如可为动态随机存取存储器(DynamicRandom Access Memory，DRAM)，或其他任意相同或不同种类的存储器芯片。根据JEDEC标准，位于基板(100)下边缘的多个电连接件(104)中可包含多个双向数据控制(Bi-directional Data Strobe，DQS)引脚(即图1下边缘的多个电连接件(104)中的黑色引脚)，并包含多个数据I/O通道(DQ)引脚。以图1最左侧的第一半导体芯片(101)和第二半导体芯片(102)为例，上行第一半导体芯片(101)与下行第二半导体芯片(102)大体相对并共同对应于位于基板(100)下边缘的DQS0引脚。同时，第一半导体芯片(101)通过两条第一导电迹线(105)分别连接至位于DQS0引脚两侧的DQ4和DQ6引脚，而第二半导体芯片(102)则通过两条第二导电迹线(106)分别连接至同样位于DQS0引脚两侧的DQ0和DQ2引脚，其中DQ4和DQ6引脚例如可与数据位DQ[7:4]相对应，且DQ0和DQ2引脚例如可与数据位DQ[3:0]相对应。应可理解，当基板(100)的第二表面包含与第一表面类似的半导体结构时，位于基板(100)第二表面上的第一半导体芯片可通过第一导电迹线连接至位于DQS0引脚两侧的DQ5和DQ7引脚，且其第二半导体芯片可通过第二导电迹线连接至位于DQS0引脚两侧的DQ1和DQ3引脚。可以看出，在图1所示的半导体结构中，第一多个半导体芯片(101)中的每一个第一半导体芯片的第一导电迹线(105)到DQ引脚的距离大致相等，且第二多个半导体芯片(102)中的每一个第二半导体芯片的第二导电迹线(106)到DQ引脚的距离也大致相等，因而能够确保图1中的每一对第一半导体芯片(101)和第二半导体芯片(102)都具有大致相等的DQ信号传输时间及DQ性能。

图2A显示现有技术中又一半导体结构的示意图。半导体结构(20)例如可为DDR5存储器，且可具有类似图1所示半导体结构(10)的结构(简洁起见，图2A仅显示半导体结构的左半部分，隐去的右半部分与显示的左半部分大体呈镜像对称布置)。具体来说，如图2A所示，半导体结构(20)包含基板(200)，第一多个半导体芯片(201)和第二多个半导体芯片(202)安置在基板(200)的第一表面(例如图2A所示的正表面)上，且基板(200)的下边缘包含多个电连接件(204)。类似图1，图2A中的第一多个半导体芯片(201)和第二多个半导体芯片(202)也分别经由第一多个导电迹线(205)和第二多个导电迹线(206)电连接至相应的多个电连接件(204)。应可理解，基板(200)的中部还可进一步包含一或多个控制器芯片(203)(未示出)以对第一多个半导体芯片(201)和第二多个半导体芯片(202)中的至少一者进行控制，且基板(200)的部分边缘可进一步包含凹槽。

与图1所示半导体结构(10)不同，在图2A所示的半导体结构(20)中，位于基板(200)下边缘的多个电连接件(204)中的DQS引脚(即图2A下边缘的多个电连接件(204)中的黑色引脚)将对应于上行第一多个半导体芯片(201)的DQ引脚与对应于下行第二多个半导体芯片(202)的DQ引脚分割开来。具体而言，以图2A最左侧的第一半导体芯片(201)和第二半导体芯片(202)为例，上行第一半导体芯片(201)相对于下行第二半导体芯片(202)更加远离基板(200)的中心(或更加靠近基板(200)的边缘)而安置，且二者共同对应于位于基板(200)下边缘的DQS0引脚。特别地，第一半导体芯片(201)通过两条第一导电迹线(205)分别连接至位于DQS0引脚一侧(例如右侧)的DQ4和DQ5引脚，而第二半导体芯片(202)则通过两条第二导电迹线(206)分别连接至位于DQS0引脚另一侧(例如左侧)的DQ0和DQ1引脚，其中DQ4和DQ5引脚例如可与数据位DQ[7:4]相对应，且DQ0和DQ1引脚例如可与数据位DQ[3:0]相对应。应可理解，当基板(200)的第二表面包含与第一表面类似的半导体结构时，位于基板(200)第二表面上的第一半导体芯片可通过第一导电迹线连接至位于DQS0引脚一侧的DQ6和DQ7引脚，且其第二半导体芯片可通过第二导电迹线连接至位于DQS0引脚另一侧的DQ2和DQ3引脚。由此可见，上述半导体结构的DQ/DQS引脚排布方式(即，上行DQ引脚和下行DQ引脚被DQS引脚隔开)与此前的半导体结构(例如DDR4存储器)的DQ/DQS引脚排布方式(即，上行DQ引脚与下行DQ引脚均分列于DQS引脚两侧)完全不同。

图2A所示的半导体结构虽然适用于更先进的DDR5存储器架构，却不利地导致上行第一多个半导体芯片(201)中的各个第一半导体芯片(201)无法经由等长的第一多个导电迹线(205)连接至各自对应的DQ引脚，这必然导致半导体结构的DQ性能降低，因为导电迹线长度与DQ性能之间存在着反比关系。例如，在图2A中，由于上行第一多个半导体芯片(201)相较于下行第二多个半导体芯片(202)更加远离基板(200)的中心安置，因此距离基板(200)中心越远的第一半导体芯片(201)，其第一导电迹线(205)越长且DQ性能越低。尽管可将距离基板(200)中心较近的第一导电迹线(205)设计为曲线(如图2A所示)以使其长度增加从而与距离基板(200)中心越远的第一导电迹线(205)长度相匹配，但这又将造成布线困难，且无法从根本上提升DQ性能。

不仅如此，对于芯片级封装(Chip Scale Package,CSP)应用的高性能DRAM而言，上述问题更加突出。原因在于，受到DQ迹线阻抗的约束，导电迹线无法在球栅阵列(BGA)中的焊球之间任意穿行，而不得不绕行相邻BGA之间的间隔或缝隙，这进一步恶化了半导体结构的DQ性能。

图2B显示了图2A所示半导体结构的局部放大示意图。如图2B所示，CSP应用下的两个相邻下行DRAM芯片各自经由BGA阵列(2051、2052)电耦合至基板。以BGA阵列(2051)为例，CSP应用要求BGA阵列中相邻两焊球间的球心距不得大于650μm，这就要求在焊球之间穿行的导电迹线线宽不得大于75μm。然而，根据DDR5标准，导电迹线的阻抗不得大于35Ω、宽度不得小于125μm且与焊球边缘的距离不得小于100μm。因此，当线宽为125μm的导电迹线延伸穿过球心距仅为650μm的焊球间隙时，导电迹线与焊球边缘的距离仅为62.5μm，从而违反DDR5标准的规定，导致无法生产制造。为解决上述矛盾，现有技术只得采用将导电迹线绕行穿过BGA(2051)与BGA(2052)之间缝隙的办法进行制造，但这必然造成半导体结构DQ性能的进一步劣化。

为解决上述问题，本实用新型提供了一种具有最优信号路径的新型高性能半导体结构，并将在下文详述。

图3A显示根据本实用新型一实施例的半导体结构示意图。如图3A所示，半导体结构(30)包含基板(300)，第一多个半导体芯片(301)和第二多个半导体芯片(302)安置在基板(300)的第一表面上，且基板(300)的下边缘包含多个电连接件(304)。第一多个半导体芯片(301)平行且远离基板(300)的边缘安置，且第二多个半导体芯片(302)平行且靠近基板(300)的边缘安置。其中，第一多个半导体芯片(301)和第二多个半导体芯片(302)分别经由第一多个导电迹线(3011、3012)和第二多个导电迹线(3021、3022)电连接至相应的多个电连接件(304)。在一实施例中，第一多个半导体芯片(301)与第二多个半导体芯片(302)可具有相同的存储器类型(例如均为DRAM存储器)或不同的存储器类型，且第一多个半导体芯片(301)与第二多个半导体芯片(302)可具有不同的数量(例如具有8个第一多个半导体芯片(301)和10个第二多个半导体芯片(302))，而不限于如图3A所示的数量。应可理解，基板(300)中部可进一步包含一或多个控制器芯片(303)，且基板(300)的部分边缘可进一步包含凹槽。在一实施例中，基板(300)可包含与第一表面相对的第二表面，该第二表面可包含与第一表面类似的半导体结构(未示出)。

类似于图2A所示的半导体结构(20)，图3A中的半导体结构(30)也可对应于DDR5存储器，因而具有与图2A相同的下边缘引脚分布，即，上行DQ引脚和下行DQ引脚被DQS引脚隔开。

然而，由于上行第一多个半导体芯片(301)相较于下行第二多个半导体芯片(302)更加靠近基板(300)的中心安置，因此第一多个导电迹线(3011、3012)能够直接延伸穿过相邻的第二多个半导体芯片(302)之间的间隙，以将上行第一多个半导体芯片(301)电连接至相应的多个电连接件(304)(例如，电连接至第一组DQ引脚)。同时，下行第二多个半导体芯片(302)也能方便地经由第二多个导电迹线(3021、3022)电连接至相应的多个电连接件(304)(例如电连接至第二组DQ引脚)。以此方式，第一多个导电迹线(3011、3012)之间可彼此大致平行，且可具有大致相同的长度和形状。在一实施例中，第一多个导电迹线(3011、3012)位于第二多个半导体芯片(302)之间的部分可实质上垂直于基板(300)的下边缘，从而在不增加布线难度的前提下获得最短、最优的信号路径，进而从根本上提升了DQ性能。应可理解，虽然第一多个导电迹线(3011、3012)在靠近第一多个半导体芯片(301)及多个电连接件(304)的位置可能存在少量曲线或折线以规避基板(300)上的有源或无源元件，但此部分的长度相较于第一多个导电迹线(3011、3012)位于第二多个半导体芯片(302)之间的实质上垂直部分而言短到可以忽略不计。

图3B显示了图3A所示半导体结构的局部放大示意图。如图3B所示，CSP应用下的两个相邻下行第二多个半导体芯片(302)各自具有BGA阵列(3051、3052)，其中，左侧的第二半导体芯片(302)经由BGA阵列(3051)电耦合至基板(300)，右侧的第二半导体芯片(302)经由BGA阵列(3052)电耦合至基板(300)，且每一BGA阵列中的相邻两焊球间的球心距为650μm。由于来自上行第一多个半导体芯片的第一多个导电迹线(3011、3012)延伸穿过两个第二多个半导体芯片(302)之间的间隙，因此，即使第一多个导电迹线(3011、3012)的线宽为125μm(以满足阻抗不大于35Ω的规定)，仍能确保其与BGA阵列(3051、3052)中的焊球边缘的距离不小于100μm，从而满足DDR5标准。同时，即使未来焊球间距的设计规则变得小于650μm，仍能确保125μm宽的DQ迹线与BGA焊球边缘保持不小于100μm的距离。

图4A显示根据本实用新型另一实施例的半导体结构示意图。图4A的半导体结构(40)与图3A的半导体结构(30)类似，但二者区别在于，图4A中的第一多个半导体芯片(401)和第二多个半导体芯片(402)彼此之间的横向距离更短，以满足客户定制芯片的特殊要求。因此，图4A所示的半导体结构难以像图3A显示的那样使第一多个导电迹线直接延伸穿过相邻的第二多个半导体芯片之间的间隙。在此情况下，可使第一多个导电迹线(4011、4012)直接从第二多个半导体芯片(402)覆盖区域的下方延伸穿过第二多个半导体芯片(402)，进而将第一多个半导体芯片(401)电连接至相应的多个电连接件(404)，因而仍能实现本实用新型所提出的具有最优信号路径的新型高性能半导体结构。

图4B显示了图4A所示半导体结构的局部放大示意图，以具体说明如何在图4A所示的窄芯片间距应用下实现本实用新型所提出的具有最优信号路径的新型高性能半导体结构。

如图4B所示，两个相邻下行第二多个半导体芯片(402)各自具有BGA阵列(4051、4052)，其中，左侧的第二半导体芯片(402)经由BGA阵列(4051)电耦合至基板(400)，右侧的第二半导体芯片(402)经由BGA阵列(4052)电耦合至基板(400)，每一BGA阵列中的相邻两焊球间的球心距为650μm。来自上行第一多个半导体芯片的第一多个导电迹线(4011、4012)从第二半导体芯片(402)覆盖区域的下方延伸穿过第二多个半导体芯片(402)。此时，只要确保第一多个导电迹线(4011、4012)与BGA阵列(4051)中最外侧焊球的边缘保持距离不小于100μm，即可在第一多个导电迹线(4011、4012)的线宽为125μm的情况下满足DDR5标准。应可理解，第一多个导电迹线(4011、4012)可不必全部位于第二半导体芯片(402)覆盖区域的下方，而是可以灵活地安置在BGA阵列(4051、4052)之间的任意位置，只要确保第一多个导电迹线(4011、4012)与邻近焊球边缘的距离不小于100μm即可。以此方式，即使未来焊球间距的设计规则变得小于650μm，仍能确保125μm宽的DQ迹线与BGA焊球边缘保持不小于100μm的距离。

本实用新型所提出的半导体结构不仅能够在符合JEDEC标准的DDR5存储器及未来存储器架构中实现DQ长度的最小化，而且能够在特殊的专用存储器架构中实现DQ长度的最小化，上述专用存储器架构例如可包含窄间距定制封装、芯片级封装CSP及其他任何可能被推向市场的高性能存储器。

此外，得益于本实用新型半导体结构中存储器芯片所具有的独特排布方式，本领域技术人员仅需依靠肉眼从存储器芯片的外观排布即可快速、准确地识别任何潜在的侵权产品。

需要说明的是，在本说明书通篇中对“本实用新型一实施例”或类似术语的参考意指连同其它实施例一起描述的特定特征、结构或特性包含于至少一个实施例中且可未必呈现在所有实施例中。因此，短语“本实用新型一实施例”或类似术语在本说明书通篇中的各处的相应出现未必指同一实施例。

此外，可以任何适合方式来组合任何特定实施例的所述特定特征、结构或特性与一或多个其它实施例。

本实用新型的技术内容及技术特点已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰。因此，本实用新型已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (10)

1.一种半导体结构，其特征在于，所述半导体结构包含：

基板，其中所述基板的边缘包含多个电连接件；

第一多个半导体芯片，其平行且远离所述基板的所述边缘安置，所述第一多个半导体芯片的每一者经由第一多个导电迹线电连接至相应的所述多个电连接件；以及

第二多个半导体芯片，其平行且靠近所述基板的所述边缘安置，所述第二多个半导体芯片的每一者经由第二多个导电迹线电连接至相应的所述多个电连接件，

其中所述第一多个半导体芯片相较于所述第二多个半导体芯片更加靠近所述基板的中心安置。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一多个导电迹线的至少一部分垂直于所述基板的所述边缘。

3.根据权利要求2所述的半导体结构，其特征在于，所述第一多个导电迹线的所述至少一部分延伸穿过相邻的所述第二多个半导体芯片之间的间隙。

4.根据权利要求2所述的半导体结构，其特征在于，所述第二多个半导体芯片的第一半导体芯片经由第一球状矩阵排列BGA电耦合至所述基板，且所述第二多个半导体芯片的第二半导体芯片经由第二球状矩阵排列BGA电耦合至所述基板。

5.根据权利要求4所述的半导体结构，其特征在于，所述第一多个导电迹线的所述至少一部分延伸穿过所述第一BGA与所述第二BGA之间的间隙。

6.根据权利要求2至5中任一项所述的半导体结构，其特征在于，所述第一多个导电迹线的所述至少一部分电连接至第一组数据输入输出通道DQ连接器。

7.根据权利要求2至5中任一项所述的半导体结构，其特征在于，所述第二多个导电迹线的所述至少一部分电连接至第二组数据输入输出通道DQ连接器，所述第二组数据输入输出通道DQ连接器与所述第一组数据输入输出通道DQ连接器彼此分离。

8.根据权利要求1所述的半导体结构，其特征在于，所述第一多个半导体芯片与所述第二多个半导体芯片具有相同的类型。

9.根据权利要求8所述的半导体结构，其特征在于，所述第一多个半导体芯片和所述第二多个半导体芯片包含动态随机存取存储器DRAM。

10.根据权利要求1所述的半导体结构，其特征在于，所述基板进一步包含位于所述基板的所述中心处的一或多个控制器芯片以控制所述第一多个半导体芯片和所述第二多个半导体芯片中的至少一者。

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