CN110246799B - 连接结构及其制造方法、半导体器件 - Google Patents
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Abstract
本发明提供一种连接结构及其制造方法、半导体器件,在连接结构的制造方法中,首先形成包含金属凸块、第一介质层、第二介质层和导电层的子连接结构,并且可以将多个子连接结构进行连接形成连接结构,可以根据需要的连接结构的深度来设置子连接结构的数量,与现有技术中的接触孔或连接结构相比,本发明所提供的连接结构不受深宽比的影响,能够形成任意的深度,并且制作方法简单,便于实施。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种连接结构及其制造方法、半导体器件。
背景技术
随着超大规模集成电路的飞速发展,集成电路制造工艺变得越来越复杂和精细。为了提高集成度,降低制造成本,元件的关键尺寸不断变小,芯片单位面积内的元件数量不断增加,平面布线已难以满足元件高密度分布的要求,只能采用多层布线技术,利用芯片的垂直空间,进一步提高器件的集成密度。在各层布线之间需要在接触孔中沉积金属材料进行电连接。
随着元件的关键尺寸变小,接触孔的关键尺寸也变的越来越小,同时,接触孔的深度却变的越来越大(接触孔的深宽比增加),为了形成更高深宽比的接触孔,需要增加介质层的厚度,并且需要增加刻蚀介质层的时间,然而,随着介质层厚度的增加,也同时需要增加作为硬掩膜层的光刻胶的厚度,而厚的光刻胶层使光刻胶设备难以定义较小的关键尺寸。并且,随着接触孔深宽比的增加,在接触孔内均匀填充金属也变得越来越困难。
因此,针对上述技术问题,有必要提供一种连接结构及其制造方法,来完成芯片垂直方向的连接。
发明内容
本发明的主要目的在于提供一种连接结构及其制造方法、半导体器件,其制作方法简单,且能够在不受深宽比限制的情况下形成任意深度的连接结构。
为实现上述目的,本发明提供一种连接结构的制造方法,包括:
提供一基底,所述基底上形成有一第一介质层;
形成多个规则排列的凹槽在所述第一介质层内,并且在所述凹槽内填充有金属材料,以形成多个金属凸块;
形成一第二介质层在所述基底的所述第一介质层及所述金属凸块上,并且在所述第二介质层中形成有多个开口,所述开口暴露出所述金属凸块;
填充一导电层在所述开口内,所述导电层与所述金属凸块连接;以及
去除所述基底,并利用所述金属凸块、所述第一介质层、所述第二介质层和所述导电层构成子连接结构。
可选的,形成所述子连接结构之后,所述连接结构的制造方法还包括:形成多个依次堆叠的所述子连接结构,下层的子连接结构中的导电层与位于其上方的相邻子连接结构中的金属凸块相连接。
可选的,在形成所述第一介质层之前,在所述基底上形成一牺牲层;所述凹槽形成于包含所述第一介质层与所述牺牲层的迭层结构中,所述第一介质层的下表面用于定义所述子连接结构的贴合表面。
可选的,在所述基底的上表面的基准面上,所述金属凸块的底面高于所述牺牲层的下表面,所述金属凸块的顶面与所述第一介质层的上表面位于同一高度位置。
可选的,所述金属凸块的底面和部分侧面突出地外露于所述子连接结构的所述贴合表面。
进一步的,所述牺牲层的材质包括氧化硅,所述第一介质层与所述第二介质的材质包括氮化硅。
可选的,去除所述基底的步骤包括:
采用化学机械研磨的方法去除所述基底;以及,
采用湿法刻蚀去除所述牺牲层。
可选的,所述湿法刻蚀中的刻蚀液包含氢氟酸。
可选的,当形成所述开口,所述第二介质层中的所述开口暴露出所述金属凸块的顶面并延伸暴露出所述第一介质层围绕所述金属凸块外围的部分。
可选的,形成多个依次堆叠的所述子连接结构的步骤包括:
重复所述子连接结构的形成步骤,以形成N个子连接结构,并且保留其中一个子连接结构中的基底,其中N为大于1的正整数;
将N-1个子连接结构中的每一个子连接结构依次堆叠至保留有基底的所述子连接结构上;以及
去除保留有基底的所述子连接结构中的所述基底。
可选的,通过压合的方法将所述N-1个子连接结构中的每一个子连接结构依次堆叠至保留有基底的所述子连接结构上。
可选的,在形成所述开口之后,在填充所述导电层之前,所述连接结构的制造方法还包括:
形成一内衬绝缘层在所述开口内,所述内衬绝缘层覆盖所述开口的底部、侧壁;以及
刻蚀所述内衬绝缘层中覆盖所述开口底部的部分,以暴露出所述金属凸块。
可选的,所述内衬绝缘层还覆盖所述第二介质层的上表面。
可选的,填充所述导电层在所述开口内的步骤包括:
形成一绝缘阻挡层在所述开口内,所述绝缘阻挡层覆盖位于所述开口的底部、侧壁及所述第一介质层的顶部的所述内衬绝缘层,且所述绝缘阻挡层暴露出所述金属凸块;以及
填充一金属层在所述开口内,所述金属层连接所述金属凸块的顶面。
相应的,本发明还提供一种连接结构,包括:包括N个彼此连接的子连接结构,N为大于1的正整数,所述子连接结构包括:
第一介质层;
多个规则排列的金属凸块,位于所述第一介质层中,所述第一介质层的下表面用于定义所述子连接结构的贴合表面;
第二介质层,位于所述第一介质层上,并且所述第二介质层形成有多个开口,所述金属凸块的顶面暴露在所述开口中;以及,
导电层,填充于所述开口内;
其中,所述子连接结构的所述金属凸块的底面和部分侧面外露于所述子连接结构的所述贴合表面,用于连接位于下层的所述子连接结构的导电层。
可选的,所述子连接结构在与所述开口高度相垂直的表面上,所述开口的底部尺寸大于所述金属凸块的顶面尺寸。
可选的,所述连接结构还包括:
内衬绝缘层,位于所述开口的侧壁,所述内衬绝缘层还位于所述开口的底部,且所述内衬绝缘层暴露出所述金属凸块。
可选的,所述内衬绝缘层还位于所述第二介质层的上表面。
可选的,所述金属凸块的顶面与所述第一介质层的上表面位于同一高度位置,所述金属凸块的底面浮凸于所述第一介质层的下表面。
可选的,所述第一介质层与所述第二介质的材质包括氮化硅,所述内衬绝缘层的材质包括氧化硅。
相应的,本发明还提供一种半导体器件,包括:
一基板,具有位于基板上的第一半导体结构;
如上所述的连接结构,位于所述第一半导体结构上;以及
位于所述连接结构上的第二半导体结构,其中,所述连接结构连接所述第一半导体结构与所述第二半导体结构。
与现有技术相比,本发明具有以下有益效果:
1、首先在基底上形成第一介质层,在第一介质层内形成多个规则排列的凹槽,在所述凹槽内填充金属材料以形成金属凸块,然后在第一介质层与金属凸块上形成第二介质层,且在第二介质层内形成开口,所述开口暴露出所述金属凸块,之后在所述开口内填充导电层,最后去除所述基底,形成一个子连接结构,该子连接结构能够连接位于其上下两侧的任意半导体结构,其制造方法简单,便于实施。
2、按照同样的方法,形成多个依次堆叠的所述子连接结构,下层的连接结构中的导电层与位于其上方的相邻子连接结构中的金属凸块相连接,形成连接结构,可以根据需要的连接结构的深度来设置子连接结构的数量,与现有技术中的接触孔或连接结构相比,本发明所提供的连接结构不受深宽比的影响,能够形成任意的深度,并且能够应用于任意需要连接结构的器件内,应用范围广。
附图说明
图1为本发明一实施例所提供的连接结构的制造方法的流程示意图;
图2~图12为本发明一实施例所提供的连接结构的制造方法的各步骤结构示意图。
图13为本发明一实施例所提供的半导体器件的结构示意图。
图14为本发明一实施例所提供的半导体器件的结构示意图。
图15为本发明另一实施例所提供的半导体器件的结构示意图。
其中,附图标记如下:
1-基底;
2-牺牲层;
3-第一介质层;
4-金属凸块;
5-第二介质层;51-开口;
6-内衬绝缘层;
7-导电层;71-绝缘阻挡层;72-金属层;
10-子连接结构;
100-连接结构;
110-基板;120-第一半导体器件;130-第二半导体器件;
200-基板;210-连接线;220-隔离结构;230-电容;
300-基板;310-连接线。
具体实施方式
本发明提供一种连接结构的制造方法,如图1所示,包括:
步骤S100:提供一基底,所述基底上形成有一第一介质层;
步骤S200:形成多个规则排列的凹槽在所述第一介质层内,并且在所述凹槽内填充有金属材料,以形成多个金属凸块;
步骤S300:形成一第二介质层在所述基底的所述第一介质层及所述金属凸块上,并且在所述第二介质层中形成有多个开口,所述开口暴露出所述金属凸块;
步骤S400:填充一导电层在所述开口内,所述导电层与所述金属凸块连接;
步骤S500:去除所述基底,并利用所述金属凸块、所述第一介质层、所述第二介质层和所述导电层构成子连接结构。
进一步的,形成所述子连接结构之后,所述连接结构的制造方法还包括:形成多个依次堆叠的所述子连接结构,下层的子连接结构中的导电层与位于其上方的相邻子连接结构中的金属凸块相连接。
本发明所提供的连接结构的制造方法中,首先在基底上形成第一介质层,在第一介质层内形成多个规则排列的凹槽,在所述凹槽内填充金属材料以形成金属凸块,然后在第一介质层与金属凸块上形成第二介质层,且在第二介质层内形成开口,所述开口暴露出所述金属凸块,之后在所述开口内填充导电层,最后去除所述基底,形成一个子连接结构,该子连接结构能够连接位于其上下两侧的任意半导体结构,其制造方法简单,便于实施。
为使本发明的内容更加清楚易懂,以下结合说明书附图,对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例,本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次,本发明利用示意图进行了详细的表述,在详述本发明实例时,为了便于说明,示意图不依照一般比例局部放大,不应对此作为本发明的限定。
图2~图12为本发明一实施例所提供的连接结构的制造方法的各步骤结构示意图。下面请参考图2~图12,并结合图1所示,详细说明本发明提出所述连接结构的制造方法。
在步骤S100,提供一基底1,所述基底1上形成有一第一介质层3,如图2所示。
具体的,首先,提供一基底1,如图2所示,所述基底1的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等,也可以为砷化镓或氮化镓等化合物,或者本领域技术人员已知的其他材料。在本实施例中,优选的,所述基底1为单晶硅。
其次,在所述基底1上形成一牺牲层2,如图2所示,所述牺牲层2的材质优选为氧化硅。可以通过化学气相沉积(Chemical Vapor Deposition,CVD)法在所述基底1上形成所述牺牲层2,例如采用常压化学气相沉积(Atmospheric Pressure CVD,APCVD)、超高真空化学气相沉积(Ultrahigh vacuum CVD,UHVCVD)、低压化学气相沉积(Low-pressure CVD,LPCVD)或等离子化学气相沉积(Plasma Enhanced CVD,PECVD)等方法。或者,也可以采用热氧化法在所述基底1上形成所述牺牲层2。
接着,在所述牺牲层2上形成第一介质层3,如图2所示,所述第一介质层3的材质优选为氮化硅,可以采用化学气相沉积的方法形成,或者也可以采用本领域技术人员已知的其他方法形成。
在本实施例中,所述牺牲层2与所述第一介质层3均为单层,在其他实施例中,所述牺牲层2或/和所述第一介质层3也可以为多层结构,本发明对此不做限定。
在步骤S200,形成多个规则排列的凹槽31在所述第一介质层3内,并且在所述凹槽31内填充有金属材料,以形成多个金属凸块4,如图3所示。
具体的,首先在所述第一介质层3上形成光刻胶层,对所述光刻胶层进行曝光或显影,形成图形化的光刻胶层,暴露出部分所述第一介质层3;然后以所述图形化的光刻胶层为掩膜,对所述第一介质层3进行刻蚀直至暴露出所述牺牲层2,接着对所述牺牲层2进行部分刻蚀,形成凹槽31,最后去除所述图形化的光刻胶层。
所述凹槽31形成于包含所述第一介质层3与所述牺牲层2的迭层结构中,后续所述牺牲层2会被去除,所述第一介质层3的下表面用于定义后续形成的子连接结构的贴合表面。
然后,在所述凹槽31内填充金属材料形成金属凸块4。例如,可以在所述第一介质层3上沉积金属材料,形成金属层,所述金属层填满所述凹槽31并覆盖所述第一介质层3,接着对所述金属层进行平坦化直至暴露出所述第一介质层3,此时填充于所述凹槽31内的所述金属层构成金属凸块4。
本实施例中,在所述基底1的上表面的基准面上,所述金属凸块4的底面高于所述牺牲层2的下表面,所述金属凸块4的顶面与所述第一介质层3的上表面位于同一高度位置,这样,在后续去除所述牺牲层2之后形成的子连接结构中,所述金属凸块4的底面和部分侧面突出地外露于所述子连接结构的所述贴合表面。
所述金属凸块4的形状优选为正方体、长方体或球体,或本领域技术人员已知的其他形状。所述金属凸块4在所述第一介质层3内规则排布,由于所述金属凸块4在后续形成的连接结构中起连接的作用,所以所述金属凸块4的尺寸、形状、数量及排列方式可以由具体的对所述连接结构的需求来决定。本发明对所述金属凸块4的尺寸、形状、数量及排列方式均不做限定。所述金属凸块4的材料包含但不限于金、银、铜、锡、铅、钨中的一种或多种,也可以为本领域技术人员已知的其他材料。
需要说明的是,本实施例中,所述金属凸块4的底面高于所述牺牲层2的下表面,在其他实施例中,所述金属凸块4的底面可以与所述牺牲层2的下表面位于同一位置高度,即形成所述凹槽31时,刻蚀所述第一介质层3与所述牺牲层2直至暴露出所述基底1,与上述实施例相比,最终形成的子连接结构中,所述金属凸块4更多的侧面外露于所述子连接结构的所述贴合表面。
在步骤S300中,形成一第二介质层5在所述第一介质层3与所述金属凸块4上,并在所述第二介质层5中形成多个开口51,所述开口51暴露出所述金凸块3,如图4与图5所示。
在所述基底1上形成一第二介质层5,所述第二介质层5覆盖所述第一介质层3与所述金属凸块4。所述第二介质层5的材质优选为氮化硅,可以采用化学气相沉积、物理气相沉积或原子层沉积的方法形成,或者本领域技术人员已知的其他方法形成。如图4所示。
接着,在所述第二介质层5内形成多个开口51。例如,在所述第二介质层5上形成光刻胶层,对所述光刻胶层进行曝光与显影,形成图形化的光刻胶层,暴露出所述第二介质层5上预定形成开口的区域,然后以所述图形化的光刻胶层为掩膜,对所述第二介质层5进行刻蚀,直至暴露出所述金属凸块4,形成开口51。所述第二介质层5中的所述开口51暴露出所述金属凸块4的顶面并延伸暴露出所述第一介质层3围绕所述金属凸块4外围的部分,即在与所述开口51高度相垂直的表面上,所述开口51的底部尺寸大于所述金属凸块4的顶面尺寸,也就是说所述开口51不仅暴露出所述金属凸块4,还暴露出围绕所述金属凸块4的部分所述第一介质层3,形成如图5所示的结构。
在步骤S400中,填充一导电层7在所述开口51内,所述导电层7与所述金属凸块4连接,如图6至图9所示。
具体的,首先在上述结构上沉积内衬绝缘层6,所述内衬绝缘层6覆盖所述开口51的底部及侧壁,优选的,所述内衬绝缘层6还覆盖所述第二介质层5的上表面,如图6所示;然后对所述内衬绝缘层6覆盖所述开口51底部的部分进行刻蚀,暴露出所述金属凸块4,形成如图7所示的结构。所述内衬绝缘层6的材质优选为氧化层,所述内衬绝缘层6的形成工艺可以为化学气相沉积、物理气相沉积或原子层沉积等工艺。
接着,在所述内衬绝缘层6上沉积绝缘阻挡层71,所述绝缘阻挡层71覆盖位于所述开口51的底部、侧壁及所述第二介质层5的顶部的所述内衬绝缘层6。然后对所述绝缘阻挡层71覆盖所述开口51底部的部分进行刻蚀,暴露出所述金属凸块4,形成如图8所示的结构。
当然,也可以在所述内衬绝缘层6上沉积导电阻挡层,所述导电阻挡层覆盖位于所述开口51的底部、侧壁及所述第二介质层5的顶部的所述内衬绝缘层6,所述导电阻挡层连接所述金属凸块4的顶面。
即形成的是绝缘阻挡层71时,需要对覆盖所述开口51底部的部分绝缘阻挡层71进行刻蚀暴露出所述金属凸块4,形成的是导电阻挡层时,无需对导电阻挡层进行刻蚀,所述导电阻挡层连接所述金属凸块4的顶面。可以根据具体情况进行选择。所述绝缘阻挡层71的材质优选为氮化硅、氧化硅或本领域技术人员已知的其他材料,所述导电阻挡层的材质优选为Ti(钛)、Ta(钽)、W(钨)、TiN(氮化钛)、TiSiN(氮化钛硅)或TaSiN(氮化钽硅)中的一种或多种。所述绝缘阻挡层71或所述导电阻挡层可以为单层结构,也可以为多层结构。所述绝缘阻挡层71或所述导电阻挡层的形成工艺可以为化学气相沉积、物理气相沉积或原子层沉积等工艺。所述绝缘阻挡层71或所述导电阻挡层可以防止后续形成的金属层72向基底1、第一介质层3或第二介质层5中扩散造成的污染,提高连接结构的性能。
最后,在所述开口51内填充金属层72,所述金属层72连接所述金属凸块4的顶面,如图9所示。所述金属层72的材质包含但不限于金、银、铜、锡、铅、钨中的一种或多种,本实施例中,所述金属层72的材质优选为铜,所述金属层72的形成工艺为物理气相沉积或电镀法。本实施例中,可以采用物理气相沉积法形成金属层,然后采用化学机械研磨的工艺,研磨所述金属层72至暴露出所述绝缘阻挡层71的顶部。所述金属层72与所述绝缘阻挡层71共同组成导电层7。
在步骤S500中,去除所述基底1与所述牺牲层2,并利用所述金属凸块4、所述第一介质层3、所述第二介质层5和所述导电层7构成子连接结构10,如图10所示。
在本实施例中,首先可以采用化学机械研磨的方法去除所述基底1,然后采用湿法刻蚀去除所述牺牲层2,所述刻蚀液包含但不限于氢氟酸(HF)。去除所述牺牲层2之后,暴露出所述金属凸块4的底部,所述金属凸块4的底面和部分侧面突出地外露于所述子连接结构10的一贴合表面,形成一个子连接结构10。
进一步的,所述连接结构的制造方法还包括:形成多个依次堆叠的子连接结构,下层的子连接结构中的导电层7与位于其上方的相邻子连接结构中的金属凸块4相连接,如图11与图12所示。需要说明的是,在图11与图12中,每个子连接结构均具有相同的结构,因此,每个子连接结构中的相同的部件采用相同的标号,并且在图11与图12中仅标示出了一个子连接结构的各部件。
具体的,重复上述步骤直至形成N个子连接结构,并且保留其中一个子连接结构中的基底1与牺牲层2,其中N为大于1的正整数,例如可以定义保留所述基底1与牺牲层2的所述子连接结构为第一子连接结构,然后将第二子连接结构中的金属凸块4连接至所述第一子连接结构中的导电层7,将第三子连接结构中的金属凸块4连接至所述第二子连接结构中的导电层7,以此类推,直至将第N个子连接结构的金属凸块4与第N-1个子连接结构的导电层7相连接,完成所有子连接结构的连接。如图11所示。
在本实施例中,仅示出了三个子连接结构,第一子连接结构10、第二子连接结构20与第三子连接结构30,其中第三子连接结构30保留有所述基底1与牺牲层2。将所述第二子连接结构20的金属凸块4连接至所述第三子连接结构10的导电层7,将所述第一子连接结构10的金属凸块4连接至所述第二子连接结构的导电层7。
在本实施例中,优选的,可以采用压合的方法将两个子连接结构相连接,在其他实施例中,可以采用其他的方法连接所述子连接结构。可以理解的是,在本实施例中,保留其中一个子连接结构的基底与牺牲层,将其余的子连接结构依次连接于该连接结构之上,在其他实施例中,也可以去除所有的子连接结构中的基底与牺牲层,然后才将子连接结构相连接,本发明对此不做限定。需要说明的是,在其他实施例中,可以根据需求确定子连接结构的数量,本发明对此不作限定。
接着,去除剩余的一个所述子连接结构(第三子连接结构30)中的所述基底1与所述牺牲层2,形成如图12所示的结构。
可以采样与上述相同的方法,例如采用化学机械研磨的方法去除所述基底1,然后采用湿法刻蚀去除所述牺牲层,所述刻蚀液包含但不限于氢氟酸(HF)。去除所述牺牲层2之后,暴露出最底层的子连接结构中的所述金属凸块4的底部,所述金属凸块4的底面和部分侧面突出地外露于所述子连接结构的一贴合表面,最终形成连接结构100。
本发明所提供的连接结构的制造方法中,首先在基底1上形成第一介质层3,在第一介质层3内形成多个规则排列的凹槽31,在所述凹槽31内填充金属材料以形成金属凸块4,然后在所述第一介质层3与金属凸块4上形成第二介质层5,且在所述第二介质层5内形成开口51,暴露出所述金属凸块4,之后在所述开口51内填充导电层7,最后去除所述基底1,形成一个子连接结构10,然后形成多个相互连接的子连接结构,下层的子连接结构中的导电层7与位于其上方的相邻子连接结构中的金属凸块4相连接,形成连接结构100,可以根据需要的连接结构的深度来设置子连接结构的数量,与现有技术中的接触孔或连接结构相比,本发明所提供的连接结构不受深宽比的影响,能够形成任意的深度,并且制作方法简单,便于实施,且应用范围广泛。
本发明还提供一种连接结构,采用如上所述的方法制造而成,请参考图12所示,所述连接结构100包括:
包括N个彼此连接的子连接结构,N为大于1的正整数,所述子连接结构包括:
第一介质层3;
多个规则排列的金属凸块4,位于所述第一介质层3中,所述第一介质层3的下表面用于定义所述子连接结构的贴合表面;
第二介质层5,位于所述第一介质层3上,并且所述第二介质层5内形成有多个开口51,所述金属凸块4的顶面暴露在所述开口51中;
以及,导电层7,填充于所述开口51内;
其中,所述子连接结构的所述金属凸块4的底面和部分侧面外露于所述子连接结构的所述贴合表面,用于连接位于下层的所述子连接结构的导电层7。
在本实施例中,所述连接结构100包含三个子连接结构,第一子连接结构10、第二子连接结构20以及第三子连接结构30,所述第一子连接结构10的金属凸块4连接至第二子连接结构20的导电层7,所述第二子连接结构20的金属凸块4连接至第三子连接结构的导电层7。
进一步的,所述子连接结构在与所述开口51高度相垂直的表面上,所述开口51的底部尺寸大于所述金属凸块4的顶面尺寸。
进一步的,所述连接结构100还包括:内衬绝缘层6,位于所述开口51的侧壁,所述内衬绝缘层6还位于所述开口51的底部,且所述内衬绝缘层6暴露出所述金属凸块4。
更进一步的,所述内衬绝缘层6还位于所述第二介质层5的上表面。
进一步的,所述金属凸块4的顶面与所述第一介质层3的上表面位于同一高度位置,所述金属凸块4的底面浮凸于所述第一介质层3的下表面。
进一步的,所述第一介质层3与所述第二介质5的材质为氮化硅,所述内衬绝缘层6的材质为氧化硅。
本发明还提供一种半导体器件,如图13所示,所述半导体器件包括:
一基板110,具有位于基板110上的第一半导体结构120;
如上所述的连接结构100,位于所述第一半导体结构120上;以及
位于所述连接结构100上的第二半导体结构130,其中,所述连接结构100连接所述第一半导体结构120与第二半导体结构130。
由于在所述连接结构100内,形成有多个金属凸块,以及与每个所述金属凸块相对应的导电层,即每一个金属凸块与每一个导电层组成一个连接通道,所述连接结构100包含有多个连接通道,每个连接通道可以连接第一半导体结构120与第二半导体结构130内的不同的结构。
具体的,以下通过两个实施例进行介绍:
图14为本发明一实施例所提供的半导体器件的结构示意图。请参考图14所示,所述半导体器件包括:一基板200,位于所述基板200内的多个连接线210,用于隔离各连接线210的隔离结构220,以及位于所述基板200上的两个电容230,所述连接结构100位于两个所述电容230之间,且所述连接结构中的金属凸块与各连接线210分别连接。在所述基板100内形成连接线210与隔离结构220,在所述基板100上形成电容230之后,可以直接将所述连接结构100压接至所述基板200上,使得金属凸块与所述连接线210连接,所述连接结构100用于将各连接线210连接至位于所述连接结构之上的半导体器件上。
图15为本发明另一实施例所提供的半导体器件的结构示意图。请参考图15所示,所述半导体器件包括:一基板300,形成于所述基板300内的多个连接线310,以及位于所述基板300之上的连接结构100,所述连接结构100的金属凸块与所述连接线310相连接。在所述基板300内形成连接线310之后,将所述连接结构100直接压接至所述基板300上,所述连接结构100用于将各连接线310连接至位于所述连接结构之上的半导体器件上。
综上所述,本发明提供的连接结构及其制造方法、半导体器件中,首先在基底上形成第一介质层,在第一介质层内形成多个规则排列的凹槽,在所述凹槽内填充金属材料以形成金属凸块,然后在第一介质层与金属凸块上形成第二介质层,且在第二介质层内形成开口,所述开口暴露出所述金属凸块,之后在所述开口内填充导电层,最后去除所述基底,形成一个子连接结构,该子连接结构能够连接位于其上下两侧的任意半导体结构,其制造方法简单,便于实施。
进一步的,按照同样的方法,然后形成多个依次堆叠的所述子连接结构,下层的连接结构中的导电层与位于其上方的相邻子连接结构中的金属凸块相连接,形成连接结构,可以根据需要的连接结构的深度来设置子连接结构的数量,与现有技术中的接触孔或连接结构相比,本发明所提供的连接结构不受深宽比的影响,能够形成任意的深度,并且能够应用于任意需要连接结构的器件内,应用范围广。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (19)
1.一种连接结构的制造方法,其特征在于,包括:
提供一基底,所述基底上形成有一第一介质层;
形成多个规则排列的凹槽在所述第一介质层内,并且在所述凹槽内填充有金属材料,以形成多个金属凸块;
形成一第二介质层在所述基底的所述第一介质层及所述金属凸块上,并且在所述第二介质层中形成有多个开口,所述开口暴露出所述金属凸块;
填充一导电层在所述开口内,所述导电层与所述金属凸块连接;
去除所述基底,并利用所述金属凸块、所述第一介质层、所述第二介质层和所述导电层构成子连接结构;以及
形成多个依次堆叠的所述子连接结构,下层的子连接结构中的导电层与位于其上方的相邻子连接结构中的金属凸块相连接形成所述连接结构。
2.如权利要求1所述的连接结构的制造方法,其特征在于,在形成所述第一介质层之前,在所述基底上形成一牺牲层;所述凹槽形成于包含所述第一介质层与所述牺牲层的迭层结构中,所述第一介质层的下表面用于定义所述子连接结构的贴合表面。
3.如权利要求2所述的连接结构的制造方法,其特征在于,在所述基底的上表面的基准面上,所述金属凸块的底面高于所述牺牲层的下表面,所述金属凸块的顶面与所述第一介质层的上表面位于同一高度位置。
4.如权利要求3所述的连接结构的制造方法,其特征在于,所述金属凸块的底面和部分侧面突出地外露于所述子连接结构的所述贴合表面。
5.如权利要求4所述的连接结构的制造方法,其特征在于,所述牺牲层的材质包括氧化硅,所述第一介质层与所述第二介质层的材质包括氮化硅。
6.如权利要求2所述的连接结构的制造方法,其特征在于,去除所述基底的步骤包括:
采用化学机械研磨的方法去除所述基底;以及,
采用湿法刻蚀去除所述牺牲层。
7.如权利要求6所述的连接结构的制造方法,其特征在于,所述湿法刻蚀中的刻蚀液包含氢氟酸。
8.如权利要求1所述的连接结构的制造方法,其特征在于,当形成所述开口,所述第二介质层中的所述开口暴露出所述金属凸块的顶面并延伸暴露出所述第一介质层围绕所述金属凸块外围的部分。
9.如权利要求1所述的连接结构的制造方法,其特征在于,形成多个依次堆叠的所述子连接结构的步骤包括:
重复所述子连接结构的形成步骤,以形成N个子连接结构,并且保留其中一个子连接结构中的基底,其中N为大于1的正整数;
将N-1个子连接结构中的每一个子连接结构依次堆叠至保留有基底的所述子连接结构上;以及
去除保留有基底的所述子连接结构中的所述基底。
10.如权利要求9所述的连接结构的制造方法,其特征在于,通过压合的方法将所述N-1个子连接结构中的每一个子连接结构依次堆叠至保留有基底的所述子连接结构上。
11.如权利要求1至10中任一项所述的连接结构的制造方法,其特征在于,在形成所述开口之后,在填充所述导电层之前,所述连接结构的制造方法还包括:
形成一内衬绝缘层在所述开口内,所述内衬绝缘层覆盖所述开口的底部、侧壁;以及
刻蚀所述内衬绝缘层中覆盖所述开口底部的部分,以暴露出所述金属凸块。
12.如权利要求11所述的连接结构的制造方法,其特征在于,所述内衬绝缘层还覆盖所述第二介质层的上表面。
13.如权利要求11所述的连接结构的制造方法,其特征在于,填充所述导电层在所述开口内的步骤包括:
形成一绝缘阻挡层在所述开口内,所述绝缘阻挡层覆盖位于所述开口的底部、侧壁及所述第一介质层的上表面的所述内衬绝缘层,且所述绝缘阻挡层暴露出所述金属凸块;以及
填充一金属层在所述开口内,所述金属层连接所述金属凸块的顶面。
14.一种连接结构,其特征在于,利用如权利要求1至13任一项所述的连接结构的制造方法得到,所述连接结构包括N个彼此连接的子连接结构,N为大于1的正整数,所述子连接结构包括:
第一介质层;
多个规则排列的金属凸块,位于所述第一介质层中,所述第一介质层的下表面用于定义所述子连接结构的贴合表面;
第二介质层,位于所述第一介质层上,并且所述第二介质层形成有多个开口,所述金属凸块的顶面暴露在所述开口中;
内衬绝缘层,位于所述开口的侧壁,所述内衬绝缘层还位于所述开口的底部,且所述内衬绝缘层暴露出所述金属凸块;以及,
导电层,填充于所述开口内;
其中,所述子连接结构的所述金属凸块的底面和部分侧面外露于所述子连接结构的所述贴合表面,用于连接位于下层的所述子连接结构的导电层;N个所述子连接结构依次堆叠,下层的子连接结构中的导电层与位于其上方的相邻子连接结构中的金属凸块相连接。
15.如权利要求14所述的连接结构,其特征在于,所述子连接结构在与所述开口高度相垂直的表面上,所述开口的底部尺寸大于所述金属凸块的顶面尺寸。
16.如权利要求14所述的连接结构,其特征在于,所述内衬绝缘层还位于所述第二介质层的上表面。
17.如权利要求14所述的连接结构,其特征在于,所述金属凸块的顶面与所述第一介质层的上表面位于同一高度位置,所述金属凸块的底面浮凸于所述第一介质层的下表面。
18.如权利要求14所述的连接结构,其特征在于,所述第一介质层与所述第二介质层的材质包括氮化硅,所述内衬绝缘层的材质包括氧化硅。
19.一种半导体器件,其特征在于,包括:
一基板,具有位于所述基板上的第一半导体结构;
如权利要求14~18中任一项所述的连接结构,位于所述第一半导体结构上;以及
位于所述连接结构上的第二半导体结构,其中,所述连接结构连接所述第一半导体结构与所述第二半导体结构。
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
CN110246799A CN110246799A (zh) | 2019-09-17 |
CN110246799B true CN110246799B (zh) | 2021-06-25 |
Family
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Country Status (1)
Country | Link |
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CN (1) | CN110246799B (zh) |
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CN110246799A (zh) | 2019-09-17 |
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PB01 | Publication | ||
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