JPH0724275B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0724275B2 JPH0724275B2 JP62281609A JP28160987A JPH0724275B2 JP H0724275 B2 JPH0724275 B2 JP H0724275B2 JP 62281609 A JP62281609 A JP 62281609A JP 28160987 A JP28160987 A JP 28160987A JP H0724275 B2 JPH0724275 B2 JP H0724275B2
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- electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子等を封止してなる半導体装置に関
する。
する。
従来、この種封止形の半導体装置は第５図に示すように
構成されている。これを同図に基づいて概略説明する
と、同図において、符号１で示すものはアイランド２上
に接合されその縁部に多数の電極３を有する半導体素
子、４はこの半導体素子１の周囲に設けられ例えばAu等
のワイヤ５によって前記電極３に接続する外部リード、
６はこの外部リード４の一部，前記ワイヤ５、前記アイ
ランド２および前記半導体素子１を封止するパッケージ
本体である。
構成されている。これを同図に基づいて概略説明する
と、同図において、符号１で示すものはアイランド２上
に接合されその縁部に多数の電極３を有する半導体素
子、４はこの半導体素子１の周囲に設けられ例えばAu等
のワイヤ５によって前記電極３に接続する外部リード、
６はこの外部リード４の一部，前記ワイヤ５、前記アイ
ランド２および前記半導体素子１を封止するパッケージ
本体である。
ところで、このように構成された封止形の半導体装置に
おいては、半導体素子１の取付時のずれを考慮するとア
イランド２のサイズをチップサイズより0.2mm以上大き
い寸法に設定する必要があり、また外部リード４の先端
とアイランド２間の距離をリードフレームの製作加工上
リード厚と同等か，あるいはそれ以上の寸法に設定する
必要があり、さらにはリード抜け止め，ワイヤリング
性，この他外部リード４の周囲から浸入する湿気によっ
て起こる耐湿性低下を防止すること等を考慮するとパッ
ケージ本体６内の外部リード４の長さを0.65mm以上の寸
法に設定する必要がある。
おいては、半導体素子１の取付時のずれを考慮するとア
イランド２のサイズをチップサイズより0.2mm以上大き
い寸法に設定する必要があり、また外部リード４の先端
とアイランド２間の距離をリードフレームの製作加工上
リード厚と同等か，あるいはそれ以上の寸法に設定する
必要があり、さらにはリード抜け止め，ワイヤリング
性，この他外部リード４の周囲から浸入する湿気によっ
て起こる耐湿性低下を防止すること等を考慮するとパッ
ケージ本体６内の外部リード４の長さを0.65mm以上の寸
法に設定する必要がある。
したがって、通常この種封止形の半導体装置に用いられ
る外部リード４の厚さは0.25mmであるから、パッケージ
本体６内に収納可能なチップサイズの最大幅方向寸法は
パッケージ本体６の幅方向寸法から2mm程度差し引いた
寸法となる。
る外部リード４の厚さは0.25mmであるから、パッケージ
本体６内に収納可能なチップサイズの最大幅方向寸法は
パッケージ本体６の幅方向寸法から2mm程度差し引いた
寸法となる。
ところが、従来の封止形の半導体装置においては、近年
の半導体素子１の高機能化および高集積度化に伴い、チ
ップサイズが大きくなる傾向があり、このためパッケー
ジ本体６の幅方向寸法が大きくなって半導体装置が大型
化するという問題があった。
の半導体素子１の高機能化および高集積度化に伴い、チ
ップサイズが大きくなる傾向があり、このためパッケー
ジ本体６の幅方向寸法が大きくなって半導体装置が大型
化するという問題があった。
本発明はこのような事情に鑑みなされたもので、パッケ
ージ本体の幅方向寸法を小さい寸法に設定することがで
き、もって装置の小型化を図ることができる封止形の半
導体装置を提供するものである。
ージ本体の幅方向寸法を小さい寸法に設定することがで
き、もって装置の小型化を図ることができる封止形の半
導体装置を提供するものである。
本発明に係る半導体装置は、表面周辺部に多数の電極を
有する半導体素子と、この半導体素子の表面上で前記電
極の部分を除いて形成された保護被膜と、半導体素子の
中央部の前記保護被膜上に設けられた緩衝板と、その内
端部が前記電極の間を通って前記緩衝板上に延出されそ
の部分で固着されたリードと、このリードの内端と前記
電極とにその両端がボンディングされてこの両者を電気
的に接続するワイヤと、前記リードの外端部だけが外部
に突出するようにこれらの部品を封止するパッケージ本
体とを備えたものである。
有する半導体素子と、この半導体素子の表面上で前記電
極の部分を除いて形成された保護被膜と、半導体素子の
中央部の前記保護被膜上に設けられた緩衝板と、その内
端部が前記電極の間を通って前記緩衝板上に延出されそ
の部分で固着されたリードと、このリードの内端と前記
電極とにその両端がボンディングされてこの両者を電気
的に接続するワイヤと、前記リードの外端部だけが外部
に突出するようにこれらの部品を封止するパッケージ本
体とを備えたものである。
また、本発明に係る半導体装置は、保護被膜上に設けら
れる緩衝板としての絶縁板上に、リードを構成する内部
リードを設け、この内部リードに外部リードを接続する
ように構成したものである。
れる緩衝板としての絶縁板上に、リードを構成する内部
リードを設け、この内部リードに外部リードを接続する
ように構成したものである。
本発明によれば、外端部がパッケージ本体から外部に突
出されるリードまたは外部リードに接続される内部リー
ドは、半導体素子の中央部において高さ方向に異なる部
分で、前記半導体素子の周辺部に配列されている多数の
電極間を通って延出されて、前記それぞれの電極にワイ
ヤボンディングまたは直接的に接続される。
出されるリードまたは外部リードに接続される内部リー
ドは、半導体素子の中央部において高さ方向に異なる部
分で、前記半導体素子の周辺部に配列されている多数の
電極間を通って延出されて、前記それぞれの電極にワイ
ヤボンディングまたは直接的に接続される。
第１図（ａ）および（ｂ）は本発明に係る半導体装置を
示す平面図と断面図で、同図以下において第５図と同一
の部材については同一の符号を付し、詳細な説明は省略
する。同図において、符号11は矩形状の緩衝板で、例え
ばポリイミド系の有機材料からなり、前記電極３の内側
に位置し前記半導体素子１の上方にエポキシ系接着剤12
によって設けられている。13はチップ表面保護用の被膜
で、１μｍ以上の厚さを有するポリイミド系の有機材料
からなり、前記半導体素子１上に形成されている。14は
外部接続用のリードで、前記緩衝板11上に一部がエポキ
シ系接着剤15によって設けられ、かつ前記電極３に前記
ワイヤ５によって接続されている。
示す平面図と断面図で、同図以下において第５図と同一
の部材については同一の符号を付し、詳細な説明は省略
する。同図において、符号11は矩形状の緩衝板で、例え
ばポリイミド系の有機材料からなり、前記電極３の内側
に位置し前記半導体素子１の上方にエポキシ系接着剤12
によって設けられている。13はチップ表面保護用の被膜
で、１μｍ以上の厚さを有するポリイミド系の有機材料
からなり、前記半導体素子１上に形成されている。14は
外部接続用のリードで、前記緩衝板11上に一部がエポキ
シ系接着剤15によって設けられ、かつ前記電極３に前記
ワイヤ５によって接続されている。
これらリード14のうち一部のリード14は、各々前記電極
３のうち互いに隣り合う２つの電極３間を通り、かつ前
記電極３によって囲繞された領域の内側に位置付けられ
ている。
３のうち互いに隣り合う２つの電極３間を通り、かつ前
記電極３によって囲繞された領域の内側に位置付けられ
ている。
このように構成された封止形の半導体装置においては、
リード14と半導体素子１とを高さ方向に互いに異なる位
置に位置付けることができる。
リード14と半導体素子１とを高さ方向に互いに異なる位
置に位置付けることができる。
したがって、半導体素子１の高機能化および高集積度化
に伴いチップサイズが大きくなっても、パッケージ本体
６の幅方向の寸法を大きい寸法に設定する必要がなくな
る。
に伴いチップサイズが大きくなっても、パッケージ本体
６の幅方向の寸法を大きい寸法に設定する必要がなくな
る。
また、本実施例においては、リード14がパッケージ本体
６内の緩衝板11上に延在する構造であるため、外部スト
レスによるリード抜けを防止することができる。
６内の緩衝板11上に延在する構造であるため、外部スト
レスによるリード抜けを防止することができる。
さらに、リード14はパッケージ本体６内の奥方に臨ませ
ることができるから、リード14の界面から浸入する湿気
がワイヤ５までの距離が長くなり、それだけ耐湿性を高
めることができる。
ることができるから、リード14の界面から浸入する湿気
がワイヤ５までの距離が長くなり、それだけ耐湿性を高
めることができる。
さらにまた、半導体素子１上の被膜13によってチップ取
付時に半導体素子１と緩衝板11との間に生じる空洞によ
って起きる耐湿性劣化を防止することもできる。
付時に半導体素子１と緩衝板11との間に生じる空洞によ
って起きる耐湿性劣化を防止することもできる。
この実施例では、緩衝板11の上においてリード14の内端
部にワイヤ５をボンディングするので、ワイヤボンディ
ング時の衝撃によるチップへの損傷を防止することがで
きる。
部にワイヤ５をボンディングするので、ワイヤボンディ
ング時の衝撃によるチップへの損傷を防止することがで
きる。
なお、本実施例においては、半導体素子１上の緩衝板11
上にリード14の一部を設け、このリード14と電極３をワ
イヤ５によって接続するものを示したが、本発明はこれ
に限定されるものではなく、たとえば第３図（ａ）およ
び（ｂ）に示すように、電極３に接続するワイヤ５およ
びこのワイヤ５に接続する内部リード23を備え、この内
部リード23を外部リード22に接続したものでも、何等差
し支えない。そして、このような構成によれば、内部リ
ード23を薄くできるので、半導体素子１を破損すること
がなく、ボンディングを行える。また、この第３図の実
施例では、内部リード23はワイヤを介して電極３に接続
しているが、たとえば第２図の（ａ），（ｂ）に例示し
た参考例から明らかなように、ワイヤを用いずに直接電
極に接続することができるのも言うまでもない。このよ
うにワイヤ５を使用しないと、ワイヤ断線などの事故は
なくなる。
上にリード14の一部を設け、このリード14と電極３をワ
イヤ５によって接続するものを示したが、本発明はこれ
に限定されるものではなく、たとえば第３図（ａ）およ
び（ｂ）に示すように、電極３に接続するワイヤ５およ
びこのワイヤ５に接続する内部リード23を備え、この内
部リード23を外部リード22に接続したものでも、何等差
し支えない。そして、このような構成によれば、内部リ
ード23を薄くできるので、半導体素子１を破損すること
がなく、ボンディングを行える。また、この第３図の実
施例では、内部リード23はワイヤを介して電極３に接続
しているが、たとえば第２図の（ａ），（ｂ）に例示し
た参考例から明らかなように、ワイヤを用いずに直接電
極に接続することができるのも言うまでもない。このよ
うにワイヤ５を使用しないと、ワイヤ断線などの事故は
なくなる。
この場合、第３図の実施例では、絶縁基板27を半導体素
子１の上方に設け、その上部に内部リード23の一部を取
り付けている。また、このような実施例において、絶縁
板を緩衝板で構成すると、ワイヤと内部リードをボンデ
ィングする際にも半導体素子に衝撃を与えることがな
い。
子１の上方に設け、その上部に内部リード23の一部を取
り付けている。また、このような実施例において、絶縁
板を緩衝板で構成すると、ワイヤと内部リードをボンデ
ィングする際にも半導体素子に衝撃を与えることがな
い。
ここで、第２図は上述したような内部リード21を用い、
これを半導体素子１の中央部に配列した電極３に接続し
た場合の参考例を示す。このようにすれば、絶縁基板24
上に設けた内部リード21の位置が固定しているので、ボ
ンディングが一度にでき、ボンディング工程が大幅に短
縮できる。
これを半導体素子１の中央部に配列した電極３に接続し
た場合の参考例を示す。このようにすれば、絶縁基板24
上に設けた内部リード21の位置が固定しているので、ボ
ンディングが一度にでき、ボンディング工程が大幅に短
縮できる。
また、第４図には、半導体素子１における電極３を、絶
縁基板26の両側に設け、これに内部リード25を接続した
場合の参考例を示す。
縁基板26の両側に設け、これに内部リード25を接続した
場合の参考例を示す。
以上説明したように本発明に係る半導体装置によれば、
表面周辺部に多数の電極を有する半導体素子と、その表
面上で前記電極の部分を除いて形成された保護被膜と、
半導体素子の中央部の前記保護被膜上に設けられた緩衝
板または絶縁板と、その内端部が前記電極の間を通って
前記緩衝板または絶縁板上に延出されその部分で固着さ
れたリードまたは内部リードと、このリードの内端と前
記電極とにその両端がボンディングされてこの両者を電
気的に接続するワイヤと、前記リードまたは外部リード
の外端部だけが外部に突出するようにこれらの部品を封
止するパッケージ本体とを備えている構成としたので、
外端部がパッケージ本体から外部に突出されるリードま
たは外部リードに接続される内部リードを、半導体素子
の中央部において高さ方向に異なる部分で、半導体素子
周辺部に配列される多数の電極間を通って延出させて、
各電極にワイヤボンディングまたは直接的に接続できる
ので、パッケージ化した際に装置の小型化が図れる。
表面周辺部に多数の電極を有する半導体素子と、その表
面上で前記電極の部分を除いて形成された保護被膜と、
半導体素子の中央部の前記保護被膜上に設けられた緩衝
板または絶縁板と、その内端部が前記電極の間を通って
前記緩衝板または絶縁板上に延出されその部分で固着さ
れたリードまたは内部リードと、このリードの内端と前
記電極とにその両端がボンディングされてこの両者を電
気的に接続するワイヤと、前記リードまたは外部リード
の外端部だけが外部に突出するようにこれらの部品を封
止するパッケージ本体とを備えている構成としたので、
外端部がパッケージ本体から外部に突出されるリードま
たは外部リードに接続される内部リードを、半導体素子
の中央部において高さ方向に異なる部分で、半導体素子
周辺部に配列される多数の電極間を通って延出させて、
各電極にワイヤボンディングまたは直接的に接続できる
ので、パッケージ化した際に装置の小型化が図れる。
特に、本発明によれば、リードと半導体素子との高さ方
向に互いに異なる位置に位置付けることができるため、
半導体素子の高機能化および高集積度化に伴いチップサ
イズが大きくなっても、従来のようにパッケージ本体の
幅方向の寸法を大きい寸法に設定する必要がなくなるか
ら、装置の小型化を図ることができる。
向に互いに異なる位置に位置付けることができるため、
半導体素子の高機能化および高集積度化に伴いチップサ
イズが大きくなっても、従来のようにパッケージ本体の
幅方向の寸法を大きい寸法に設定する必要がなくなるか
ら、装置の小型化を図ることができる。
さらに、本発明では、半導体素子周辺部に配列された電
極の間を通してリードまたは内部リードを設け、半導体
素子中央部側からの電気的接続を行なっていることか
ら、装置の小型化が図れるとともに、従来の電極配置の
半導体素子に、そのまま適用できるという利点もある。
極の間を通してリードまたは内部リードを設け、半導体
素子中央部側からの電気的接続を行なっていることか
ら、装置の小型化が図れるとともに、従来の電極配置の
半導体素子に、そのまま適用できるという利点もある。
第１図（ａ）および（ｂ）は本発明に係る半導体装置を
示す平面図と断面図、第２図（ａ）および（ｂ）は参考
例を示す平面図とそのｂ−ｂ線断面図、第３図（ａ）お
よび（ｂ）は他の第２の実施例を示す平面図と断面図、
第４図は参考例を示す平面図、第５図は従来の半導体装
置を示す平面図である。 １……半導体素子、３……電極、５……ワイヤ、６……
パッケージ本体、11……緩衝板、14……リード。
示す平面図と断面図、第２図（ａ）および（ｂ）は参考
例を示す平面図とそのｂ−ｂ線断面図、第３図（ａ）お
よび（ｂ）は他の第２の実施例を示す平面図と断面図、
第４図は参考例を示す平面図、第５図は従来の半導体装
置を示す平面図である。 １……半導体素子、３……電極、５……ワイヤ、６……
パッケージ本体、11……緩衝板、14……リード。
Claims (4)
- 【請求項１】表面周辺部に多数の電極を有する半導体素
子と、 この半導体素子の表面上に、前記電極の部分を除いて形
成された保護被膜と、 前記半導体素子の中央部の前記保護被膜上に設けられた
緩衝板と、 その内端部が前記電極の間を通って前記緩衝板上に延出
されその部分で固着されたリードと、 このリードの内端と前記電極とにその両端がボンディン
グされ、この両者を電気的に接続するワイヤと、 前記リードの外端部だけが外部に突出するようにこれら
の部品を封止するパッケージ本体と からなることを特徴とする半導体装置。 - 【請求項２】特許請求の範囲第１項記載の半導体装置に
おいて、 保護被膜および緩衝板は、ポリイミド系樹脂材料からな
ることを特徴とする半導体装置。 - 【請求項３】表面周辺部に多数の電極を有する半導体素
子と、 この半導体素子の表面上に、前記電極の部分を除いて形
成された保護被膜と、 前記半導体素子の中央部の前記保護被膜上に設けられた
絶縁板と、 その内端部が前記電極の間を通って前記絶縁板の上に延
出されるように接着剤で固定され、一端が直接またはワ
イヤを介して前記半導体素子の電極に電気的に接続され
た内部リードと、 この内部リードの他端にその内端が対向し、この部分で
電気的に接続された外部リードと、 この外部リードの外端部だけが外部に突出するようにこ
れらの部品を封止するパッケージ本体と からなることを特徴とする半導体装置。 - 【請求項４】特許請求の範囲第３項記載の半導体装置に
おいて、 接着剤は、エポキシ系接着剤からなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281609A JPH0724275B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281609A JPH0724275B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01123428A JPH01123428A (ja) | 1989-05-16 |
| JPH0724275B2 true JPH0724275B2 (ja) | 1995-03-15 |
Family
ID=17641523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281609A Expired - Lifetime JPH0724275B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724275B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2522524B2 (ja) * | 1988-08-06 | 1996-08-07 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2801319B2 (ja) * | 1989-12-28 | 1998-09-21 | 株式会社日立製作所 | 半導体装置 |
| US5917242A (en) * | 1996-05-20 | 1999-06-29 | Micron Technology, Inc. | Combination of semiconductor interconnect |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127756A (en) * | 1976-04-19 | 1977-10-26 | Nec Corp | Semiconductor unit |
| JPS56167333A (en) * | 1980-05-26 | 1981-12-23 | Fujitsu Ltd | Semiconductor device |
| JPS5751732A (en) * | 1980-09-12 | 1982-03-26 | Nippon Synthetic Chem Ind Co Ltd:The | Preparation of improved formal sponge |
| JPS5966157A (ja) * | 1982-10-08 | 1984-04-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| CA1238119A (en) * | 1985-04-18 | 1988-06-14 | Douglas W. Phelps, Jr. | Packaged semiconductor chip |
| JPS6240752A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | 半導体装置 |
| JP2567870B2 (ja) * | 1987-09-17 | 1996-12-25 | 株式会社日立製作所 | 半導体記憶装置 |
-
1987
- 1987-11-06 JP JP62281609A patent/JPH0724275B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01123428A (ja) | 1989-05-16 |
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Legal Events
| Date | Code | Title | Description |
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