JPH0479260A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0479260A JPH0479260A JP19377890A JP19377890A JPH0479260A JP H0479260 A JPH0479260 A JP H0479260A JP 19377890 A JP19377890 A JP 19377890A JP 19377890 A JP19377890 A JP 19377890A JP H0479260 A JPH0479260 A JP H0479260A
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- Japan
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- semiconductor device
- soldered
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＱ Ｆ Ｐ （Ｆｌａｔ Ｑｕａｄ ｉｎ
１ｉｎｅ Ｐａｃｋａｇｅ）等で代表される表面実装型
の電子部品のパッケージ構造に関するものである。
１ｉｎｅ Ｐａｃｋａｇｅ）等で代表される表面実装型
の電子部品のパッケージ構造に関するものである。
第５図および第６図は従来の表面実装型電子部品である
半導体装置のパッケージ構造を示すもので、第５図は上
面図、第６図は側面図である。
半導体装置のパッケージ構造を示すもので、第５図は上
面図、第６図は側面図である。
第７図は第５図の半導体装置を基板にはんだ付けした状
態を示す側面図、第８図は第５図の半導体装置を２個基
板にはんだ付けした状態を示す上面図である。
態を示す側面図、第８図は第５図の半導体装置を２個基
板にはんだ付けした状態を示す上面図である。
図において、（１）は半導体装置で、リードフレームに
半導体チップを接続したのち樹脂封止し、外部リード（
２）をガルウィング状に折シ曲げたものである。（８）
はパッケージ本体、（４）は基板、（６）ははんだ付は
部である。
半導体チップを接続したのち樹脂封止し、外部リード（
２）をガルウィング状に折シ曲げたものである。（８）
はパッケージ本体、（４）は基板、（６）ははんだ付は
部である。
次に動作について説明する。
半導体装置（１）は第８図に示すように、回路構成てれ
た基板（４）等にはんだ付けされて要求される電気機能
を果たす。
た基板（４）等にはんだ付けされて要求される電気機能
を果たす。
また、半導体装置（１）は第７図のように、はんだ付け
されているため、半導体装置（１）と基板（４）がはん
だによシ完全に固定でれておシ、熱衝撃及び加熱・冷却
サイクルが加えられた時に半導体装置（１）や基板（４
）の熱膨張・収縮の影響が直接はんだ付部（６）に与え
られていた。
されているため、半導体装置（１）と基板（４）がはん
だによシ完全に固定でれておシ、熱衝撃及び加熱・冷却
サイクルが加えられた時に半導体装置（１）や基板（４
）の熱膨張・収縮の影響が直接はんだ付部（６）に与え
られていた。
従来の電子部品である半導体装置のパッケージ構造は以
上のように構成でれており、また近年の高密度実装化に
伴って、上記半導体装置もますます小形化する傾向にあ
る。このような傾向の中で、上記半導体装置を第７図の
ように基板等にはんだ付けした場合、はんだ付は部の接
合強度も低下し熱衝撃、冷熱サイクル等が加わると、半
導体装置・基板・はんだ等の熱膨張係数の差より熱応力
が生じ、はんだ付は部の劣化を急速に引き起こし、信頼
性の低下・寿命の短縮化が生じるなどの問題点があった
。
上のように構成でれており、また近年の高密度実装化に
伴って、上記半導体装置もますます小形化する傾向にあ
る。このような傾向の中で、上記半導体装置を第７図の
ように基板等にはんだ付けした場合、はんだ付は部の接
合強度も低下し熱衝撃、冷熱サイクル等が加わると、半
導体装置・基板・はんだ等の熱膨張係数の差より熱応力
が生じ、はんだ付は部の劣化を急速に引き起こし、信頼
性の低下・寿命の短縮化が生じるなどの問題点があった
。
この発明は上記のような問題点を解消する為になされた
もので半導体装置を基板にはんだ付けした後の耐熱疲労
特性を高めると共に、パッケージ本体の一部に設けた突
起部によって、外部リードと基板の接合を安定に保つこ
とのできる半導体装置を得ることを目的とする。
もので半導体装置を基板にはんだ付けした後の耐熱疲労
特性を高めると共に、パッケージ本体の一部に設けた突
起部によって、外部リードと基板の接合を安定に保つこ
とのできる半導体装置を得ることを目的とする。
〔課題を解決するための手段〕
この発明による半導体装置は、パッケージ本体の直角方
向の相隣る２方向に外部リードを設け、かつ上記パッケ
ージ本体の一部に突起部を成形したものである。
向の相隣る２方向に外部リードを設け、かつ上記パッケ
ージ本体の一部に突起部を成形したものである。
この発明における半導体装置は、パッケージ本俸の直角
方向の相隣る２辺に外部リードを集中させでいるので、
熱衝撃及び冷熱サイクルを受けた際基板及び電子部品目
体の熱膨張係数の差による熱応力がはんだ付は部に集中
することを緩和でき耐熱疲労特性を向上させることがで
きる。
方向の相隣る２辺に外部リードを集中させでいるので、
熱衝撃及び冷熱サイクルを受けた際基板及び電子部品目
体の熱膨張係数の差による熱応力がはんだ付は部に集中
することを緩和でき耐熱疲労特性を向上させることがで
きる。
また、パッケージ本体の一部に突起部を設け、実装時の
半導体装置の平坦性を保つ事により、外部リードと基板
が安定に接合できる。
半導体装置の平坦性を保つ事により、外部リードと基板
が安定に接合できる。
第１図および第２図はこの発明の一実施例による半導体
装置のパッケージ構造を示すもので、第１図は上面図、
第２図は側面図である。
装置のパッケージ構造を示すもので、第１図は上面図、
第２図は側面図である。
第３図はＷ、１図の半導体装置を基板にはんだ付けした
状態を示す側面図、第４図は第１図の半導体装置を２個
、基板にはんだ付けした状態を示す上面図である。
状態を示す側面図、第４図は第１図の半導体装置を２個
、基板にはんだ付けした状態を示す上面図である。
図において、（１）〜（５）は第５図ないし第８図の従
来例に示したものと同等であるので説明を省略する。（
６）は突起部である。
来例に示したものと同等であるので説明を省略する。（
６）は突起部である。
次に動作について説明する。
半導体装置（１）は第４図に示すように回路構成させた
基板（４）等にはんだ付けされて要求される電気機能を
果たす。
基板（４）等にはんだ付けされて要求される電気機能を
果たす。
半導体装置（１）は第３図のように、はんだ付けされて
いるため、パッケージの平坦性が保たれ、外部リード（
２）と基板（４）が安定して接合できる。同時に、はん
だ付けが完了した製品自体が加熱、あるいは冷却された
場合、半導体装置（１）、基板（４）自体が膨張・収縮
を起こすが、パッケージ本体（８）の直角方向の相隣る
２辺のみのはんだ付けがなされているので、はんだ付け
されてｌない２辺が解放され、はんだ付は部（６）に熱
応力が集中するのを緩和することができる。また外部リ
ード（２）が設けられたパッケージ本体（８）の２側面
の交る稜線と対角の位置にパッケージ本体（８）の裏面
に設けられた突起５（６）によって、安定し念状態では
んだ付けが可能である。
いるため、パッケージの平坦性が保たれ、外部リード（
２）と基板（４）が安定して接合できる。同時に、はん
だ付けが完了した製品自体が加熱、あるいは冷却された
場合、半導体装置（１）、基板（４）自体が膨張・収縮
を起こすが、パッケージ本体（８）の直角方向の相隣る
２辺のみのはんだ付けがなされているので、はんだ付け
されてｌない２辺が解放され、はんだ付は部（６）に熱
応力が集中するのを緩和することができる。また外部リ
ード（２）が設けられたパッケージ本体（８）の２側面
の交る稜線と対角の位置にパッケージ本体（８）の裏面
に設けられた突起５（６）によって、安定し念状態では
んだ付けが可能である。
なお上記実施例では、パッケージ本体の１部に突起部（
６）を成形し念ものを示したが、突起部（６）は何箇所
でも成形してよい。また、突起部（６）の形状も成形し
やすい形状であれば、どんな形状でもよい。なお、突起
部（６）は、パッケージ本体（８）の封止樹脂で成形す
る必要もなく、新たに付けても良い。
６）を成形し念ものを示したが、突起部（６）は何箇所
でも成形してよい。また、突起部（６）の形状も成形し
やすい形状であれば、どんな形状でもよい。なお、突起
部（６）は、パッケージ本体（８）の封止樹脂で成形す
る必要もなく、新たに付けても良い。
また、パッケージ本体（８）の直角方向の相隣る２辺に
外部リード（２）を設けたが各１辺づつの外部リード（
２）の数は同数でなくても良い。
外部リード（２）を設けたが各１辺づつの外部リード（
２）の数は同数でなくても良い。
〔発明の効果〕
以上のように、この発明によれば半導体装置のパッケー
ジ構造において、パッケージ本体のある相隣る２辺に外
部リードを集中ぢせたので、この半導体装置を基板へは
んだ付けした後の熱衝撃・加熱冷却サイクル時に半導体
装置、及び基板の熱膨張・収縮による熱応力がはんだ付
は部に集中することを緩和でき、熱疲労に強い半導体装
置が得られる効果がある。またパッケージ本体の一部に
突起物を設けたことによυ実装時に半導体装置の平坦性
が保たれ、外部リードと基板を安定して接合できる効果
がある。
ジ構造において、パッケージ本体のある相隣る２辺に外
部リードを集中ぢせたので、この半導体装置を基板へは
んだ付けした後の熱衝撃・加熱冷却サイクル時に半導体
装置、及び基板の熱膨張・収縮による熱応力がはんだ付
は部に集中することを緩和でき、熱疲労に強い半導体装
置が得られる効果がある。またパッケージ本体の一部に
突起物を設けたことによυ実装時に半導体装置の平坦性
が保たれ、外部リードと基板を安定して接合できる効果
がある。
第１図および第２図はこの発明の一実施例による半導体
装置のパッケージ構造を示すもので、第１図は上面図、
第２図は側面図である。Ｗｃ３図は第１図の半導体装置
の基板にはんだ付けした状態を示す側面図、第４図は第
１図の半導体装置を２個、基板にはんだ付けした状態を
示す上面図、第５図および第６図は従来の半導体装置の
パッケージ構造を示すもので、第５図は上面図、第６図
は側面図である。第７図は第５図の半導体装置を基板に
はんだ付けした状態を示す側面図、第８図は第５図の半
導体装置を２個基板にはんだ付けした状態を示す上面図
である。 図において、（１）は半導体装置、（２）は外部リード
、（８）はパッケージ本体、（４）は基板、（５）はは
んだ付は部、（６）は突起部である。 なお、図中、同一符号は同一 又は相当部分を示す。
装置のパッケージ構造を示すもので、第１図は上面図、
第２図は側面図である。Ｗｃ３図は第１図の半導体装置
の基板にはんだ付けした状態を示す側面図、第４図は第
１図の半導体装置を２個、基板にはんだ付けした状態を
示す上面図、第５図および第６図は従来の半導体装置の
パッケージ構造を示すもので、第５図は上面図、第６図
は側面図である。第７図は第５図の半導体装置を基板に
はんだ付けした状態を示す側面図、第８図は第５図の半
導体装置を２個基板にはんだ付けした状態を示す上面図
である。 図において、（１）は半導体装置、（２）は外部リード
、（８）はパッケージ本体、（４）は基板、（５）はは
んだ付は部、（６）は突起部である。 なお、図中、同一符号は同一 又は相当部分を示す。
Claims (1)
- 半導体素子を封止したパッケージ本体と、複数の外部リ
ードが、表面実装タイプに成形されている半導体装置に
おいて、上記パッケージ本体の側面の内、直角方向の相
隣る２方向に、上記外部リードを設けたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19377890A JPH0479260A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19377890A JPH0479260A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479260A true JPH0479260A (ja) | 1992-03-12 |
Family
ID=16313649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19377890A Pending JPH0479260A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420756A (en) * | 1992-06-19 | 1995-05-30 | Kabushiki Kaisha Toshiba | Memory card including stacked semiconductor memory elements located on a printed circuit board having a straight wiring pattern |
| US5635760A (en) * | 1993-07-01 | 1997-06-03 | Nec Corporation | Surface mount semiconductor device |
-
1990
- 1990-07-20 JP JP19377890A patent/JPH0479260A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420756A (en) * | 1992-06-19 | 1995-05-30 | Kabushiki Kaisha Toshiba | Memory card including stacked semiconductor memory elements located on a printed circuit board having a straight wiring pattern |
| US5635760A (en) * | 1993-07-01 | 1997-06-03 | Nec Corporation | Surface mount semiconductor device |
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