JPS59224147A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS59224147A
JPS59224147A JP9781183A JP9781183A JPS59224147A JP S59224147 A JPS59224147 A JP S59224147A JP 9781183 A JP9781183 A JP 9781183A JP 9781183 A JP9781183 A JP 9781183A JP S59224147 A JPS59224147 A JP S59224147A
Authority
JP
Japan
Prior art keywords
package substrate
substrate
back surface
recess
metallized wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9781183A
Other languages
English (en)
Inventor
Kazuo Kojima
和夫 小島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9781183A priority Critical patent/JPS59224147A/ja
Publication of JPS59224147A publication Critical patent/JPS59224147A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野] 本発明は半導体装置、特に、樹脂板よりなるパンケージ
基板上に半導体ペレットを直接取り付けて該パッケージ
基板をベース基板に実装する型式の半導体装置に適用し
て有効な技術に関するものである。
[背景技術] パンケージ基板として樹脂材料よりなるプリント基板を
使用し、そのプリント基板上に直接半導体ベレットを取
り付ける型式の半導体装置においては、半導体ペレット
を封止レジンのボッティングにより封止した後、パンケ
ージ基板の下面周辺部をベース基板に実装している(特
願昭57−16230号)。
ところが、この種の半導体装置では、封止レジンのキュ
アベークを行う際にパッケージ基板が椀状に反りを生じ
、中央部が出っ張るよう変形してしまう傾向がある。そ
のため、パッケージ基板をベース基板に半田で実装する
場合にパッケージ基板の中央部の突状弯曲面がベース基
板の実装面に当接し、半田リフロ一作業による半田の吸
い上がりが悪く、半田付けが困難となり、またセルフア
ライメントが難しいという問題があることが本発明者に
より明らかにされた。
[発明の目的] 本発明の目的は、半導体ペレットを搭載したパッケージ
基板をベース基板上に容易かつ確実に実装することので
きる半導体装置を提供することにある。
本発明の他の目的は、低コストで製造できる半導体装置
を提供することにある。
本発明の他の目的は、ペレットやベレット取り付は用接
着材に対する熱衝撃を抑制できる半導体装置を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
[発明の概要] 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、半導体ベレットを取り付けたパンケージ基板
の裏面に凹みを形成したことにより、パンケージ基板の
弯曲による実装の困難性を排除し、前記目的を達成でき
るものである。
[実施例] 第1図は本発明の一実施例である半導(4)装置の斜視
図、第2図はその断面図、第3図はそのパッケージ基板
の裏面側の斜視図である。
この実施例において、半導体装置のパンケージ基板1は
たとえばガラス−エポキシ樹脂の樹脂板よりなるプリン
ト基板である。このパッケージ基板1の上面側の中央凹
部内には、たとえばシリコン(31)の半導体ペレット
2がたとえばエポキシ系の接着材で取り付けられている
半導体ペレット2のポンディングパッドはパッケージ基
板1のメタライズ配線3とワイヤ4で電気的に接続され
ている。また、半導体ペレット2、ワイヤ4等はたとえ
ばエポキシ樹脂のボッティングで形成される封止レジン
5によって封止されている。封止レジン5はボッティン
グ後に所定の高温でキュアベークされる。
一方、前記パッケージ基板1の裏面側は周辺部のメタラ
イズ配線3においてガラス−エポキシ樹脂のベース基板
6のメタライズ配線7上に半田リフロー等で実装される
そのため、前記パッケージ基板1の裏面の中央側には、
封止レジン5のキュアベーク時における該パッケージ基
板1の反りを吸収するのに十分な深さの凹み8が座ぐり
等で形成されている。
したがって、本実施例においては、パッケージ基板1の
反りにより該パッケージ基板1がたとえば第2図に二点
鎖線1aで示すように弯曲したとしても、パッケージ基
板1の裏面側に凹み8が形成−されていることにより、
パンケージ基板1の裏面がベース基板6に当接すること
が防止される。
その結果、パンケージ基板lの裏面周辺部のメタライズ
配線3とベース基板6のメタライズ配線7との半田リフ
ローによる半田付けは容易かつ確実に行われ、半田によ
るセルフアライメントが行われる。
また、パンケージ基板1の凹み8の裏面がベース基板6
0面と接触しないので、ベレット2やペレット付は用接
着材がベース基板6側がらの熱衝撃を受けることが防止
される。
[効果] (1)、半導体ペレットを取り付けるパンケージ基板の
裏面に凹みを設けたことにより、パンケージ基板の反り
を吸収でき、パンケージ基板の裏面がベース基板の面に
当接しないので、パンケージ基板を半田リフローでベー
ス基板に容易かつ確実に実装することができる。
(2)、パフケージ基板の裏面中央側がベース基板と当
接しないことにより、ペレットやペレット付は接着材に
対するベース基板からの熱衝撃を防止できる。
(3)、パンケージ基板とベース基板の半田等によるセ
ルフアライメントが可能となる。
(4)、パンケージ基板を樹脂板で作ることにより、セ
ラミック等に比べて大巾にコストを低減することができ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明し°たが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、パッケージ基板あるいはベース基板はガラス
−エポキシ以外の樹脂で作ることが可能である。
また、パッケージ基板の裏面の凹みの大きさ、形状、深
さ等も任意に適当なものを選ぶことができる。
【図面の簡単な説明】
第1図は本発明の一実施例である半導体装置の斜視図、 第2図はその断面図、 第3図はそのパッケージ基板の裏面側の斜視図である。 ■・・・パッケージ基板、2・・・半導体ベレット、3
・・・メタライズ配線、4・・・ワイヤ、5・・・封止
レジン、6・・・ベース基板、7・・・メタライズ配線
、8・・・凹み。

Claims (1)

  1. 【特許請求の範囲】 1、パッケージ基板上に半導体ベレットを取り付け、前
    記パッケージ基板をベース基板上に実装してなる半導体
    装置において、パンケージ基板の裏面に凹みを設けたこ
    とを特徴とする半導体装置。 2、パッケージ基板が樹脂板よりなることを特徴とする
    特許請求の範囲第1項記載の半導体装置。
JP9781183A 1983-06-03 1983-06-03 半導体装置 Pending JPS59224147A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9781183A JPS59224147A (ja) 1983-06-03 1983-06-03 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9781183A JPS59224147A (ja) 1983-06-03 1983-06-03 半導体装置

Publications (1)

Publication Number Publication Date
JPS59224147A true JPS59224147A (ja) 1984-12-17

Family

ID=14202142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9781183A Pending JPS59224147A (ja) 1983-06-03 1983-06-03 半導体装置

Country Status (1)

Country Link
JP (1) JPS59224147A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661608A (ja) * 1992-08-04 1994-03-04 Nec Kyushu Ltd 半導体装置
JPH0670270U (ja) * 1993-03-04 1994-09-30 太陽誘電株式会社 混成集積回路装置
CN111952198A (zh) * 2020-08-25 2020-11-17 济南南知信息科技有限公司 一种半导体封装及其制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661608A (ja) * 1992-08-04 1994-03-04 Nec Kyushu Ltd 半導体装置
JPH0670270U (ja) * 1993-03-04 1994-09-30 太陽誘電株式会社 混成集積回路装置
CN111952198A (zh) * 2020-08-25 2020-11-17 济南南知信息科技有限公司 一种半导体封装及其制备方法
CN111952198B (zh) * 2020-08-25 2022-09-13 嘉兴启创科技咨询有限公司 一种半导体封装及其制备方法

Similar Documents

Publication Publication Date Title
US5241133A (en) Leadless pad array chip carrier
EP1936686A3 (en) Semiconductor Device, Method for Manufacturing the same, and Method for Mounting the same
KR930020649A (ko) 리이드프레임 및 그것을 사용한 반도체집적회로장치와 그 제조방법
JPS59224147A (ja) 半導体装置
JPS59219942A (ja) チツプキヤリア
JPH08148526A (ja) 半導体装置
KR100337462B1 (ko) 에어리어 어레이 범프드 반도체 패키지 몰딩금형
JPS5559746A (en) Semiconductor device and its mounting circuit device
KR200179419Y1 (ko) 반도체패키지
JPH06132444A (ja) 半導体装置
KR20000045081A (ko) 반도체패키지 구조
JPH0451056B2 (ja)
KR200172710Y1 (ko) 칩 크기의 패키지
KR100426498B1 (ko) 반도체패키지의그구조
JPS63248155A (ja) 半導体装置
KR200248776Y1 (ko) 기판실장형반도체패키지
JPH0214558A (ja) 半導体集積回路装置
KR0119755Y1 (ko) 반도체 패키지
JPS634690A (ja) 厚膜混成集積回路基板
JPH0479260A (ja) 半導体装置
JPH0637230A (ja) 半導体装置
JPS61253840A (ja) 半導体装置
JPS61101061A (ja) 半導体装置
EP0092019A3 (en) Improved semiconductor package
KR19980039680A (ko) 접지선 및 전원선을 구비한 에어리어 어레이 범프드 반도체 패키지