JP2001203312A - リード端子及び半導体装置 - Google Patents
リード端子及び半導体装置Info
- Publication number
- JP2001203312A JP2001203312A JP2000009266A JP2000009266A JP2001203312A JP 2001203312 A JP2001203312 A JP 2001203312A JP 2000009266 A JP2000009266 A JP 2000009266A JP 2000009266 A JP2000009266 A JP 2000009266A JP 2001203312 A JP2001203312 A JP 2001203312A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- chip
- solder
- continuous
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/3701—Shape
- H01L2224/37011—Shape comprising apertures or cavities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/37124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/37147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/37155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/3716—Iron [Fe] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/3754—Coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/8434—Bonding interfaces of the connector
- H01L2224/84345—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/84801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 組み立て工程時の半田供給量のコントロール
が容易な半導体装置を提供する。 【解決手段】 半導体素子５１と、この半導体素子５１
を挟持する第１のリード端子１及び第２のリード端子３
とから構成される。第１のリード端子１は、第１の半田
流通路７ａを有する第１のチップ接続部と、第１のチッ
プ接続部に接続された第１のインナーリード３３ａと、
第１のインナーリード３３ａに連続した第１のアウター
リード３５ａとを有する。第２のリード端子３は、第２
の半田流通路７ｂを有する第２のチップ接続部と第２の
チップ接続部に接続された第２のインナーリード３３ｂ
と第２のインナーリード３３ｂに連続した第２のアウタ
ーリード３５ｂとを有する。第１の主電極５２と第１の
チップ接続部との間、第２の主電極５３と第２のチップ
接続部との間、及び第１の半田流通路７ａ及び第２の半
田流通路７ｂの内部には、半田４１が挿入されている。
が容易な半導体装置を提供する。 【解決手段】 半導体素子５１と、この半導体素子５１
を挟持する第１のリード端子１及び第２のリード端子３
とから構成される。第１のリード端子１は、第１の半田
流通路７ａを有する第１のチップ接続部と、第１のチッ
プ接続部に接続された第１のインナーリード３３ａと、
第１のインナーリード３３ａに連続した第１のアウター
リード３５ａとを有する。第２のリード端子３は、第２
の半田流通路７ｂを有する第２のチップ接続部と第２の
チップ接続部に接続された第２のインナーリード３３ｂ
と第２のインナーリード３３ｂに連続した第２のアウタ
ーリード３５ｂとを有する。第１の主電極５２と第１の
チップ接続部との間、第２の主電極５３と第２のチップ
接続部との間、及び第１の半田流通路７ａ及び第２の半
田流通路７ｂの内部には、半田４１が挿入されている。
Description
【０００１】
【発明の属する技術分野】本発明は、リード端子及びこ
のリード端子を用いた半導体装置に関する。
のリード端子を用いた半導体装置に関する。
【０００２】
【従来の技術】２つのリード端子の間に半導体素子を挟
持した半導体装置として、図５に示すようなパッケージ
構造が知られている。この種の従来の半導体装置は、第
１のリード端子１０１及び第２のリード端子１０３に凸
部１２１及び１２３が設けられており、この凸部１２１
及び１２３によって挟持する形で、半導体素子１３１を
半田１３３により接合している。このように凸部１２１
及び１２３を形成すれば、凸部１２１及び１２３の側面
にも半田１３３が付着するため、リード端子１０１及び
１０３と半導体素子１３１との間に供給出来る半田量を
増やすことができ、半田による接着強度を増大すること
ができる。
持した半導体装置として、図５に示すようなパッケージ
構造が知られている。この種の従来の半導体装置は、第
１のリード端子１０１及び第２のリード端子１０３に凸
部１２１及び１２３が設けられており、この凸部１２１
及び１２３によって挟持する形で、半導体素子１３１を
半田１３３により接合している。このように凸部１２１
及び１２３を形成すれば、凸部１２１及び１２３の側面
にも半田１３３が付着するため、リード端子１０１及び
１０３と半導体素子１３１との間に供給出来る半田量を
増やすことができ、半田による接着強度を増大すること
ができる。
【０００３】
【発明が解決しようとする課題】ところで、上述のよう
にリード端子１０１及び１０３の先端部分に凸部１２１
及び１２３を形成した半導体装置では、パッケージの組
み立て工程（アセンブル工程）時に於いて供給する半田
量が最適な場合には半田接続強度を十分に高めることが
できる。しかしながら、供給する半田量が多すぎると半
導体素子１３１の側面に半田１３３が付着したり、余分
な半田１３３が飛散して半導体素子やその周辺に粒状に
付着することがある。このため、半導体装置内部で電気
的短絡が発生したり、特性低下や生産工程に不具合をも
たらす恐れがある。
にリード端子１０１及び１０３の先端部分に凸部１２１
及び１２３を形成した半導体装置では、パッケージの組
み立て工程（アセンブル工程）時に於いて供給する半田
量が最適な場合には半田接続強度を十分に高めることが
できる。しかしながら、供給する半田量が多すぎると半
導体素子１３１の側面に半田１３３が付着したり、余分
な半田１３３が飛散して半導体素子やその周辺に粒状に
付着することがある。このため、半導体装置内部で電気
的短絡が発生したり、特性低下や生産工程に不具合をも
たらす恐れがある。
【０００４】一方、アセンブル工程に於ける半田の供給
量が少ないと、半田付けによる接着強度を十分に得るこ
とができない。また、半田の供給量が少ないと電気的な
接触抵抗が大きくなり、半導体装置の導通抵抗（オン抵
抗）が増大し、高効率の動作が出来ないという問題が発
生する。
量が少ないと、半田付けによる接着強度を十分に得るこ
とができない。また、半田の供給量が少ないと電気的な
接触抵抗が大きくなり、半導体装置の導通抵抗（オン抵
抗）が増大し、高効率の動作が出来ないという問題が発
生する。
【０００５】このため、機械的な接着強度が十分に強
く、しかも電気的特性の良好なパッケージ構造を有した
半導体装置を得るためには、アセンブル工程に於ける半
田供給量のコントロールが非常に難しいという問題があ
った。
く、しかも電気的特性の良好なパッケージ構造を有した
半導体装置を得るためには、アセンブル工程に於ける半
田供給量のコントロールが非常に難しいという問題があ
った。
【０００６】本発明は、上記に鑑みてなされたもので、
その目的は、半田付けを行う際の半田供給量のコントロ
ールが容易なリード端子を提供することである。
その目的は、半田付けを行う際の半田供給量のコントロ
ールが容易なリード端子を提供することである。
【０００７】また、本発明の他の目的は、半導体素子を
リード端子に接合する際の半田供給量のコントロールが
容易な半導体装置を提供することである。
リード端子に接合する際の半田供給量のコントロールが
容易な半導体装置を提供することである。
【０００８】本発明の更に他の目的は、アセンブル工程
に於ける半田の供給量を比較的多くすることにより、電
気的な接触抵抗が低く、機械的な接着強度の高い半導体
装置を提供することである。
に於ける半田の供給量を比較的多くすることにより、電
気的な接触抵抗が低く、機械的な接着強度の高い半導体
装置を提供することである。
【０００９】本発明の更に他の目的は、オン抵抗（導通
抵抗）が低く、高効率で、しかも信頼性の高い半導体装
置を提供することである。
抵抗）が低く、高効率で、しかも信頼性の高い半導体装
置を提供することである。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の特徴は、半導体チップの第１の主表
面の全面に形成された第１の主電極、及び第２の主表面
の全面に形成された第２の主電極とを有する半導体素子
を搭載するパッケージに用いられるリード端子に関す
る。即ち、本発明の第１の特徴に係るリード端子は、第
１の主電極に対して、半田付けを行なう第１の幅広部分
の周辺部近傍において、チップ接続面からその裏面側へ
至る半田流通路を有するチップ接続部と、チップ接続部
に接続されたインナーリードと、インナーリードに連続
したアウターリードとを有する。ここで、「半導体素
子」としては、電力用ダイオード、電力用バイポーラト
ランジスタ（パワーＢＪＴ）、パワーＭＯＳＦＥＴ、絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、電力
用静電誘導トランジスタ（パワーＳＩＴ）、静電誘導サ
イリスタ（ＳＩサイリスタ）やＧＴＯサイリスタ等の半
導体装置が好適である。従って、「第１の主電極」と
は、電力用ダイオード、ＳＩサイリスタやＧＴＯサイリ
スタにおいては、アノード電極又はカソード電極のいず
れか一方、パワーＢＪＴやＩＧＢＴにおいてはエミッタ
電極又はコレクタ電極のいずれか一方、パワーＭＯＳＦ
ＥＴやパワーＳＩＴにおいてはソース電極又はドレイン
電極のいずれか一方を意味する。一方、「第２の主電
極」とは、電力用ダイオード、ＳＩサイリスタやＧＴＯ
サイリスタにおいては、上記第１の主電極とはならない
アノード電極又はカソード電極のいずれか一方、パワー
ＢＪＴやＩＧＢＴにおいては上記第１の主電極とはなら
ないエミッタ電極又はコレクタ電極のいずれか一方、パ
ワーＭＯＳＦＥＴやパワーＳＩＴにおいては上記第１の
主電極とはならないソース電極又はドレイン電極のいず
れか一方を意味する。即ち、電力用ダイオード、ＳＩサ
イリスタやＧＴＯサイリスタにおいては、第１の主電極
がアノード電極であれば、第２の主電極はカソード電極
であり、パワーＢＪＴやＩＧＢＴにおいては、第１の主
電極がエミッタ電極であれば、第２の主電極はコレクタ
電極であり、パワーＭＯＳＦＥＴやパワーＳＩＴにおい
ては第１の主電極がソース電極であれば、第２の主電極
はドレイン電極である。
め、本発明の第１の特徴は、半導体チップの第１の主表
面の全面に形成された第１の主電極、及び第２の主表面
の全面に形成された第２の主電極とを有する半導体素子
を搭載するパッケージに用いられるリード端子に関す
る。即ち、本発明の第１の特徴に係るリード端子は、第
１の主電極に対して、半田付けを行なう第１の幅広部分
の周辺部近傍において、チップ接続面からその裏面側へ
至る半田流通路を有するチップ接続部と、チップ接続部
に接続されたインナーリードと、インナーリードに連続
したアウターリードとを有する。ここで、「半導体素
子」としては、電力用ダイオード、電力用バイポーラト
ランジスタ（パワーＢＪＴ）、パワーＭＯＳＦＥＴ、絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、電力
用静電誘導トランジスタ（パワーＳＩＴ）、静電誘導サ
イリスタ（ＳＩサイリスタ）やＧＴＯサイリスタ等の半
導体装置が好適である。従って、「第１の主電極」と
は、電力用ダイオード、ＳＩサイリスタやＧＴＯサイリ
スタにおいては、アノード電極又はカソード電極のいず
れか一方、パワーＢＪＴやＩＧＢＴにおいてはエミッタ
電極又はコレクタ電極のいずれか一方、パワーＭＯＳＦ
ＥＴやパワーＳＩＴにおいてはソース電極又はドレイン
電極のいずれか一方を意味する。一方、「第２の主電
極」とは、電力用ダイオード、ＳＩサイリスタやＧＴＯ
サイリスタにおいては、上記第１の主電極とはならない
アノード電極又はカソード電極のいずれか一方、パワー
ＢＪＴやＩＧＢＴにおいては上記第１の主電極とはなら
ないエミッタ電極又はコレクタ電極のいずれか一方、パ
ワーＭＯＳＦＥＴやパワーＳＩＴにおいては上記第１の
主電極とはならないソース電極又はドレイン電極のいず
れか一方を意味する。即ち、電力用ダイオード、ＳＩサ
イリスタやＧＴＯサイリスタにおいては、第１の主電極
がアノード電極であれば、第２の主電極はカソード電極
であり、パワーＢＪＴやＩＧＢＴにおいては、第１の主
電極がエミッタ電極であれば、第２の主電極はコレクタ
電極であり、パワーＭＯＳＦＥＴやパワーＳＩＴにおい
ては第１の主電極がソース電極であれば、第２の主電極
はドレイン電極である。
【００１１】本発明の第１の特徴に係るリード端子によ
れば、リード端子に設けられた半田流通路が、アセンブ
ル工程に於ける余分な半田を、半田付けされる第１の幅
広部分の表面から裏面側へ逃がすことができる。このた
め、アセンブル工程に於ける半田の量を多めにしても、
半導体素子の側面に半田が付着したり、余分な半田が飛
散して半導体素子やその周辺に粒状に付着する不良が防
止出来る。この結果、半導体装置内部で電気的短絡の発
生が回避され、特性低下や生産工程に不具合をもたらす
欠陥の発生を防止出来る。また、余分な半田を第１の幅
広部分の裏面側へ逃がすことができるので、アセンブル
工程に於ける半田供給量のコントロールが容易になる。
れば、リード端子に設けられた半田流通路が、アセンブ
ル工程に於ける余分な半田を、半田付けされる第１の幅
広部分の表面から裏面側へ逃がすことができる。このた
め、アセンブル工程に於ける半田の量を多めにしても、
半導体素子の側面に半田が付着したり、余分な半田が飛
散して半導体素子やその周辺に粒状に付着する不良が防
止出来る。この結果、半導体装置内部で電気的短絡の発
生が回避され、特性低下や生産工程に不具合をもたらす
欠陥の発生を防止出来る。また、余分な半田を第１の幅
広部分の裏面側へ逃がすことができるので、アセンブル
工程に於ける半田供給量のコントロールが容易になる。
【００１２】本発明の第１の特徴に係るリード端子にお
いて、半田流通路は、例えば、チップ接続部の周辺部近
傍に設けられた貫通クラックで構成することが可能であ
る。半田流通路として貫通クラックを利用することで、
貫通クラックの微細な孔が、半田を毛細管現象により吸
い出し、余分な半田を第１の幅広部分の表面から裏面側
へ、効果的に逃がすことができる。
いて、半田流通路は、例えば、チップ接続部の周辺部近
傍に設けられた貫通クラックで構成することが可能であ
る。半田流通路として貫通クラックを利用することで、
貫通クラックの微細な孔が、半田を毛細管現象により吸
い出し、余分な半田を第１の幅広部分の表面から裏面側
へ、効果的に逃がすことができる。
【００１３】また、本発明の第１の特徴に係るリード端
子において、チップ接続部のチップ接続面の中央部に
は、凸部を設け、対応する裏面側には凹部を設けるよう
にしても良い。半田付けが行われる面を突出させること
で、リード端子と半田との接触面積を多くとることがで
きるため、半田付けされる部材との接合強度を上げるこ
とができると共に、その裏面側の凹部に、余分な半田を
溜めて、更に他へ流れ出すのを防止することができるの
である。この場合、半田流通路は、凸部の周辺部に設け
ることが可能である。
子において、チップ接続部のチップ接続面の中央部に
は、凸部を設け、対応する裏面側には凹部を設けるよう
にしても良い。半田付けが行われる面を突出させること
で、リード端子と半田との接触面積を多くとることがで
きるため、半田付けされる部材との接合強度を上げるこ
とができると共に、その裏面側の凹部に、余分な半田を
溜めて、更に他へ流れ出すのを防止することができるの
である。この場合、半田流通路は、凸部の周辺部に設け
ることが可能である。
【００１４】更に、本発明の第１の特徴に係るリード端
子において、チップ接続部は、第１の幅広部分と、この
第１の幅広部分に連続した幅狭部分と、この幅狭部分に
連続した第２の幅広部分とからなり、第２の幅広部分に
おいて、インナーリードと半田により接続するようにし
ても良い。或いは、チップ接続部、インナーリード、及
びアウターリードは連続した一体で形成しても良い。一
体で形成する場合は、チップ接続部は、第１の幅広部分
と、第１の幅広部分に連続した第１の幅狭部分とからな
り、インナーリードは、第１の幅狭部分に連続した羽状
部分と、羽状部分に連続した第２の幅狭部分とからな
り、アウターリードは、第２の幅狭部分に連続した第３
の幅狭部分と、第３の幅狭部分に連続した第２の幅広部
分とからなるように構成することが可能である。
子において、チップ接続部は、第１の幅広部分と、この
第１の幅広部分に連続した幅狭部分と、この幅狭部分に
連続した第２の幅広部分とからなり、第２の幅広部分に
おいて、インナーリードと半田により接続するようにし
ても良い。或いは、チップ接続部、インナーリード、及
びアウターリードは連続した一体で形成しても良い。一
体で形成する場合は、チップ接続部は、第１の幅広部分
と、第１の幅広部分に連続した第１の幅狭部分とからな
り、インナーリードは、第１の幅狭部分に連続した羽状
部分と、羽状部分に連続した第２の幅狭部分とからな
り、アウターリードは、第２の幅狭部分に連続した第３
の幅狭部分と、第３の幅狭部分に連続した第２の幅広部
分とからなるように構成することが可能である。
【００１５】本発明の第２の特徴は、半導体素子と、こ
の半導体素子を挟持する第１及び第２のリード端子とか
ら構成される半導体装置に関する。即ち、本発明の第２
の特徴に係る半導体装置において、第１のリード端子１
は、第１のチップ接続部と、第１のチップ接続部に接続
された第１のインナーリードと、第１のインナーリード
に連続した第１のアウターリードとを有する。第２のリ
ード端子は、半田流通路を有する第２のチップ接続部と
第２のチップ接続部に接続された第２のインナーリード
と第２のインナーリードに連続した第２のアウターリー
ドとを有する。第１の主電極と第１のチップ接続部との
間、第２の主電極と第２のチップ接続部との間、及び半
田流通路の内部には、半田が挿入されている。ここで、
「半導体素子」としては、電力用ダイオード、パワーＢ
ＪＴ、パワーＭＯＳＦＥＴ、ＩＧＢＴ、パワーＳＩＴ、
ＳＩサイリスタやＧＴＯサイリスタ等の半導体装置が好
適である。従って、「第１の主電極」とは、電力用ダイ
オード、ＳＩサイリスタやＧＴＯサイリスタにおいて
は、アノード電極又はカソード電極のいずれか一方、パ
ワーＢＪＴやＩＧＢＴにおいてはエミッタ電極又はコレ
クタ電極のいずれか一方、パワーＭＯＳＦＥＴやパワー
ＳＩＴにおいてはソース電極又はドレイン電極のいずれ
か一方を意味する。一方、「第２の主電極」とは、電力
用ダイオード、ＳＩサイリスタやＧＴＯサイリスタにお
いては、上記第１の主電極とはならないアノード電極又
はカソード電極のいずれか一方、パワーＢＪＴやＩＧＢ
Ｔにおいては上記第１の主電極とはならないエミッタ電
極又はコレクタ電極のいずれか一方、パワーＭＯＳＦＥ
ＴやパワーＳＩＴにおいては上記第１の主電極とはなら
ないソース電極又はドレイン電極のいずれか一方を意味
する。いずれを第１の主電極、いずれを第２の主電極と
呼ぶかは、単なる定義上の選択の問題であり、設計仕様
に応じて任意に選択可能である。
の半導体素子を挟持する第１及び第２のリード端子とか
ら構成される半導体装置に関する。即ち、本発明の第２
の特徴に係る半導体装置において、第１のリード端子１
は、第１のチップ接続部と、第１のチップ接続部に接続
された第１のインナーリードと、第１のインナーリード
に連続した第１のアウターリードとを有する。第２のリ
ード端子は、半田流通路を有する第２のチップ接続部と
第２のチップ接続部に接続された第２のインナーリード
と第２のインナーリードに連続した第２のアウターリー
ドとを有する。第１の主電極と第１のチップ接続部との
間、第２の主電極と第２のチップ接続部との間、及び半
田流通路の内部には、半田が挿入されている。ここで、
「半導体素子」としては、電力用ダイオード、パワーＢ
ＪＴ、パワーＭＯＳＦＥＴ、ＩＧＢＴ、パワーＳＩＴ、
ＳＩサイリスタやＧＴＯサイリスタ等の半導体装置が好
適である。従って、「第１の主電極」とは、電力用ダイ
オード、ＳＩサイリスタやＧＴＯサイリスタにおいて
は、アノード電極又はカソード電極のいずれか一方、パ
ワーＢＪＴやＩＧＢＴにおいてはエミッタ電極又はコレ
クタ電極のいずれか一方、パワーＭＯＳＦＥＴやパワー
ＳＩＴにおいてはソース電極又はドレイン電極のいずれ
か一方を意味する。一方、「第２の主電極」とは、電力
用ダイオード、ＳＩサイリスタやＧＴＯサイリスタにお
いては、上記第１の主電極とはならないアノード電極又
はカソード電極のいずれか一方、パワーＢＪＴやＩＧＢ
Ｔにおいては上記第１の主電極とはならないエミッタ電
極又はコレクタ電極のいずれか一方、パワーＭＯＳＦＥ
ＴやパワーＳＩＴにおいては上記第１の主電極とはなら
ないソース電極又はドレイン電極のいずれか一方を意味
する。いずれを第１の主電極、いずれを第２の主電極と
呼ぶかは、単なる定義上の選択の問題であり、設計仕様
に応じて任意に選択可能である。
【００１６】本発明の第２の特徴に係る半導体装置によ
れば、半田流通路が、半導体素子接合時の余分な半田を
第２のチップ接続部の接合面（表面）側から反対側へ逃
がすことができる。このため、パッケージ組み立て工程
時において、半田の量を多めにしても、半導体素子の側
面に半田が付着したり、余分な半田が飛散して半導体素
子やその周辺に粒状に付着する不良が防止出来る。この
結果、半導体装置内部で電気的短絡の発生が回避され、
特性低下や生産工程に不具合をもたらす欠陥の発生を防
止出来る。また、余分な半田を第２のチップ接続部の接
合面側から反対側へ逃がすことができるので、パッケー
ジの組み立て工程時に於ける半田供給量のコントロール
が容易になる。
れば、半田流通路が、半導体素子接合時の余分な半田を
第２のチップ接続部の接合面（表面）側から反対側へ逃
がすことができる。このため、パッケージ組み立て工程
時において、半田の量を多めにしても、半導体素子の側
面に半田が付着したり、余分な半田が飛散して半導体素
子やその周辺に粒状に付着する不良が防止出来る。この
結果、半導体装置内部で電気的短絡の発生が回避され、
特性低下や生産工程に不具合をもたらす欠陥の発生を防
止出来る。また、余分な半田を第２のチップ接続部の接
合面側から反対側へ逃がすことができるので、パッケー
ジの組み立て工程時に於ける半田供給量のコントロール
が容易になる。
【００１７】本発明の第２の特徴に係る半導体装置にお
いて、半田流通路は、それぞれ第２のチップ接続部の周
辺部近傍に設けられた貫通クラックで構成することが可
能である。半田流通路として、それぞれ貫通クラックを
利用することで、貫通クラックの微細な孔が、半田を毛
細管現象により吸い出し、余分な半田を、第２のチップ
接続部の接合面側から反対側へ、効果的に逃がすことが
できる。
いて、半田流通路は、それぞれ第２のチップ接続部の周
辺部近傍に設けられた貫通クラックで構成することが可
能である。半田流通路として、それぞれ貫通クラックを
利用することで、貫通クラックの微細な孔が、半田を毛
細管現象により吸い出し、余分な半田を、第２のチップ
接続部の接合面側から反対側へ、効果的に逃がすことが
できる。
【００１８】更に、本発明の第２の特徴に係る半導体装
置において、第２のチップ接続部のチップ接続面の中央
部には、それぞれ凸部が設けられ、対応する裏面側には
それぞれ凹部を設けるようにしても良い。半田付けが行
われる面を突出させることで、第２のチップ接続部と半
田との接触面積を多くとることができるため、半田付け
される部材との接合強度を上げることができると共に、
第２のチップ接続部の裏面側の凹部に、余分な半田を溜
めて、更に他へ流れ出すのを防止することができるので
ある。この場合、第２のチップ接続部に設ける半田流通
路は、凸部の周辺部に設けることが可能である。
置において、第２のチップ接続部のチップ接続面の中央
部には、それぞれ凸部が設けられ、対応する裏面側には
それぞれ凹部を設けるようにしても良い。半田付けが行
われる面を突出させることで、第２のチップ接続部と半
田との接触面積を多くとることができるため、半田付け
される部材との接合強度を上げることができると共に、
第２のチップ接続部の裏面側の凹部に、余分な半田を溜
めて、更に他へ流れ出すのを防止することができるので
ある。この場合、第２のチップ接続部に設ける半田流通
路は、凸部の周辺部に設けることが可能である。
【００１９】更に、本発明の第２の特徴に係る半導体装
置において、第２のチップ接続部は、第１の幅広部分
と、第１の幅広部分に連続した幅狭部分と、幅狭部分に
連続した第２の幅広部分とからなり、第２の幅広部分に
おいて、第２のインナーリードと半田により接続するよ
うにしても良い。或いは、第１のチップ接続部、第１の
インナーリード、及び第１のアウターリードは連続した
一体で形成しても良い。一体で形成する場合は、第１の
チップ接続部は、第１の幅広部分と、第１の幅広部分に
連続した第１の幅狭部分とからなり、第１のインナーリ
ードは、第１の幅狭部分に連続した羽状部分と、羽状部
分に連続した第２の幅狭部分とからなり、第１のアウタ
ーリードは、第２の幅狭部分に連続した第３の幅狭部分
と、第３の幅狭部分に連続した第２の幅広部分とからな
るように構成することが可能である。
置において、第２のチップ接続部は、第１の幅広部分
と、第１の幅広部分に連続した幅狭部分と、幅狭部分に
連続した第２の幅広部分とからなり、第２の幅広部分に
おいて、第２のインナーリードと半田により接続するよ
うにしても良い。或いは、第１のチップ接続部、第１の
インナーリード、及び第１のアウターリードは連続した
一体で形成しても良い。一体で形成する場合は、第１の
チップ接続部は、第１の幅広部分と、第１の幅広部分に
連続した第１の幅狭部分とからなり、第１のインナーリ
ードは、第１の幅狭部分に連続した羽状部分と、羽状部
分に連続した第２の幅狭部分とからなり、第１のアウタ
ーリードは、第２の幅狭部分に連続した第３の幅狭部分
と、第３の幅狭部分に連続した第２の幅広部分とからな
るように構成することが可能である。
【００２０】更に、本発明の第２の特徴に係る半導体装
置において、第１のリード端子の第１のチップ接続部に
半田流通路（ここでは、「第１の半田流通路」と定義す
る。）を設けてもかまわない。即ち、第２のリード端子
の第２のチップ接続部に設けられた「第２の半田流通
路」との２つの半田流通路を有する構成にすれば、第１
及び第２の半田流通路より、上下対称で、効果的に半田
を毛細管現象により吸い出すことが可能となる。このた
め、余分な半田を第１及び第２のチップ接続部の接合面
側から反対側へ、均一且つ効果的にそれぞれ逃がすこと
ができる。
置において、第１のリード端子の第１のチップ接続部に
半田流通路（ここでは、「第１の半田流通路」と定義す
る。）を設けてもかまわない。即ち、第２のリード端子
の第２のチップ接続部に設けられた「第２の半田流通
路」との２つの半田流通路を有する構成にすれば、第１
及び第２の半田流通路より、上下対称で、効果的に半田
を毛細管現象により吸い出すことが可能となる。このた
め、余分な半田を第１及び第２のチップ接続部の接合面
側から反対側へ、均一且つ効果的にそれぞれ逃がすこと
ができる。
【００２１】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。但し、図面は模式的なものであり、各部材の寸法の
関係や比率は現実のものとは異なることに留意すべきで
ある。従って、具体的な各部材の寸法は以下の説明を参
酌して判断すべきものである。また、図面相互間におい
ても互いの寸法の関係や比率が異なる部分が含まれてい
ることは勿論である。
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。但し、図面は模式的なものであり、各部材の寸法の
関係や比率は現実のものとは異なることに留意すべきで
ある。従って、具体的な各部材の寸法は以下の説明を参
酌して判断すべきものである。また、図面相互間におい
ても互いの寸法の関係や比率が異なる部分が含まれてい
ることは勿論である。
【００２２】（第１の実施の形態）図１に示すように、
本発明の第１の実施の形態に係る半導体装置（電力用ダ
イオード）は、半導体素子５１を第１のリード端子１と
第２のリード端子３で挟持している。半導体素子として
のダイオードチップ５１は、半導体チップの第１の主表
面の全面に形成された第１の主電極（アノード電極）５
２及び第２の主表面の全面に形成された第２の主電極
（カソード電極）５３とを有するｐｎ接合形のダイオー
ドチップである。
本発明の第１の実施の形態に係る半導体装置（電力用ダ
イオード）は、半導体素子５１を第１のリード端子１と
第２のリード端子３で挟持している。半導体素子として
のダイオードチップ５１は、半導体チップの第１の主表
面の全面に形成された第１の主電極（アノード電極）５
２及び第２の主表面の全面に形成された第２の主電極
（カソード電極）５３とを有するｐｎ接合形のダイオー
ドチップである。
【００２３】第１のリード端子１は、第１の半田流通路
７ａを有する第１のチップ接続部３２ａと、第１のチッ
プ接続部３２ａに接続された第１のインナーリード３３
ａと、第１のインナーリード３３ａに連続した第１のア
ウターリード３５ａとを有する。第２のリード端子３
は、第２の半田流通路７ｂを有する第２のチップ接続部
３２ｂと第２のチップ接続部３２ｂに接続された第２の
インナーリード３３ｂと第２のインナーリード３３ｂに
連続した第２のアウターリード３５ｂとを有する。第１
の主電極５２と第１のチップ接続部３２ａとの間、第２
の主電極５３と第２のチップ接続部３２ｂとの間、及び
第１の半田流通路７ａ及び第２の半田流通路７ｂの内部
には、半田４１が挿入されている。 そして、半導体素
子５１、第１のチップ接続部３２ａ、第１のインナーリ
ード３３ａ、第２のチップ接続部３２ｂ、及び第２のイ
ンナーリード３３ｂは、周知のトランスファモールド方
法によって樹脂封止体５５により封止されている。
７ａを有する第１のチップ接続部３２ａと、第１のチッ
プ接続部３２ａに接続された第１のインナーリード３３
ａと、第１のインナーリード３３ａに連続した第１のア
ウターリード３５ａとを有する。第２のリード端子３
は、第２の半田流通路７ｂを有する第２のチップ接続部
３２ｂと第２のチップ接続部３２ｂに接続された第２の
インナーリード３３ｂと第２のインナーリード３３ｂに
連続した第２のアウターリード３５ｂとを有する。第１
の主電極５２と第１のチップ接続部３２ａとの間、第２
の主電極５３と第２のチップ接続部３２ｂとの間、及び
第１の半田流通路７ａ及び第２の半田流通路７ｂの内部
には、半田４１が挿入されている。 そして、半導体素
子５１、第１のチップ接続部３２ａ、第１のインナーリ
ード３３ａ、第２のチップ接続部３２ｂ、及び第２のイ
ンナーリード３３ｂは、周知のトランスファモールド方
法によって樹脂封止体５５により封止されている。
【００２４】第１のリード端子１と第２のリード端子３
は、いずれも打ち抜き成形やエッチング等で所定の形状
にパターニングされたされた金属板材、例えばアルミニ
ウム（Ａｌ）、銅（Ｃｕ）、Ｃｕ−Ｆｅ，Ｃｕ−Ｃｒ，
Ｃｕ−Ｎｉ−Ｓｉ，Ｃｕ−Ｓｎ等の銅合金、Ｎｉ−Ｆ
ｅ、Ｆｅ−Ｎｉ−Ｃｏ等のニッケル・鉄合金、或いは銅
とステンレスの複合材料等を用いることが可能である。
さらに、これらの金属にニッケル（Ｎｉ）メッキや金
（Ａｕ）メッキ等を施したものなどから構成しても良
い。
は、いずれも打ち抜き成形やエッチング等で所定の形状
にパターニングされたされた金属板材、例えばアルミニ
ウム（Ａｌ）、銅（Ｃｕ）、Ｃｕ−Ｆｅ，Ｃｕ−Ｃｒ，
Ｃｕ−Ｎｉ−Ｓｉ，Ｃｕ−Ｓｎ等の銅合金、Ｎｉ−Ｆ
ｅ、Ｆｅ−Ｎｉ−Ｃｏ等のニッケル・鉄合金、或いは銅
とステンレスの複合材料等を用いることが可能である。
さらに、これらの金属にニッケル（Ｎｉ）メッキや金
（Ａｕ）メッキ等を施したものなどから構成しても良
い。
【００２５】本発明の第１の実施の形態に係る半導体装
置に用いる第１のリード端子１と第２のリード端子３
は、組み立て工程開始時においては、図２（ａ）及び
（ｂ）に示すように、共に同じ形状をなしている。即
ち、第１のリード端子１と第２のリード端子３のいずれ
も、チップ接続部３２ａ，３２ｂ、インナーリード３３
ａ，３３ｂ、及びアウターリード３５ａ，３５ｂとが連
続した一体で形成されている。詳細には、図２（ａ）に
示すように、第１のチップ接続部３２ａは、第１の幅広
部分１１ａと、第１の幅広部分１１ａに連続した第１の
幅狭部分２０ａからなる。第１のインナーリード３３ａ
は、第１の幅狭部分２０ａに連続した羽状部分１５ａ
と、羽状部分１５ａに連続した第２の幅狭部分２１ａと
からなる。そして、第１のアウターリード３５ａは、第
２の幅狭部分２１ａに連続した第３の幅狭部分２３ａ
と、第３の幅狭部分２３ａに連続した第２の幅広部分２
５ａとからなる。一方、図２（ｂ）に示すように、第２
のチップ接続部３２ｂは、第１の幅広部分１１ｂと、第
１の幅広部分１１ｂに連続した第１の幅狭部分２０ｂか
らなる。第２のインナーリード３３ｂは、第１の幅狭部
分２０ｂに連続した羽状部分１５ｂと、羽状部分１５ｂ
に連続した第２の幅狭部分２１ｂとからなる。そして、
第２のアウターリード３５ｂは、第２の幅狭部分２１ｂ
に連続した第３の幅狭部分２３ｂと、第３の幅狭部分２
３ｂに連続した第２の幅広部分２５ｂとからなる。
置に用いる第１のリード端子１と第２のリード端子３
は、組み立て工程開始時においては、図２（ａ）及び
（ｂ）に示すように、共に同じ形状をなしている。即
ち、第１のリード端子１と第２のリード端子３のいずれ
も、チップ接続部３２ａ，３２ｂ、インナーリード３３
ａ，３３ｂ、及びアウターリード３５ａ，３５ｂとが連
続した一体で形成されている。詳細には、図２（ａ）に
示すように、第１のチップ接続部３２ａは、第１の幅広
部分１１ａと、第１の幅広部分１１ａに連続した第１の
幅狭部分２０ａからなる。第１のインナーリード３３ａ
は、第１の幅狭部分２０ａに連続した羽状部分１５ａ
と、羽状部分１５ａに連続した第２の幅狭部分２１ａと
からなる。そして、第１のアウターリード３５ａは、第
２の幅狭部分２１ａに連続した第３の幅狭部分２３ａ
と、第３の幅狭部分２３ａに連続した第２の幅広部分２
５ａとからなる。一方、図２（ｂ）に示すように、第２
のチップ接続部３２ｂは、第１の幅広部分１１ｂと、第
１の幅広部分１１ｂに連続した第１の幅狭部分２０ｂか
らなる。第２のインナーリード３３ｂは、第１の幅狭部
分２０ｂに連続した羽状部分１５ｂと、羽状部分１５ｂ
に連続した第２の幅狭部分２１ｂとからなる。そして、
第２のアウターリード３５ｂは、第２の幅狭部分２１ｂ
に連続した第３の幅狭部分２３ｂと、第３の幅狭部分２
３ｂに連続した第２の幅広部分２５ｂとからなる。
【００２６】そして、組み立て工程完了時においては、
第１のリード端子１は、図１に示すように、樹脂封止体
５５の内部に配置される第１のインナーリード３３ａ、
樹脂封止体５５の左側面から導出され、左側面に沿って
底面に導かれ、樹脂封止体５５の底面の下方に折り曲げ
られた第１のアウターリード３５ａとから構成されてい
る。一方、第２のリード端子３は、樹脂封止体５５の内
部に配置される第２のインナーリード３３ｂ、樹脂封止
体５５の右側面から導出され、右側面に沿って底面に導
かれ、樹脂封止体５５の底面の下方に折り曲げられた第
２のアウターリード３５ｂとから構成されている。第１
及び第２のチップ接続部３２ａ，３２ｂの第１の幅広部
分１１ａ，１１ｂは、ダイオードチップ５１の第１及び
第２の主電極５２，５３が半田４１により接合される領
域として機能する。このため、図１に示すように、第１
の幅広部分１１ａ，１１ｂの中央部には、半田付けされ
る面が第１及び第２の主電極５２，５３側へ、それぞれ
突出した凸部１３ａ，１３ｂが形成され、対応する裏面
側には凹部４３が形成されている。一方、図１に示すよ
うに、第１のアウターリード３５ａ及び第２のアウター
リード３５ｂの端部である第２の幅広部分２５ａ，２５
ｂは、樹脂封止体５５の底面に配置されており、電力用
ダイオードをプリント基板の電極などに半田付けするた
めの半田付け用電極として機能する。
第１のリード端子１は、図１に示すように、樹脂封止体
５５の内部に配置される第１のインナーリード３３ａ、
樹脂封止体５５の左側面から導出され、左側面に沿って
底面に導かれ、樹脂封止体５５の底面の下方に折り曲げ
られた第１のアウターリード３５ａとから構成されてい
る。一方、第２のリード端子３は、樹脂封止体５５の内
部に配置される第２のインナーリード３３ｂ、樹脂封止
体５５の右側面から導出され、右側面に沿って底面に導
かれ、樹脂封止体５５の底面の下方に折り曲げられた第
２のアウターリード３５ｂとから構成されている。第１
及び第２のチップ接続部３２ａ，３２ｂの第１の幅広部
分１１ａ，１１ｂは、ダイオードチップ５１の第１及び
第２の主電極５２，５３が半田４１により接合される領
域として機能する。このため、図１に示すように、第１
の幅広部分１１ａ，１１ｂの中央部には、半田付けされ
る面が第１及び第２の主電極５２，５３側へ、それぞれ
突出した凸部１３ａ，１３ｂが形成され、対応する裏面
側には凹部４３が形成されている。一方、図１に示すよ
うに、第１のアウターリード３５ａ及び第２のアウター
リード３５ｂの端部である第２の幅広部分２５ａ，２５
ｂは、樹脂封止体５５の底面に配置されており、電力用
ダイオードをプリント基板の電極などに半田付けするた
めの半田付け用電極として機能する。
【００２７】第２の幅狭部分２１ａ，２１ｂは、第１の
インナーリード３３ａ及び第２のインナーリード３３ｂ
に対して折り曲げ加工が良好に行えるように、第１の幅
広部分１１ａ，１１ｂよりも幅の狭い帯状部分として形
成されている。この第２の幅狭部分２１ａ，２１ｂに設
けられている羽状部分１５ａ，１５ｂは、第１のインナ
ーリード３３ａ及び第２のインナーリード３３ｂの樹脂
封止体５５に対する接合力を向上する係止部として機能
する。第１のアウターリード３５ａ及び第２のアウター
リード３５ｂを構成する第３の幅狭部分２３ａ，２３ｂ
は、樹脂封止体５５の側面から垂直方向に導出された
後、樹脂封止体５５の側面に沿うように直角に折り曲げ
られ、更に、樹脂封止体５５の底面に沿うように直角に
折り曲げられている。
インナーリード３３ａ及び第２のインナーリード３３ｂ
に対して折り曲げ加工が良好に行えるように、第１の幅
広部分１１ａ，１１ｂよりも幅の狭い帯状部分として形
成されている。この第２の幅狭部分２１ａ，２１ｂに設
けられている羽状部分１５ａ，１５ｂは、第１のインナ
ーリード３３ａ及び第２のインナーリード３３ｂの樹脂
封止体５５に対する接合力を向上する係止部として機能
する。第１のアウターリード３５ａ及び第２のアウター
リード３５ｂを構成する第３の幅狭部分２３ａ，２３ｂ
は、樹脂封止体５５の側面から垂直方向に導出された
後、樹脂封止体５５の側面に沿うように直角に折り曲げ
られ、更に、樹脂封止体５５の底面に沿うように直角に
折り曲げられている。
【００２８】第１及び第２のチップ接続部３２ａ，３２
ｂの第１の幅広部分１１ａ，１１ｂの接合面（表面）に
設けられた凸部１３ａ，１３ｂは、対応する第１の幅広
部分１１ａ，１１ｂの裏面の中央領域に凹部４３を設け
ることによって相対的に形成されたものである。即ち、
第１の幅広部分１１ａ，１１ｂの中央領域を一方の主面
（裏面）側から、他方の主面（表面）側へ押圧すること
によって、第１の幅広部分１１ａ，１１ｂの中央領域を
部分的に他方の主面へ突出させて形成している。第１及
び第２のチップ接続部３２ａ，３２ｂにおいて、第１の
幅広部分１１ａ，１１ｂの周辺領域と凸部１３ａ，１３
ｂとの連結部分（境界部分）５ａ，５ｂは、図１に示す
ように、肉厚が部分的に薄くなっている。この連結部分
５ａ，５ｂに一方の主面側から他方の主面側へ、微細な
貫通孔が設けられ半田流通路７ａ，７ｂを構成してい
る。半田流通路７ａ，７ｂは、連結部分５ａ，５ｂを厚
み方向に横切っている。このため、半導体装置の組み立
て工程（アセンブル工程）時には、毛細管現象によりダ
イオードチップ５１を固着する半田４１の吸い上げが可
能となっている。この結果、凹部４３内側にはダイオー
ドチップ５１を固着する半田４１の一部が半田流通路７
ａ，７ｂを通じて侵入している。
ｂの第１の幅広部分１１ａ，１１ｂの接合面（表面）に
設けられた凸部１３ａ，１３ｂは、対応する第１の幅広
部分１１ａ，１１ｂの裏面の中央領域に凹部４３を設け
ることによって相対的に形成されたものである。即ち、
第１の幅広部分１１ａ，１１ｂの中央領域を一方の主面
（裏面）側から、他方の主面（表面）側へ押圧すること
によって、第１の幅広部分１１ａ，１１ｂの中央領域を
部分的に他方の主面へ突出させて形成している。第１及
び第２のチップ接続部３２ａ，３２ｂにおいて、第１の
幅広部分１１ａ，１１ｂの周辺領域と凸部１３ａ，１３
ｂとの連結部分（境界部分）５ａ，５ｂは、図１に示す
ように、肉厚が部分的に薄くなっている。この連結部分
５ａ，５ｂに一方の主面側から他方の主面側へ、微細な
貫通孔が設けられ半田流通路７ａ，７ｂを構成してい
る。半田流通路７ａ，７ｂは、連結部分５ａ，５ｂを厚
み方向に横切っている。このため、半導体装置の組み立
て工程（アセンブル工程）時には、毛細管現象によりダ
イオードチップ５１を固着する半田４１の吸い上げが可
能となっている。この結果、凹部４３内側にはダイオー
ドチップ５１を固着する半田４１の一部が半田流通路７
ａ，７ｂを通じて侵入している。
【００２９】この微細な半田流通路７ａ，７ｂは、連結
部分５ａ，５ｂの微細な貫通クラックで構成することが
できる。この微細な貫通クラックは、例えば凸部１３
ａ，１３ｂを押し出し成形する時に、その押し出し強度
を若干強めに設定することによって連結部分５ａ，５ｂ
に、意図的に生じさせることが可能である。貫通クラッ
クは、例えば、幅１００ｎｍ〜１．５μｍ程度、長さ５
００ｎｍ〜５μｍ程度の、不定形且つ不規則な形状で連
結部分５ａ，５ｂに形成される。なお、半田流通路７
ａ，７ｂは、凸部１３ａ，１３ｂの縁部に沿って、チッ
プ接続部の周辺部近傍に環状に形成しても良い。また、
チップ接続部の周辺部近傍において、凸部１３ａ，１３
ｂの縁部に沿って間欠的に形成しても良い。
部分５ａ，５ｂの微細な貫通クラックで構成することが
できる。この微細な貫通クラックは、例えば凸部１３
ａ，１３ｂを押し出し成形する時に、その押し出し強度
を若干強めに設定することによって連結部分５ａ，５ｂ
に、意図的に生じさせることが可能である。貫通クラッ
クは、例えば、幅１００ｎｍ〜１．５μｍ程度、長さ５
００ｎｍ〜５μｍ程度の、不定形且つ不規則な形状で連
結部分５ａ，５ｂに形成される。なお、半田流通路７
ａ，７ｂは、凸部１３ａ，１３ｂの縁部に沿って、チッ
プ接続部の周辺部近傍に環状に形成しても良い。また、
チップ接続部の周辺部近傍において、凸部１３ａ，１３
ｂの縁部に沿って間欠的に形成しても良い。
【００３０】ダイオードチップ５１の第１の主電極（ア
ノード電極）５２及び第２の主電極（カソード電極）５
３は、それぞれ半田４１を介して第１のリード端子１と
第２のリード端子３の凸部１３ａ，１３ｂに固着されて
いる。この結果、第１のリード端子１と第２のリード端
子３は、それぞれダイオードチップ５１のアノード電極
端子とカソード電極端子として機能する。
ノード電極）５２及び第２の主電極（カソード電極）５
３は、それぞれ半田４１を介して第１のリード端子１と
第２のリード端子３の凸部１３ａ，１３ｂに固着されて
いる。この結果、第１のリード端子１と第２のリード端
子３は、それぞれダイオードチップ５１のアノード電極
端子とカソード電極端子として機能する。
【００３１】以上のように、本発明の第１の実施の形態
に係る半導体装置では、第１及び第２のチップ接続部３
２ａ，３２ｂにおいて、それぞれ連結部分５ａ，５ｂに
第１の半田流通路７ａ及び第２の半田流通路７ｂが設け
られているため、ダイオードチップ５１と凸部１３ａ，
１３ｂとの間の余分な半田４１はこの半田流通路７ａ，
７ｂを通じて第１及び第２のチップ接続部３２ａ，３２
ｂの裏面側の凹部４３側へ流れ込む。
に係る半導体装置では、第１及び第２のチップ接続部３
２ａ，３２ｂにおいて、それぞれ連結部分５ａ，５ｂに
第１の半田流通路７ａ及び第２の半田流通路７ｂが設け
られているため、ダイオードチップ５１と凸部１３ａ，
１３ｂとの間の余分な半田４１はこの半田流通路７ａ，
７ｂを通じて第１及び第２のチップ接続部３２ａ，３２
ｂの裏面側の凹部４３側へ流れ込む。
【００３２】このため、第１及び第２の主電極５２，５
３と第１及び第２のチップ接続部３２ａ，３２ｂの凸部
１３ａ，１３ｂとの間に供給する半田量を比較的多くし
ても、半田４１がダイオードチップ５１の側面に周り込
んで付着したり、余分な半田４１が飛散してチップやそ
の周辺に付着することがない。従って、余分な半田や飛
散した半田による短絡や半導体装置の特性低下、また生
産工程に不具合をもたらすことなどが防止される。ま
た、半田４１の供給量を比較的多くすることができるの
で、半田付けの接着強度を十分に得ることができる。こ
れらのことは、半田供給量が多少多くてもまったく問題
が生じないことを意味しており、半田供給量のコントロ
ールが容易になる。
３と第１及び第２のチップ接続部３２ａ，３２ｂの凸部
１３ａ，１３ｂとの間に供給する半田量を比較的多くし
ても、半田４１がダイオードチップ５１の側面に周り込
んで付着したり、余分な半田４１が飛散してチップやそ
の周辺に付着することがない。従って、余分な半田や飛
散した半田による短絡や半導体装置の特性低下、また生
産工程に不具合をもたらすことなどが防止される。ま
た、半田４１の供給量を比較的多くすることができるの
で、半田付けの接着強度を十分に得ることができる。こ
れらのことは、半田供給量が多少多くてもまったく問題
が生じないことを意味しており、半田供給量のコントロ
ールが容易になる。
【００３３】上記説明においては、第１の主電極５２を
アノード電極、第２の主電極５３をカソード電極とし
て、説明したが、これは単なる定義上の選択にすぎず、
第１の主電極５２をカソード電極、第２の主電極５３を
アノード電極としても、本発明の技術的思想に何ら影響
を与えるものではない。
アノード電極、第２の主電極５３をカソード電極とし
て、説明したが、これは単なる定義上の選択にすぎず、
第１の主電極５２をカソード電極、第２の主電極５３を
アノード電極としても、本発明の技術的思想に何ら影響
を与えるものではない。
【００３４】（第２の実施の形態）図３に示すように、
本発明の第２の実施の形態に係る半導体装置（電力用ダ
イオード）は、半導体素子５１を第１のリード端子６１
と第２のリード端子６３とで挟持している。しかし、第
２のリード端子６３の構造が、本発明の第１の実施の形
態とは異なる。半導体素子としてのダイオードチップ５
１は、本発明の第１の実施の形態と同様に、半導体チッ
プの第１の主表面の全面に形成された第１の主電極（ア
ノード電極）５２及び第２の主表面の全面に形成された
第２の主電極（カソード電極）５３とを有するｐｎ接合
形のダイオードチップである。
本発明の第２の実施の形態に係る半導体装置（電力用ダ
イオード）は、半導体素子５１を第１のリード端子６１
と第２のリード端子６３とで挟持している。しかし、第
２のリード端子６３の構造が、本発明の第１の実施の形
態とは異なる。半導体素子としてのダイオードチップ５
１は、本発明の第１の実施の形態と同様に、半導体チッ
プの第１の主表面の全面に形成された第１の主電極（ア
ノード電極）５２及び第２の主表面の全面に形成された
第２の主電極（カソード電極）５３とを有するｐｎ接合
形のダイオードチップである。
【００３５】第１のリード端子６１は、第１のチップ接
続部８５と、第１のチップ接続部８５に接続された第１
のインナーリード８６と、第１のインナーリード８６に
連続した第１のアウターリード８７とを有する。一方、
第２のリード端子６３は、第２のチップ接続部としての
連結導体６５と、この連結導体６５に接続された第２の
インナーリード８１と第２のインナーリード８１に連続
した第２のアウターリード８３とを有する。第１のチッ
プ接続部８５は、第１の実施の形態とは異なり、平面形
状であり、半田流通路を有しない。一方、第２のチップ
接続部としての連結導体６５は、半田流通路９３を有す
る。第１の主電極５２と第１のチップ接続部８５との
間、第２の主電極５３と連結導体６５との間、及び半田
流通路９３の内部には、それぞれ半田４１が挿入されて
いる。
続部８５と、第１のチップ接続部８５に接続された第１
のインナーリード８６と、第１のインナーリード８６に
連続した第１のアウターリード８７とを有する。一方、
第２のリード端子６３は、第２のチップ接続部としての
連結導体６５と、この連結導体６５に接続された第２の
インナーリード８１と第２のインナーリード８１に連続
した第２のアウターリード８３とを有する。第１のチッ
プ接続部８５は、第１の実施の形態とは異なり、平面形
状であり、半田流通路を有しない。一方、第２のチップ
接続部としての連結導体６５は、半田流通路９３を有す
る。第１の主電極５２と第１のチップ接続部８５との
間、第２の主電極５３と連結導体６５との間、及び半田
流通路９３の内部には、それぞれ半田４１が挿入されて
いる。
【００３６】そして、半導体素子５１、第１のチップ接
続部８５、第１のインナーリード８６、連結導体６５、
第２のインナーリード８１、及び第２のインナーリード
８１は、周知のトランスファモールド方法によって樹脂
封止体５５により封止されている。
続部８５、第１のインナーリード８６、連結導体６５、
第２のインナーリード８１、及び第２のインナーリード
８１は、周知のトランスファモールド方法によって樹脂
封止体５５により封止されている。
【００３７】第１のリード端子６１と第２のリード端子
６３は、いずれも金属板材、例えばアルミニウム（Ａ
ｌ）、銅（Ｃｕ）、銅合金、ニッケル・鉄（Ｎｉ−Ｆ
ｅ）合金等の金属、或いはこれらの金属にニッケル（Ｎ
ｉ）メッキや金（Ａｕ）メッキ等を施したものなどから
構成されている。
６３は、いずれも金属板材、例えばアルミニウム（Ａ
ｌ）、銅（Ｃｕ）、銅合金、ニッケル・鉄（Ｎｉ−Ｆ
ｅ）合金等の金属、或いはこれらの金属にニッケル（Ｎ
ｉ）メッキや金（Ａｕ）メッキ等を施したものなどから
構成されている。
【００３８】図４に示すように、連結導体（第２のチッ
プ接続部）６５は、第１の幅広部分７１、第１の幅広部
分７１に連続した幅狭部分７７、及び幅狭部分７７に連
続した第２の幅広部分７９とからなる。幅狭部分７７
は、折り曲げ加工が良好に行えるように、第１の幅広部
分７３よりも幅の狭い帯状部分として形成されている。
第２の幅広部分７９は、第２のリード端子６３に半田付
けされる部分として機能する。連結導体６５は、アルミ
ニウム（Ａｌ）、銅（Ｃｕ）、銅合金、ニッケル・鉄合
金等の金属、或いはこれらの金属にニッケル（Ｎｉ）メ
ッキや金（Ａｕ）メッキ等を施したものなどから構成さ
れていることは勿論である。
プ接続部）６５は、第１の幅広部分７１、第１の幅広部
分７１に連続した幅狭部分７７、及び幅狭部分７７に連
続した第２の幅広部分７９とからなる。幅狭部分７７
は、折り曲げ加工が良好に行えるように、第１の幅広部
分７３よりも幅の狭い帯状部分として形成されている。
第２の幅広部分７９は、第２のリード端子６３に半田付
けされる部分として機能する。連結導体６５は、アルミ
ニウム（Ａｌ）、銅（Ｃｕ）、銅合金、ニッケル・鉄合
金等の金属、或いはこれらの金属にニッケル（Ｎｉ）メ
ッキや金（Ａｕ）メッキ等を施したものなどから構成さ
れていることは勿論である。
【００３９】こうして、連結導体６５の第２の幅広部分
７９において、第２のインナーリード８１の幅広部分
に、半田４１で接続されている。第２のインナーリード
８１のの幅広部分は、連結導体６５の第２の幅広部分７
９とほぼ同じ形状である。そして、第２のインナーリー
ド８１は、更に、この幅広部分に連続した幅狭部分を有
する。そして、第２のアウターリード８３は、第２のイ
ンナーリード８１の幅狭部分に連続した幅狭部分と、こ
の幅狭部分に連続した幅広部分とからなる。
７９において、第２のインナーリード８１の幅広部分
に、半田４１で接続されている。第２のインナーリード
８１のの幅広部分は、連結導体６５の第２の幅広部分７
９とほぼ同じ形状である。そして、第２のインナーリー
ド８１は、更に、この幅広部分に連続した幅狭部分を有
する。そして、第２のアウターリード８３は、第２のイ
ンナーリード８１の幅狭部分に連続した幅狭部分と、こ
の幅狭部分に連続した幅広部分とからなる。
【００４０】一方、第１のインナーリード８６は、第１
のチップ接続部８５の幅狭部分に連続した羽状部分と、
羽状部分に連続した幅狭部分とからなる。そして、第１
のアウターリード８７は、第１のインナーリード８６の
幅狭部分に連続した幅狭部分と、この幅狭部分に連続し
た幅広部分とからなる。
のチップ接続部８５の幅狭部分に連続した羽状部分と、
羽状部分に連続した幅狭部分とからなる。そして、第１
のアウターリード８７は、第１のインナーリード８６の
幅狭部分に連続した幅狭部分と、この幅狭部分に連続し
た幅広部分とからなる。
【００４１】そして、組み立て工程完了時においては、
第１のリード端子６１は、図３に示すように、樹脂封止
体５５の内部に配置される第１のインナーリード８６、
樹脂封止体５５の左側面から導出され、左側面に沿って
底面に導かれ、樹脂封止体５５の底面の下方に折り曲げ
られた第１のアウターリード８７とから構成されてい
る。一方、第２のリード端子６３は、樹脂封止体５５の
内部に配置される連結導体６５及び第２のインナーリー
ド８１、樹脂封止体５５の右側面から導出され、右側面
に沿って底面に導かれ、樹脂封止体５５の底面の下方に
折り曲げられた第２のアウターリード８３とから構成さ
れている。
第１のリード端子６１は、図３に示すように、樹脂封止
体５５の内部に配置される第１のインナーリード８６、
樹脂封止体５５の左側面から導出され、左側面に沿って
底面に導かれ、樹脂封止体５５の底面の下方に折り曲げ
られた第１のアウターリード８７とから構成されてい
る。一方、第２のリード端子６３は、樹脂封止体５５の
内部に配置される連結導体６５及び第２のインナーリー
ド８１、樹脂封止体５５の右側面から導出され、右側面
に沿って底面に導かれ、樹脂封止体５５の底面の下方に
折り曲げられた第２のアウターリード８３とから構成さ
れている。
【００４２】第２のチップ接続部（連結導体）６５の第
１の幅広部分７１は、ダイオードチップ５１の第２の主
電極５３が半田４１により接合される領域として機能す
る。このため、図３に示すように、第１の幅広部分７１
の中央部には、半田付けされる面がダイオードチップ５
１側へ突出した凸部７１が形成され、対応する裏面側に
は凹部９５が形成されている。一方、図３に示すよう
に、第１のアウターリード８７及び第２のアウターリー
ド８３の端部である第２の幅広部分は、樹脂封止体５５
の底面に配置されており、電力用ダイオードをプリント
基板の電極などに半田付けするための半田付け用電極と
して機能する。
１の幅広部分７１は、ダイオードチップ５１の第２の主
電極５３が半田４１により接合される領域として機能す
る。このため、図３に示すように、第１の幅広部分７１
の中央部には、半田付けされる面がダイオードチップ５
１側へ突出した凸部７１が形成され、対応する裏面側に
は凹部９５が形成されている。一方、図３に示すよう
に、第１のアウターリード８７及び第２のアウターリー
ド８３の端部である第２の幅広部分は、樹脂封止体５５
の底面に配置されており、電力用ダイオードをプリント
基板の電極などに半田付けするための半田付け用電極と
して機能する。
【００４３】第１のインナーリード８６及び第２のイン
ナーリード８１は、それぞれ折り曲げ加工が良好に行え
るように、幅の狭い帯状部分として幅狭部分を有してい
る。第１のアウターリード８７及び第２のアウターリー
ド８３を構成する幅狭部分は、樹脂封止体５５の側面か
ら垂直方向に導出された後、樹脂封止体５５の側面に沿
うように直角に折り曲げられ、更に、樹脂封止体５５の
底面に沿うように直角に折り曲げられている。
ナーリード８１は、それぞれ折り曲げ加工が良好に行え
るように、幅の狭い帯状部分として幅狭部分を有してい
る。第１のアウターリード８７及び第２のアウターリー
ド８３を構成する幅狭部分は、樹脂封止体５５の側面か
ら垂直方向に導出された後、樹脂封止体５５の側面に沿
うように直角に折り曲げられ、更に、樹脂封止体５５の
底面に沿うように直角に折り曲げられている。
【００４４】連結導体（第２のチップ接続部）６５の第
１の幅広部分７１の接合面（表面）に設けられた凸部７
１は、対応する第１の幅広部分７１の裏面の中央領域に
凹部９５を設けることによって相対的に形成されたもの
である。即ち、第１の幅広部分７１の中央領域を一方の
主面（裏面）側から、他方の主面（表面）側へ押圧する
ことによって、第１の幅広部分７１の中央領域を部分的
に他方の主面へ突出させて形成している。連結導体（第
２のチップ接続部）６５において、第１の幅広部分７１
の周辺領域と凸部７１との連結部分（境界部分）９１
は、図３に示すように、肉厚が部分的に薄くなってい
る。この連結部分９１に一方の主面側から他方の主面側
へ、微細な貫通孔が設けられ半田流通路９３を構成して
いる。半田流通路９３は、連結部分９１を厚み方向に横
切っている。このため、半導体装置の組み立て工程（ア
センブル工程）時には、毛細管現象によりダイオードチ
ップ５１を固着する半田４１の吸い上げが可能となって
いる。この結果、凹部９５内側にはダイオードチップ５
１を固着する半田４１の一部が半田流通路９３を通じて
侵入している。
１の幅広部分７１の接合面（表面）に設けられた凸部７
１は、対応する第１の幅広部分７１の裏面の中央領域に
凹部９５を設けることによって相対的に形成されたもの
である。即ち、第１の幅広部分７１の中央領域を一方の
主面（裏面）側から、他方の主面（表面）側へ押圧する
ことによって、第１の幅広部分７１の中央領域を部分的
に他方の主面へ突出させて形成している。連結導体（第
２のチップ接続部）６５において、第１の幅広部分７１
の周辺領域と凸部７１との連結部分（境界部分）９１
は、図３に示すように、肉厚が部分的に薄くなってい
る。この連結部分９１に一方の主面側から他方の主面側
へ、微細な貫通孔が設けられ半田流通路９３を構成して
いる。半田流通路９３は、連結部分９１を厚み方向に横
切っている。このため、半導体装置の組み立て工程（ア
センブル工程）時には、毛細管現象によりダイオードチ
ップ５１を固着する半田４１の吸い上げが可能となって
いる。この結果、凹部９５内側にはダイオードチップ５
１を固着する半田４１の一部が半田流通路９３を通じて
侵入している。
【００４５】この微細な半田流通路９３は、連結部分９
１の微細な貫通クラックで構成することができる。この
微細な貫通クラックは、例えば凸部７１を押し出し成形
する時に、その押し出し強度を若干強めに設定すること
によって連結部分９１に、意図的に生じさせることが可
能である。なお、半田流通路９３は、凸部７１の縁部に
沿って、チップ接続部の周辺部近傍に環状に形成しても
良い。また、チップ接続部の周辺部近傍において、凸部
７１の縁部に沿って間欠的に形成しても良い。
１の微細な貫通クラックで構成することができる。この
微細な貫通クラックは、例えば凸部７１を押し出し成形
する時に、その押し出し強度を若干強めに設定すること
によって連結部分９１に、意図的に生じさせることが可
能である。なお、半田流通路９３は、凸部７１の縁部に
沿って、チップ接続部の周辺部近傍に環状に形成しても
良い。また、チップ接続部の周辺部近傍において、凸部
７１の縁部に沿って間欠的に形成しても良い。
【００４６】ダイオードチップ５１の第１の主電極（ア
ノード電極）５２及び第２の主電極（カソード電極）５
３は、それぞれ半田を介して第１のリード端子６１と第
２のリード端子６３に固着されている。この結果、第１
のリード端子６１と第２のリード端子６３は、それぞれ
ダイオードチップ５１のアノード電極端子とカソード電
極端子として機能する。
ノード電極）５２及び第２の主電極（カソード電極）５
３は、それぞれ半田を介して第１のリード端子６１と第
２のリード端子６３に固着されている。この結果、第１
のリード端子６１と第２のリード端子６３は、それぞれ
ダイオードチップ５１のアノード電極端子とカソード電
極端子として機能する。
【００４７】以上のように、本発明の第２の実施の形態
に係る半導体装置においても、連結導体（第２のチップ
接続部）６５において、第１の幅広部分７１の連結部分
９１に半田流通路９３が設けられているため、ダイオー
ドチップ５１と凸部７１との間の余分な半田４１はこの
半田流通路９３を通じて連結導体（第２のチップ接続
部）６５の裏面側の凹部９５側へ流れ込む。
に係る半導体装置においても、連結導体（第２のチップ
接続部）６５において、第１の幅広部分７１の連結部分
９１に半田流通路９３が設けられているため、ダイオー
ドチップ５１と凸部７１との間の余分な半田４１はこの
半田流通路９３を通じて連結導体（第２のチップ接続
部）６５の裏面側の凹部９５側へ流れ込む。
【００４８】このため、ダイオードチップ５１と連結導
体（第２のチップ接続部）６５の凸部７１との間に供給
する半田量を比較的多くしても、半田４１がダイオード
チップ５１の側面に周り込んで付着したり、余分な半田
４１が飛散してチップやその周辺に付着することがな
い。従って、余分な半田や飛散した半田による短絡や半
導体装置の特性低下、また生産工程に不具合をもたらす
ことなどが防止される。また、半田４１の供給量を比較
的多くすることができるので、半田付けの接着強度を十
分に得ることができる。これらのことは、半田供給量が
多少多くてもまったく問題が生じないことを意味してお
り、半田供給量のコントロールが容易になる。
体（第２のチップ接続部）６５の凸部７１との間に供給
する半田量を比較的多くしても、半田４１がダイオード
チップ５１の側面に周り込んで付着したり、余分な半田
４１が飛散してチップやその周辺に付着することがな
い。従って、余分な半田や飛散した半田による短絡や半
導体装置の特性低下、また生産工程に不具合をもたらす
ことなどが防止される。また、半田４１の供給量を比較
的多くすることができるので、半田付けの接着強度を十
分に得ることができる。これらのことは、半田供給量が
多少多くてもまったく問題が生じないことを意味してお
り、半田供給量のコントロールが容易になる。
【００４９】本発明の第２の実施の形態に係る半導体装
置においては、第１のリード端子６１は、平面形状の第
１のチップ接続部８５を有してした場合で説明した。し
かし、本発明の第１の実施の形態に係る半導体装置の第
１のリード端子と同様な、半導体素子接合側に突出した
凸部を設け、この凸部の周辺に、貫通孔からなる半田流
通路を設ければより好ましいことは明らかである。こう
すれば、余分な半田は、半導体素子接合面の反対の面に
半田流通路を通して流れるため、多少半田供給量が多少
多くても、確実に半導体素子を接合すると共に、不要な
半田の半導体素子への付着や飛散を防止することができ
る。
置においては、第１のリード端子６１は、平面形状の第
１のチップ接続部８５を有してした場合で説明した。し
かし、本発明の第１の実施の形態に係る半導体装置の第
１のリード端子と同様な、半導体素子接合側に突出した
凸部を設け、この凸部の周辺に、貫通孔からなる半田流
通路を設ければより好ましいことは明らかである。こう
すれば、余分な半田は、半導体素子接合面の反対の面に
半田流通路を通して流れるため、多少半田供給量が多少
多くても、確実に半導体素子を接合すると共に、不要な
半田の半導体素子への付着や飛散を防止することができ
る。
【００５０】更に、上記の本発明の第２の実施の形態に
係る半導体装置の説明においては、第１の主電極５２を
アノード電極、第２の主電極５３をカソード電極として
説明したが、これは単なる定義上の選択にすぎない。従
って、第１の主電極５２をカソード電極、第２の主電極
５３をアノード電極としてもよい。また、第１の主電極
５２と第１のチップ接続部８５との間、及び第２の主電
極５３と連結導体６５との間を半田で接続する構成を示
したが、これは例示である。即ち、第１のリード端子６
１と第２のリード端子６３とを入れ替えて、第１の主電
極５２と連結導体６５との間、及び第２の主電極５３と
第１のチップ接続部８５との間を半田で接続する構成で
も良いことは勿論である。
係る半導体装置の説明においては、第１の主電極５２を
アノード電極、第２の主電極５３をカソード電極として
説明したが、これは単なる定義上の選択にすぎない。従
って、第１の主電極５２をカソード電極、第２の主電極
５３をアノード電極としてもよい。また、第１の主電極
５２と第１のチップ接続部８５との間、及び第２の主電
極５３と連結導体６５との間を半田で接続する構成を示
したが、これは例示である。即ち、第１のリード端子６
１と第２のリード端子６３とを入れ替えて、第１の主電
極５２と連結導体６５との間、及び第２の主電極５３と
第１のチップ接続部８５との間を半田で接続する構成で
も良いことは勿論である。
【００５１】（その他の実施の形態）以上本発明を適用
した実施の形態を説明したが、上記した実施の形態の開
示の一部をなす論述及び図面はこの発明を限定するもの
であると理解すべきではない。以下に説明するその他の
実施の形態の開示から当業者には様々な代替実施の形
態、実施例及び運用形態が明らかとなろう。
した実施の形態を説明したが、上記した実施の形態の開
示の一部をなす論述及び図面はこの発明を限定するもの
であると理解すべきではない。以下に説明するその他の
実施の形態の開示から当業者には様々な代替実施の形
態、実施例及び運用形態が明らかとなろう。
【００５２】上述した各実施の形態では、リード端子の
少なくとも一方には、半導体素子接合側に突出した凸部
を設けていたが、これに限らず、第１及び第２のリード
端子が、共に例えば平面形状のチップ接続部を有する構
造でもかまわない。平面形状のチップ接続部を有する構
造において、半導体素子を半田付けする場合にも、チッ
プ接続部の少なくとも一方に、微細な貫通孔からなる半
田流通路を設けておけば、既に説明した第１及び第２の
実施の形態と同様に、余分な半田は半導体素子接合面の
反対の面に貫通孔である半田流通路を通して流れるた
め、多少半田供給量が多少多くても、確実に半導体素子
を接合すると共に、不要な半田の半導体素子への付着や
飛散を防止することができる。
少なくとも一方には、半導体素子接合側に突出した凸部
を設けていたが、これに限らず、第１及び第２のリード
端子が、共に例えば平面形状のチップ接続部を有する構
造でもかまわない。平面形状のチップ接続部を有する構
造において、半導体素子を半田付けする場合にも、チッ
プ接続部の少なくとも一方に、微細な貫通孔からなる半
田流通路を設けておけば、既に説明した第１及び第２の
実施の形態と同様に、余分な半田は半導体素子接合面の
反対の面に貫通孔である半田流通路を通して流れるた
め、多少半田供給量が多少多くても、確実に半導体素子
を接合すると共に、不要な半田の半導体素子への付着や
飛散を防止することができる。
【００５３】また、上述した各実施の形態では、リード
端子に設けた半田流通路は、貫通クラックとして形成し
ているが、これに限らず、例えば、放電加工、レーザ加
工、或いはイオンミリング等によりピンホール状の貫通
孔を半田付けされる面から反対側まで開けたものなどで
あっても良い。
端子に設けた半田流通路は、貫通クラックとして形成し
ているが、これに限らず、例えば、放電加工、レーザ加
工、或いはイオンミリング等によりピンホール状の貫通
孔を半田付けされる面から反対側まで開けたものなどで
あっても良い。
【００５４】また、半導体素子としては、ダイオードチ
ップの他、パワーMＯＳＦＥＴチップ、パワーＢＪＴチ
ップ、ＩＧＢＴチップ、パワーＳＩＴチップ、ＧＴＯサ
イリスタチップ、ＳＩサイリスタチップ等の種々のパワ
ーデバイスチップに適用可能である。これらの３端子デ
バイスにおいては、「制御電極」として、例えば、パワ
ーＭＯＳＦＥＴ、パワーＳＩＴ、ＩＧＢＴ等においては
ゲート電極が更に加わり、パワーＢＪＴにおいてはベー
ス電極が更に加わるが、本発明の趣旨に影響を与えるも
のではない。
ップの他、パワーMＯＳＦＥＴチップ、パワーＢＪＴチ
ップ、ＩＧＢＴチップ、パワーＳＩＴチップ、ＧＴＯサ
イリスタチップ、ＳＩサイリスタチップ等の種々のパワ
ーデバイスチップに適用可能である。これらの３端子デ
バイスにおいては、「制御電極」として、例えば、パワ
ーＭＯＳＦＥＴ、パワーＳＩＴ、ＩＧＢＴ等においては
ゲート電極が更に加わり、パワーＢＪＴにおいてはベー
ス電極が更に加わるが、本発明の趣旨に影響を与えるも
のではない。
【００５５】更に、パワーＩＣ等の集積回路や各種半導
体センサ等の様々な半導体素子であっても適用すること
ができる。
体センサ等の様々な半導体素子であっても適用すること
ができる。
【００５６】更に、樹脂封止の代わりに、例えば缶体に
より封止した半導体装置であっても良い。
より封止した半導体装置であっても良い。
【００５７】
【発明の効果】本発明によれば、パッケージのアセンブ
ル工程において、半田付けを行う際の半田供給量のコン
トロールが容易なリード端子を提供することができる。
ル工程において、半田付けを行う際の半田供給量のコン
トロールが容易なリード端子を提供することができる。
【００５８】また、本発明によれば、アセンブル工程に
おいて半導体素子をリード端子に接合する際の半田供給
量のコントロールが容易な半導体装置を提供することが
できる。
おいて半導体素子をリード端子に接合する際の半田供給
量のコントロールが容易な半導体装置を提供することが
できる。
【００５９】また、本発明によれば、アセンブル工程に
おいて半田の供給量を比較的多くすることにより、電気
的な接触抵抗が低く、機械的な接着強度の高い半導体装
置を提供することができる。
おいて半田の供給量を比較的多くすることにより、電気
的な接触抵抗が低く、機械的な接着強度の高い半導体装
置を提供することができる。
【００６０】この結果、オン抵抗が低く、高効率で、し
かも信頼性の高い半導体装置を提供することができる。
かも信頼性の高い半導体装置を提供することができる。
【図１】本発明の第１の実施の形態に係る半導体装置の
断面図である。
断面図である。
【図２】図２（ａ）及び（ｂ）は、それぞれ、第１の実
施の形態に係る半導体装置に用いる第１及び第２のリー
ド端子の組み立て工程前の平面図である。
施の形態に係る半導体装置に用いる第１及び第２のリー
ド端子の組み立て工程前の平面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の
断面図である。
断面図である。
【図４】第２の実施の形態に係る半導体装置に用いる連
結導体の組み立て工程前の平面図である。
結導体の組み立て工程前の平面図である。
【図５】従来の半導体装置の断面図である。
１、６１ 第１のリード端子 ３、６３ 第２のリード端子 ５ａ，５ｂ，９１ 連結部分 ７ａ，７ｂ，９３ 半田流通路 １１ａ，１１ｂ，７３ 第１の幅広部分 １３ａ，１３ｂ，７１ 凸部 １５ａ，１５ｂ 羽状部分 ２１ａ，２１ｂ 第１の幅狭部分 ２３ａ，２３ｂ 第２の幅狭部分 ２５ａ，２５ｂ，７７ 第２の幅広部分 ３３ａ、８５ 第１のインナーリード ３３ｂ、８１ 第２のインナーリード ３５ａ、８７ 第１のアウターリード ３５ｂ、８３ 第２のアウターリード ４１ 半田 ４３、９５ 凹部 ５１ ダイオードチップ ５２ 第１の主電極 ５３ 第２の主電極 ５５ 樹脂封止体 ６９ 連結導体 ７７ 幅狭部分
Claims (15)
- 【請求項１】 半導体チップの第１の主表面の全面に形
成された第１の主電極、及び第２の主表面の全面に形成
された第２の主電極とを有する半導体素子を搭載するパ
ッケージに用いられるリード端子であって、 前記第１の主電極に対して、半田付けを行なう第１の幅
広部分の周辺部近傍において、チップ接続面からその裏
面側へ至る半田流通路を有するチップ接続部と、 前記チップ接続部に接続されたインナーリードと、 前記インナーリードに連続したアウターリードとを有す
ることを特徴とするリード端子。 - 【請求項２】 前記半田流通路は、前記チップ接続部の
周辺部近傍に設けられた貫通クラックであることを特徴
とする請求項１記載のリード端子。 - 【請求項３】 前記チップ接続部の前記チップ接続面の
中央部には、凸部が設けられ、前記チップ接続部の対応
する裏面側には凹部が設けられていることを特徴とする
請求項１又は２記載のリード端子。 - 【請求項４】 前記半田流通路は、前記凸部の周辺部に
設けられていることを特徴とする請求項３記載のリード
端子。 - 【請求項５】 前記チップ接続部は、前記第１の幅広部
分と、 前記第１の幅広部分に連続した幅狭部分と、 前記幅狭部分に連続した第２の幅広部分とからなり、該
第２の幅広部分において、前記インナーリードと半田に
より接続されていることを特徴とする請求項１乃至４の
いずれか１項記載のリード端子。 - 【請求項６】 前記チップ接続部、前記インナーリー
ド、及び前記アウターリードは連続した一体で形成され
ていることを特徴とする請求項１乃至４のいずれか１項
記載のリード端子。 - 【請求項７】 前記チップ接続部は、前記第１の幅広部
分と、該第１の幅広部分に連続した第１の幅狭部分とか
らなり、 前記インナーリードは、前記第１の幅狭部分に連続した
羽状部分と、該羽状部分に連続した第２の幅狭部分とか
らなり、 前記アウターリードは、前記第２の幅狭部分に連続した
第３の幅狭部分と、該第３の幅狭部分に連続した第２の
幅広部分とからなることを特徴とする請求項６記載のリ
ード端子。 - 【請求項８】 半導体チップの第１の主表面の全面に形
成された第１の主電極、及び第２の主表面の全面に形成
された第２の主電極とを有する半導体素子と、 第１のチップ接続部と、該第１のチップ接続部に連続し
た第１のインナーリードと、該第１のインナーリードに
連続した第１のアウターリードとを有する第１のリード
端子と、 半田流通路を有する第２のチップ接続部と、該第２のチ
ップ接続部に接続された第２のインナーリードと、該第
２のインナーリードに連続した第２のアウターリードと
を有する第２のリード端子と、 前記第１の主電極と前記第１のチップ接続部との間、前
記第２の主電極と前記第２のチップ接続部との間、及び
前記半田流通路の内部に挿入された半田とを有すること
を特徴とする半導体装置。 - 【請求項９】 前記半田流通路は、前記第２のチップ接
続部の周辺部近傍に設けられた貫通クラックであること
を特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記第２のチップ接続部のチップ接続
面の中央部には、凸部が設けられ、前記第２のチップ接
続部の対応する裏面側には凹部が設けられていることを
特徴とする請求項８又は９記載の半導体装置。 - 【請求項１１】 前記半田流通路は、前記凸部の周辺部
に設けられていることを特徴とする請求項１０記載の半
導体装置。 - 【請求項１２】 前記第２のチップ接続部は、第１の幅
広部分と、該第１の幅広部分に連続した幅狭部分と、該
幅狭部分に連続した第２の幅広部分とからなり、該第２
の幅広部分において、前記第２のインナーリードと半田
により接続されていることを特徴とする請求項８乃至１
１のいずれか１項記載の半導体装置。 - 【請求項１３】 前記第２のチップ接続部、前記第２の
インナーリード、及び前記第２のアウターリードは連続
した一体で形成されていることを特徴とする請求項８乃
至１１のいずれか１項記載の半導体装置。 - 【請求項１４】 前記第２のチップ接続部は、第１の幅
広部分と、該第１の幅広部分に連続した第１の幅狭部分
とからなり、 前記第２のインナーリードは、前記第１の幅狭部分に連
続した羽状部分と、該羽状部分に連続した第２の幅狭部
分とからなり、 前記第２のアウターリードは、前記第２の幅狭部分に連
続した第３の幅狭部分と、該第３の幅狭部分に連続した
第２の幅広部分とからなることを特徴とする請求項１３
記載の半導体装置。 - 【請求項１５】 前記第２のチップ接続部の裏面側の凹
部には、半田が配置されていることを特徴とする請求項
１０乃至１４のいずれか１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009266A JP3344396B2 (ja) | 2000-01-18 | 2000-01-18 | リード端子及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009266A JP3344396B2 (ja) | 2000-01-18 | 2000-01-18 | リード端子及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203312A true JP2001203312A (ja) | 2001-07-27 |
| JP3344396B2 JP3344396B2 (ja) | 2002-11-11 |
Family
ID=18537439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000009266A Expired - Fee Related JP3344396B2 (ja) | 2000-01-18 | 2000-01-18 | リード端子及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3344396B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066504A (ja) * | 2006-09-07 | 2008-03-21 | Shindengen Electric Mfg Co Ltd | 接続端子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201342U (ja) * | 1987-06-16 | 1988-12-26 | ||
| JPH03105957A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05315490A (ja) * | 1992-05-07 | 1993-11-26 | Fuji Electric Co Ltd | 半導体素子 |
-
2000
- 2000-01-18 JP JP2000009266A patent/JP3344396B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201342U (ja) * | 1987-06-16 | 1988-12-26 | ||
| JPH03105957A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05315490A (ja) * | 1992-05-07 | 1993-11-26 | Fuji Electric Co Ltd | 半導体素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066504A (ja) * | 2006-09-07 | 2008-03-21 | Shindengen Electric Mfg Co Ltd | 接続端子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3344396B2 (ja) | 2002-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8698289B2 (en) | Semiconductor device, a method of manufacturing the same and an electronic device | |
| TWI447876B (zh) | 利用引導框及晶片之半導體晶粒封裝及其製造方法 | |
| US6448645B1 (en) | Semiconductor device | |
| US8629467B2 (en) | Semiconductor device | |
| US8097959B2 (en) | Semiconductor device including first and second carriers | |
| US20070085201A1 (en) | Power semiconductor device in lead frame technology with a vertical current path | |
| JP2002110893A (ja) | 半導体装置 | |
| JP2000307017A (ja) | 半導体装置およびその製造方法 | |
| KR20170086828A (ko) | 메탈범프를 이용한 클립 본딩 반도체 칩 패키지 | |
| JP2019186326A (ja) | 半導体装置およびその製造方法 | |
| JP4023032B2 (ja) | 半導体装置の実装構造及び実装方法 | |
| JP2000223622A (ja) | 半導体装置およびその製造方法並びにそれを使用した実装構造体 | |
| KR101644913B1 (ko) | 초음파 용접을 이용한 반도체 패키지 및 제조 방법 | |
| JP2002124548A (ja) | テープキャリア及びそれを用いた半導体装置 | |
| WO2011039795A1 (ja) | 半導体装置とその製造方法 | |
| JP2003068967A (ja) | 半導体装置 | |
| JP3344396B2 (ja) | リード端子及び半導体装置 | |
| JP4305424B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004228166A (ja) | 半導体装置及びその製造方法 | |
| JP2004146577A (ja) | 半導体装置およびその製造方法 | |
| CN112490211A (zh) | 半导体装置 | |
| CN220984523U (zh) | 半导体封装结构 | |
| CN220821553U (zh) | 半导体封装结构 | |
| CN115579346B (zh) | 功率模块的连接结构、封装结构以及制作工艺 | |
| JP7292352B2 (ja) | 樹脂封止型半導体装置及び樹脂封止型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080830 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090830 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090830 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100830 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |