KR101870558B1 - 탄화규소 반도체 장치 - Google Patents

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요이치로 다루이
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 단락 내량의 저하를 억제하면서, 온 저항을 저감할 수 있다. 본 발명은, SiC 에피택셜층(2)과, 웰 영역(3)과, 소스 영역(4)과, 채널 저항 조정 영역(6)과, 게이트 전극(7)과, 층간 절연막(9)과, 소스 전극(10)과, 드레인 전극(12)을 구비한다. 채널 저항 조정 영역(6)은, 웰 영역(3)의 표층에 있어서, 소스 영역(4)과 SiC 에피택셜층(2)의 사이에 끼워져 형성된다. 채널 저항 조정 영역(6)은, 소스 영역(4)과 SiC 에피택셜층(2)의 사이에 채널 저항 조정 영역(6)을 끼우는 방향과 교차하는 방향에 있어서, 제 1 불순물 영역이 단속적으로 형성되는 영역이다.

Description

탄화규소 반도체 장치{SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 인버터 장치 등에 이용되는 탄화규소 반도체 장치에 관한 것이다.
종래의 n채널형 SiC-metal-oxide-semiconductor field-effect transistor(MOSFET)에서는, 채널 저항(온 저항)을 저감하기 위해서, 채널 길이를 짧게 하거나, 또는, 채널 영역 전면에 n형의 이온 주입을 행하는 등의 고안이 이루어져 있었다(특허 문헌 1).
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 소 59-149057호 공보
그러나, 종래의 SiC-MOSFET에 있어서, 상기의 수단으로 채널 저항을 저감하는 것, 즉 온 저항을 저감하는 것에 의해, 포화 전류가 커지고, 단락 내량이 대폭으로 저하한다고 하는 문제가 있었다.
본 발명은, 상기와 같은 문제를 해결하기 위해 이루어진 것이고, 단락 내량의 저하를 억제하면서, 온 저항을 저감할 수 있는 기술을 제공하는 것을 목적으로 한다.
본 발명의 일 태양에 관한 탄화규소 반도체 장치는, 탄화규소 반도체 기판의 상면에 형성되는 제 1 도전형의 에피택셜층과, 상기 에피택셜층의 표층에서 부분적으로 형성되는 제 2 도전형의 웰 영역과, 상기 웰 영역의 표층에서 부분적으로 형성되는 제 1 도전형의 소스 영역과, 상기 웰 영역의 표층에서, 상기 소스 영역과 상기 에피택셜층의 사이에 끼워져 형성되는 채널 저항 조정 영역과, 상기 채널 저항 조정 영역의 상면에서, 게이트 절연막을 사이에 두고 형성되는 게이트 전극과, 상기 게이트 전극을 덮어 형성되는 층간 절연막과, 상기 층간 절연막의 상면 및 상기 소스 영역의 상면에 형성되는 소스 전극과, 상기 탄화규소 반도체 기판의 하면에 형성되는 드레인 전극을 구비하고, 상기 채널 저항 조정 영역은, 상기 소스 영역과 상기 에피택셜층 사이에 상기 채널 저항 조정 영역을 끼우는 방향과 교차하는 방향에서, 제 1 도전형인 제 1 불순물 영역, 또는, 제 2 도전형인 제 2 불순물 영역이, 단속적으로 형성되는 영역이고, 상기 채널 저항 조정 영역이, 상기 제 1 불순물 영역(6)이 단속적으로 형성되는 영역인 경우, 상기 제 1 불순물 영역(6)의 불순물 농도는, 상기 에피택셜층(2)의 불순물 농도보다 높고, 상기 채널 저항 조정 영역이, 상기 제 2 불순물 영역(6a)이 단속적으로 형성되는 영역인 경우, 상기 제 2 불순물 영역(6a)의 불순물 농도는, 상기 웰 영역(3)의 불순물 농도보다 높다.
본 발명의 상기 태양에 의하면, 단락 내량의 저하를 억제하면서, 온 저항을 저감할 수 있다. 즉, 웰 영역의 표층에 있어서, 캐리어 농도가 상이한 영역(채널 저항 조정 영역)이 부분적으로 형성됨으로써, 채널 저항이 낮은 영역에 국소적으로 전류가 집중되게 된다. 그러면, 전류가 집중되는 부분이 국소적으로 발열하여 그 저항이 높아지기 때문에, 흐르는 전류가 억제된다. 이 때문에, 채널부의 캐리어 농도가 균일하고 동일한 온 저항인 반도체 장치에 비하여, 포화 전류가 억제되기 때문에, 단락 내량이 향상된다.
본 발명의 목적, 특징, 국면, 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해, 보다 명백해진다.
도 1은 실시 형태에 관한 탄화규소 반도체 장치의 구조를 나타내는 단면도이다.
도 2는 실시 형태에 관한 탄화규소 반도체 장치의 구조를 나타내는 상면도이다.
도 3은 실시 형태에 관한 탄화규소 반도체 장치의 다른 구조를 나타내는 단면도이다.
도 4는 실시 형태에 관한 탄화규소 반도체 장치의 다른 구조를 나타내는 상면도이다.
도 5는 실시 형태에 관한 탄화규소 반도체 장치의 변형예의 구조를 나타내는 상면도이다.
도 6은 실시 형태에 관한 탄화규소 반도체 장치의 변형예의 구조를 나타내는 단면도이다.
이하, 첨부 도면을 참조하면서 실시 형태에 대하여 설명한다. 또, 도면은 모식적으로 나타난 것이고, 상이한 도면에 각각 나타나 있는 화상의 사이즈 및 위치의 상호 관계는, 반드시 정확하게 기재된 것이 아니고, 적당히 변경될 수 있다. 또한, 이하의 설명에서는, 동일한 구성 요소에는 동일한 부호를 붙여서 도시하고, 그들의 명칭 및 기능도 동일한 것으로 한다. 따라서, 그들에 대한 상세한 설명을 생략하는 경우가 있다.
또한, 이하의 설명에서는, 「위」, 「아래」, 「옆」, 「바닥」, 「겉」 또는 「속」 등의 특정한 위치 및 방향을 의미하는 용어가 이용되는 경우가 있지만, 이들 용어는, 실시 형태의 내용을 이해하는 것을 용이하게 하기 위해 편의상 이용되고 있는 것이고, 실제로 실시될 때의 방향과는 관계없다.
<제 1 실시 형태>
<구성>
도 1은 본 실시 형태에 관한 탄화규소 반도체 장치의 구조를 나타내는 단면도이다. 도 1은 채널 저항 조정 영역을 포함하는 SiC-MOSFET의 칩 단면도이다. 도 2는 본 실시 형태에 관한 탄화규소 반도체 장치의 구조를 나타내는 상면도이다.
반도체 기판에는 SiC 기판(1)이 이용되고, n+형의 SiC 기판(1)의 상면에는, 에피택셜 성장된 n-형의 SiC 에피택셜층(2)이 형성된다.
SiC 에피택셜층(2)의 표층에는, p형의 웰 영역(3)이 부분적으로(선택적으로) 형성된다. 웰 영역(3)의 표층에는, n형의 소스 영역(4)이 부분적으로(선택적으로) 형성된다. 소스 영역(4)의 표층에는, p형의 콘택트 영역(5)이 형성된다.
또한, 웰 영역(3)의 표층에는, 평면적으로 볼 때 소스 영역(4)과 SiC 에피택셜층(2)의 사이에 끼워져, 채널 저항 조정 영역(6)이 형성된다.
또한, 소스 영역(4)의 상면의 일부, 채널 저항 조정 영역(6)의 상면 및 SiC 에피택셜층(2)의 상면에 걸쳐, 게이트 전극(7)이 형성된다. 게이트 전극(7)은, 예컨대, 폴리 실리콘으로 이루어진다. 게이트 전극(7)은, 게이트 절연막(8)을 사이에 두고 형성된다. 게이트 절연막(8)은, 예컨대, 이산화규소로 이루어진다.
또한, 게이트 절연막(8)을 덮어, 층간 절연막(9)이 형성된다. 층간 절연막(9)은, 예컨대, 오르소실리케이트 테트라에틸(Tetraethyl orthosilicate, TEOS)로 이루어진다. 또한, 층간 절연막(9)의 상면 및 소스 영역(4)의 상면에는, 소스 전극(10)이 형성된다. 소스 전극(10)은, NiSi층(11)을 사이에 두고 콘택트 영역(5)상 및 소스 영역(4)상에 형성된다.
SiC 기판(1)의 하면(이면)에는, 드레인 전극(12)이 형성된다.
채널 저항 조정 영역의 형성 방법은 2가지가 있고, 도 1 및 도 2에 나타나는 바와 같은, n형의 영역으로서 형성하는 방법과, 도 3 및 도 4에 나타나는 바와 같은, 고농도의 p형의 영역으로서 형성하는 방법이 있다.
n형의 영역으로서 형성하는 경우, 채널 저항 조정 영역(6)은, 소스 영역(4)과 SiC 에피택셜층(2)이 채널 저항 조정 영역(6)을 사이에 두는 방향과 교차하는 방향에 있어서, 제 1 도전형(n형)인 불순물 영역(제 1 불순물 영역)이, 단속적으로 형성되는 영역이다.
p형의 영역으로서 형성하는 경우, 채널 저항 조정 영역(6a)은, 소스 영역(4)과 SiC 에피택셜층(2)이 채널 저항 조정 영역(6a)을 사이에 두는 방향과 교차하는 방향에 있어서, 제 2 도전형(p형)인 불순물 영역(제 2 불순물 영역)이, 단속적으로 형성되는 영역이다.
여기서, 도 3은 본 실시 형태에 관한 탄화규소 반도체 장치의 다른 구조를 나타내는 단면도이다. 도 4는 본 실시 형태에 관한 탄화규소 반도체 장치의 다른 구조를 나타내는 상면도이다.
도 1 및 도 2에 나타나는, n형의 영역으로서 채널 저항 조정 영역(6)을 형성하는 방법에서는, MOSFET의 셀 내에 국소적으로 채널 저항이 낮은 영역을 형성하게 된다. 예컨대, 도 2에 나타나는 바와 같이, 평면 시점에 있어서 소스 영역(4)의 사방을 둘러싸고, 소스 영역(4)을 둘러싸는 변에 있어서 채널 저항 조정 영역(6)이 단속적으로 형성된다.
이와 같이 채널 저항 조정 영역(6)이 형성됨으로써, 채널 저항이 저감된다. 또한, 단락시에 큰 전류가 흘렀을 때에는, 전류가 채널 저항 조정 영역(6)에 집중되고, 전류가 집중되는 부분이 국소적으로 발열하여 저항이 높아지기 때문에, 흐르는 전류가 억제된다. 이 때문에, 채널부의 농도가 균일하고 동일한 온 저항인 MOSFET에 비하여, 포화 전류가 억제되기 때문에, 단락 내량이 향상된다.
또한, 캐리어 농도가 상이한 영역을 규칙적으로, 또한, 등간격으로 형성하는 것에 의해, 칩 전체적으로 보면 균일하게 전류가 흐르고, 국소적인 전류 집중에 의한 칩의 파괴를 막을 수 있다.
또, 채널 저항이 낮은 채널 저항 조정 영역(6)은, 발생하는 전계가 커지는(즉, 전계가 집중되기 쉬운) 각 셀의 모서리(소스 영역(4)을 둘러싸는 모서리) 이외에 형성됨으로써, 단락시에 소자가 파괴되기 어려워진다.
도 1 및 도 2에서는, 사각의 셀이 늘어선 구조가 예시되어 있지만, 스트라이프 구조의 셀이더라도 마찬가지의 효과를 일으킨다.
또한, 도 1 및 도 2에서는, 사각의 각 셀의 사이의 영역이 격자 형상으로 형성되어 있고, 그 격자가 교차하는 위치에 있어서, p형의 웰 영역(3)이 형성된 구조가 나타나 있지만, 해당 교차하는 위치에 있어서 웰 영역(3)이 형성되어 있지 않더라도 좋다.
도 3 및 도 4에 나타나는, 고농도의 p형의 영역으로서 채널 저항 조정 영역(6a)을 형성하는 방법에서는, MOSFET의 셀 내에 국소적으로 채널 저항이 높은 영역을 형성하게 된다. 예컨대, 도 4에 나타나는 바와 같이, 평면 시점에 있어서 소스 영역(4)의 사방을 둘러싸고, 소스 영역(4)을 둘러싸는 변에 있어서 채널 저항 조정 영역(6a)이 단속적으로 형성된다.
이와 같이 채널 저항 조정 영역(6a)이 형성됨으로써, 단락시에 큰 전류가 흘렀을 때에는, 전류가 채널 저항 조정 영역(6a) 이외에 집중되고, 전류가 집중되는 부분이 국소적으로 발열하여 저항이 높아지기 때문에, 흐르는 전류가 억제된다. 이 때문에, 채널부의 농도가 균일하고 동일한 온 저항인 MOSFET에 비하여, 포화 전류가 억제되기 때문에, 단락 내량이 향상된다.
또한, 캐리어 농도가 상이한 영역을 규칙적으로, 또한, 등간격으로 형성하는 것에 의해, 칩 전체적으로 보면 균일하게 전류가 흐르고, 국소적인 전류 집중에 의한 칩의 파괴를 막을 수 있다.
또, 채널 저항이 높은 채널 저항 조정 영역(6a)은, 발생하는 전계가 커지는(즉, 전계가 집중되기 쉬운) 각 셀의 모서리(소스 영역(4)을 둘러싸는 모서리)에 형성됨으로써, 단락시에 소자가 파괴되기 어려워진다.
도 3 및 도 4에서는, 사각의 셀이 늘어선 구조가 예시되어 있지만, 스트라이프 구조의 셀이더라도 마찬가지의 효과를 일으킨다.
또한, 도 3 및 도 4에서는, 사각의 각 셀의 사이의 영역이 격자 형상으로 형성되어 있고, 그 격자가 교차하는 위치에 있어서, p형의 웰 영역(3)이 형성된 구조가 나타나 있지만, 해당 교차하는 위치에 있어서 웰 영역(3)이 형성되어 있지 않더라도 좋다.
채널 저항 조정 영역에 도핑하는 재료는, Al 또는 N이다. 도즈량은, Al의 경우, 대략 1×1012[N/㎠] 이상, 바람직하게는 1×1014[N/㎠] 이상이고, 이것은, 웰 영역(3)의 불순물 농도보다 높은 농도이다. 또한, N의 경우, 대략 5×1013[N/㎠] 이하이지만, 이것은, SiC 에피택셜층(2)의 불순물 농도보다 높은 농도이다.
특히, 고농도의 p형의 채널 저항 조정 영역(6a)의 형성에 Al 이온을 이용함으로써, 불순물의 열확산이 억제되고, 고농도의 p형 영역이 명확하게 형성된다. 이것은, Al이 B에 비하여 확산 계수가 작고, 이온 주입 후의 고온의 활성화 어닐 처리에서 거의 열확산하지 않기 때문이다.
이것에 의해, 채널 저항이 높은 영역과 낮은 영역의 경계가 명확하게 되고, 국소적으로 전류가 집중되기 쉬워진다.
이 때문에, 단락시에 큰 전류가 흘렀을 때에는 전류가 채널 저항 조정 영역 이외에 집중되고, 이 부분이 국소적으로 발열하여 저항이 높아지기 때문에, 흐르는 전류가 억제되게 된다. 이 때문에, 채널부의 농도가 균일하고 동일한 온 저항의 MOSFET에 비하여, 포화 전류가 억제되고 단락 내량이 향상된다.
또, 도 1 내지 도 4에서는 MOSFET의 예가 나타났지만, n+형의 기판을 p형의 기판으로 하면 insulated gate bipolar transistor(IGBT)가 되고, IGBT에서도 본 발명의 효과는 마찬가지로 얻어진다.
도 5는 본 실시 형태에 관한 탄화규소 반도체 장치의 변형예의 구조를 나타내는 상면도이다. 도 6은 본 실시 형태에 관한 탄화규소 반도체 장치의 변형예의 구조를 나타내는 단면도이다. 도 5 및 도 6에 있어서는, 스트라이프 구조의 셀(웰 영역(3) 및 소스 영역(4)이, 평면적으로 볼 때 스트라이프 형상인 셀)에 n형의 영역으로서 채널 저항 조정 영역(6b)을 형성하는 경우가 나타나 있다.
도 5 및 도 6에 나타나는, n형의 영역으로서 채널 저항 조정 영역(6b)을 형성하는 방법에서는, MOSFET의 셀 내에 국소적으로 채널 저항이 낮은 영역을 형성하게 된다. 예컨대, 도 5에 나타나는 바와 같이, 평면적으로 볼 때 소스 영역(4)을 둘러싸고, 채널 저항 조정 영역(6b)이 단속적으로 형성된다.
이와 같이 채널 저항 조정 영역(6b)이 형성됨으로써, 채널 저항이 저감된다. 또한, 단락시에 큰 전류가 흘렀을 때에는, 전류가 채널 저항 조정 영역(6b)에 집중되고, 전류가 집중되는 부분이 국소적으로 발열하여 저항이 높아지기 때문에, 흐르는 전류가 억제된다. 이 때문에, 채널부의 농도가 균일하고 동일한 온 저항인 MOSFET에 비하여, 포화 전류가 억제되기 때문에, 단락 내량이 향상된다.
또, 채널 저항이 낮은 채널 저항 조정 영역(6b)은, 발생하는 전계가 커지는 각 셀의 모서리 이외의 영역에 형성됨으로써, 단락시에 소자가 파괴되기 어려워진다.
<효과>
이하에, 본 실시 형태에 의한 효과를 예시한다.
본 실시 형태에 의하면, 탄화규소 반도체 장치가, 제 1 도전형의 SiC 에피택셜층(2)과, 제 2 도전형의 웰 영역(3)과, 제 1 도전형의 소스 영역(4)과, 채널 저항 조정 영역(6) 또는 채널 저항 조정 영역(6a)과, 게이트 전극(7)과, 층간 절연막(9)과, 소스 전극(10)과, 드레인 전극(12)을 구비한다.
SiC 에피택셜층(2)은, SiC 기판(1)의 상면에 형성된다. 웰 영역(3)은, SiC 에피택셜층(2)의 표층에 있어서 부분적으로 형성된다. 소스 영역(4)은, 웰 영역(3)의 표층에 있어서 부분적으로 형성된다. 채널 저항 조정 영역(6) 및 채널 저항 조정 영역(6a)은, 웰 영역(3)의 표층에 있어서, 소스 영역(4)과 SiC 에피택셜층(2)의 사이에 끼워져 형성된다. 게이트 전극(7)은, 채널 저항 조정 영역(6) 또는 채널 저항 조정 영역(6a)의 상면에 있어서, 게이트 절연막(8)을 사이에 두고 형성된다. 층간 절연막(9)은, 게이트 전극(7)을 덮어 형성된다. 소스 전극(10)은, 층간 절연막(9)의 상면 및 소스 영역(4)의 상면에 형성된다. 드레인 전극(12)은, SiC 기판(1)의 하면에 형성된다.
채널 저항 조정 영역(6)은, 소스 영역(4)과 SiC 에피택셜층(2)이 채널 저항 조정 영역(6)을 사이에 두는 방향과 교차하는 방향에 있어서, 제 1 도전형인 제 1 불순물 영역이, 단속적으로 형성되는 영역이다.
채널 저항 조정 영역(6a)은, 소스 영역(4)과 SiC 에피택셜층(2)이 채널 저항 조정 영역(6a)을 사이에 두는 방향과 교차하는 방향에 있어서, 제 2 도전형인 제 2 불순물 영역이, 단속적으로 형성되는 영역이다.
이와 같은 구성에 의하면, 단락 내량의 저하를 억제하면서, 온 저항을 저감할 수 있다. 즉, 웰 영역(3)의 표층에 있어서, 캐리어 농도가 상이한 영역(채널 저항 조정 영역(6) 또는 채널 저항 조정 영역(6a))이 부분적으로 형성됨으로써, 채널 저항이 낮은 영역에 국소적으로 전류가 집중되게 된다. 그러면, 전류가 집중되는 부분이 국소적으로 발열하여 그 저항이 높아지기 때문에, 흐르는 전류가 억제된다. 이 때문에, 채널부의 캐리어 농도가 균일하고 동일한 온 저항인 반도체 장치에 비하여, 포화 전류가 억제되기 때문에, 단락 내량이 향상된다.
또한, 채널 저항 조정 영역(6a)의 불순물 농도가, 웰 영역(3)의 불순물 농도보다 높은 것에 의해, 각 셀의 모서리에 있어서의 전계 집중이 완화되기 때문에, 단락 내량의 저하를 억제할 수 있다.
또한, 채널 저항 조정 영역(6)이 각 셀의 모서리에 마련되면, 각 셀의 모서리에 전계가 집중된 경우에 전류 집중이 생기고, 칩이 파괴될 우려가 있기 때문에, 각 셀의 변에 있어서 마련되는 것이 필요하다.
또, 이들 구성 이외의 구성에 대해서는 적당히 생략할 수 있지만, 본 명세서에 나타난 임의의 구성을 적당히 추가한 경우에도, 상기의 효과를 일으키게 할 수 있다.
<변형예>
상기 실시 형태에서는, 각 구성 요소의 재질, 재료, 치수, 형상, 상대적 배치 관계 또는 실시의 조건 등에 대해서도 기재하고 있는 경우가 있지만, 이들은 모든 국면에 있어서 예시로서, 본 발명이 기재된 것으로 한정되는 일은 없다. 따라서, 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위 내에 있어서 상정된다. 예컨대, 임의의 구성 요소를 변형하는 경우 또는 생략하는 경우가 포함된다.
1 : SiC 기판
2 : SiC 에피택셜층
3 : 웰 영역
4 : 소스 영역
5 : 콘택트 영역
6, 6a, 6b : 채널 저항 조정 영역
7 : 게이트 전극
8 : 게이트 절연막
9 : 층간 절연막
10 : 소스 전극
11 : NiSi층
12 : 드레인 전극

Claims (6)

  1. 탄화규소 반도체 기판의 상면에 형성되는 제 1 도전형의 에피택셜층과,
    상기 에피택셜층의 표층에서 부분적으로 형성되는 제 2 도전형의 웰 영역과,
    상기 웰 영역의 표층에서 부분적으로 형성되는 제 1 도전형의 소스 영역과,
    상기 웰 영역의 표층에서, 상기 소스 영역과 상기 에피택셜층의 사이에 끼워져 형성되는 채널 저항 조정 영역과,
    상기 채널 저항 조정 영역의 상면에서, 게이트 절연막을 사이에 두고 형성되는 게이트 전극과,
    상기 게이트 전극을 덮어 형성되는 층간 절연막과,
    상기 층간 절연막의 상면 및 상기 소스 영역의 상면에 형성되는 소스 전극과,
    상기 탄화규소 반도체 기판의 하면에 형성되는 드레인 전극
    을 구비하고,
    상기 채널 저항 조정 영역은, 상기 소스 영역과 상기 에피택셜층 사이에 상기 채널 저항 조정 영역을 끼우는 방향과 교차하는 방향에서, 제 1 도전형인 제 1 불순물 영역이, 단속적으로 형성되는 영역이고,
    상기 제 1 불순물 영역의 불순물 농도는, 상기 에피택셜층의 불순물 농도보다 높은
    탄화규소 반도체 장치.
  2. 제 1 항에 있어서,
    상기 채널 저항 조정 영역은, 상기 웰 영역의 표층에서 상기 소스 영역의 사방을 둘러싸 형성되고,
    상기 채널 저항 조정 영역은, 상기 소스 영역을 둘러싸는 변에서, 상기 제 1 불순물 영역이, 단속적으로 형성되는 영역인
    탄화규소 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 불순물 영역은, 상기 소스 영역을 둘러싸는 모서리에는 형성되지 않는 탄화규소 반도체 장치.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 웰 영역 및 상기 소스 영역이, 평면적으로 볼 때, 스트라이프 형상인 탄화규소 반도체 장치.
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