CN103579353B - 一种具有p型辅助埋层的半超结vdmos - Google Patents
一种具有p型辅助埋层的半超结vdmos Download PDFInfo
- Publication number
- CN103579353B CN103579353B CN201310638191.XA CN201310638191A CN103579353B CN 103579353 B CN103579353 B CN 103579353B CN 201310638191 A CN201310638191 A CN 201310638191A CN 103579353 B CN103579353 B CN 103579353B
- Authority
- CN
- China
- Prior art keywords
- type
- buried regions
- auxiliary layer
- assisted
- vdmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 230000005684 electric field Effects 0.000 description 23
- 238000000034 method Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及半导体技术，具体的说是涉及一种具有P型辅助埋层的半超结VDMOS。本发明的具有P型辅助埋层的半超结VDMOS，其特征在于，在N型底部辅助层4中设有P型辅助埋层3，所述P型辅助埋层3与N+衬底2的上端面连接。本发明的有益效果为，有效增大器件的耐压性能，同时不影响其他性能参数。本发明尤其适用于半超结VDMOS。
Description
技术领域
本发明涉及半导体技术，具体的说是涉及一种具有P型辅助埋层的半超结VDMOS。
背景技术
目前，功率半导体器件的应用领域越来越广，可广泛地应用于DC-DC变换器、DC-AC变换器、继电器、马达驱动等领域。纵向双扩散金属氧化物半导体场效应晶体管(VDMOS)与双极型晶体管相比，具有开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性等优点，因而成为目前应用最为广泛的新型功率器件。
如图1所示，从结构上看，传统VDMOS器件用漂移层作电压支持层，其导通电阻主要是漂移层电阻。漂移层的耐压能力由其厚度和掺杂浓度决定。为了降低导通电阻，需要减薄VDMOS的漂移区厚度，或者提高漂移区的掺杂浓度，但这会导致VDMOS耐压的降低，传统的VDMOS的导通电阻随耐压的增长受硅极限的限制：Ron∝BV2.5，即导通电阻随着耐压的提高而迅速增加。为了降低导通电阻随耐压增长而增加的速度，陈星弼、JohnnyK.O.Sin等人提出了超结结构，如图2所示，这是一种在传统的VDMOS的基础上在漂移区增加交错排列的N型柱和P型柱的结构，N型柱和P型柱需满足电荷平衡，为了降低导通电阻，可以提高N型柱的掺杂浓度，通过P型柱对N型柱内多余载流子进行补偿，临界电场在漂移区内的分布从原来的三角形分布变为矩形分布，在以电场大小为纵轴，以VDMOS纵向距离参数为横坐标的二维笛卡尔坐标系内，所围成的面积大大增加，这意味着采用超结结构，在减小导通电阻的同时还能够提高VDMOS的耐压，解决了传统VDMOS的导通电阻和耐压之间不可调和的矛盾关系，使得VDMOS导通电阻和耐压之间关系由Ron∝BV2.5变为Ron∝BV1.88，从而打破了硅极限。
但是超结VDMOS也有一些缺点，首先，从工艺的角度来说，为了制备VDMOS，需要外延生长和硼离子注入的交替进行，制备超结VDMOS所需的成本与外延生长的次数成正比，如果采用埋沟加外延生长的方法，工艺难度也随着P型柱的深度和宽度的比值的增加而提高，然而，超结VDMOS的导通电阻与深宽比成反比，为了获得较小的导通电阻，需要减小N型柱和P型柱的宽度，这会增加制备过程中的外延次数，从而增加制造成本。从工作机理上讲，在关断过程中，漏极上的一个小电压就会使N型柱和P型柱完全耗尽，使得漂移区中的过剩载流子迅速被抽出，在反向恢复时产生较大的电流峰值，较大的电磁干扰(EMI)噪声和很高的功耗，这限制了超结VDMOS在倒相器和全桥倒相系统中的应用。为了解决超结VDMOS存在的缺点，SaitoW.等人提出了半超结构VDMOS，如图3所示，半超结VDMOS是在传统的超结VDMOS的基础上增加了一层N型的底端辅助层，其导通电阻等于N型的底端辅助层部分和超结部分的导通电阻之和。虽然超结的导通电阻和P型柱的深宽比成反比，半超结结构相当于减小了超结部分的深宽比，增大了超结部分的导通电阻，但是在半超结中由于N型的底端辅助层掺杂浓度是按照低压功率VDMOS的漂移层设定的，即N型的底端辅助层的电阻较小，所以，半超结VDMOS与超结VDMOS相比，具有更小的导通电阻。
但是半超结VDMOS也有缺点，半超结VDMOS的N型底端辅助层相当于传统VDMOS的漂移区，电场在其中的分布为三角形分布(PT型半超结VDMOS)或者梯形分布(NPT型半超结VDMOS)，N型底端辅助层对于整个器件耐压的贡献较小。
本发明提出一种具有P型辅助埋层的半超结VDMOS，通过改变N型底端辅助层区的电场分布来加大其对耐压的贡献，增大器件的耐压的同时，基本不影响其他性能参数。
发明内容
本发明所要解决的，就是针对上述VDMOS器件存在的问题，提出一种具有P型辅助埋层的半超结VDMOS。
本发明解决上述技术问题所采用的技术方案是：一种具有P型辅助埋层的半超结VDMOS，其元胞结构包括N+衬底2、N型底部辅助层4、P型柱区5和N型外延区6，所述N+衬底2的下端面设有金属化漏极电极1，所述N型底部辅助层4设在N+衬底2的上端面，所述P型柱区5和N型外延区6设在N型底部辅助层4的上端面，其中N型外延区6和P型柱区5交替分布形成超结结构，P型柱区5的上端面设有P型体区7，所述P型体区7与N型外延区6连接，在P型体区7中设有N+源区8，所述P型体区7和N型外延区6的上端面设有栅氧化层9，所述栅氧化层9的上端面设有多晶硅栅电极10，所述多晶硅栅电极10的外围包裹有场氧化层11，所述场氧化层11的外围设有金属化源极电极12，所述金属化源极电极12与P型体区7的上端面连接；其特征在于，所述N型底部辅助层4中设有P型辅助埋层3，所述P型辅助埋层3与N+衬底2的上端面连接。
本发明总的技术方案，在传统的半超结VDMOS的N型底部辅助层4里增加了P型辅助埋层3，由于P型辅助埋层3与半超结VDMOS的N+衬底2形成一个新的PN结，这个PN结在耐压的时候会沿着轴线反向耗尽漂移区，在新的PN结处产生一个新的电场峰值，抬高了N型底部辅助层4与N+衬底2交界处的电场，使得N型底部辅助层4区的电场分布发生改变，则以VDMOS的电场大小为横坐标，纵向距离参数为横坐标的二维笛卡尔坐标系内，电场和横轴所围成的面积增大，从而提高了器件的耐压。
具体的，所述P型辅助埋层3的厚度为10～25um。
本方案提出来一种优选的P型辅助埋层3的厚度，在该厚度范围内，耐压增加明显。
具体的，所述N型底部辅助层4的浓度为2.5e14～4.5e14cm-3。
本发明的有益效果为，有效增大器件的耐压性能，同时不影响其他性能参数。
附图说明
图1是传统VDMOS结构示意图
图2是传统超结VDMOS结构示意图；
图3是传统半超结VDMOS结构示意图；
图4是本发明的具有P型辅助埋层的半超结VDMOS结构示意图；
图5是传统半超结VDMOS与本发明的P型辅助埋层的厚度分别为10μm，15μm，20μm，25μm的半超结VDMOS的BV比较图；
图6是N型底端辅助层的掺杂浓度分别为2.5e14cm-3，3e14cm-3，3.7e14cm-3，4.5e14cm-3时，击穿电压BV、导通电阻与P型辅助埋层的宽度的关系图；
图7是N型底端辅助层的掺杂浓度分别为2.5e14cm-3，3e14cm-3，3.7e14cm-3，4.5e14cm-3时，击穿电压BV、导通电阻与P型辅助埋层的掺杂浓度的关系图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
如图4所示，本发明的具有P型辅助埋层的半超结VDMOS，其元胞结构包括N+衬底2、N型底部辅助层4、P型柱区5和N型外延区6，所述N+衬底2的下端面设有金属化漏极电极1，所述N型底部辅助层4设在N+衬底2的上端面，所述P型柱区5和N型外延区6设在N型底部辅助层4的上端面，其中N型外延区6和P型柱区5交替分布形成超结结构，P型柱区5的上端面设有P型体区7，所述P型体区7与N型外延区6连接，在P型体区7中设有N+源区8，所述P型体区7和N型外延区6的上端面设有栅氧化层9，所述栅氧化层9的上端面设有多晶硅栅电极10，所述多晶硅栅电极10的外围包裹有场氧化层11，所述场氧化层11的外围设有金属化源极电极12，所述金属化源极电极12与P型体区7的上端面连接；在所述N型底部辅助层4中设有P型辅助埋层3，所述P型辅助埋层3与N+衬底2的上端面连接。
本发明的具有P型辅助埋层的半超结VDMOS的制造方法为：选取低电阻率的N型<100>晶向材料为衬底，通过多次N型外延和P型柱注入及退火的方式，外延生长N型柱和P型柱，并同时形成P型辅助埋层3，场氧化，刻蚀有源区，长栅氧，淀积Poly，P‐body的注入，N+有源区注入，淀积BSPSG，打孔并淀积发射极金属，发射极金属曝光与刻蚀，背面金属化，钝化等等。
在实施的过程中，根据具体器件的设计要求，本发明提出的一种具有P型辅助埋层的半超结VDMOS，其表面MOS区和漂移区是可变的，P型辅助埋层这种结构既可以用于平面结构的半超结VDMOS中，也可以用于槽栅结构的VDMOS中，还可用于传统VDMOS等器件中
本发明的工作原理为：
当本发明所提出的具有P型辅助埋层的半超结VDMOS的超结部分的P型柱5和N型外延层6满足电荷平衡时，电场在超结部分的分布为矩形分布，在超结部分与P型辅助埋层3之间的区域，电场将线性减小，另外，电场在P型辅助埋层3和N+衬底2形成的PN结里将类似于在单边突变结里的分布，即为三角形分布，最大电场出现在PN结的分界线上，所以电场从P型辅助埋层3的上边界开始到下边界将线性增大，最后截止于N+衬底2，以电场大小为纵轴，以VDMOS纵向距离参数为横坐标的二维笛卡尔坐标系内，电场和横轴所围成的面积增大，即提高了器件的耐压。
通过仿真软件，对所提供的如图3所示的传统半超结VDMOS、图4所示的具有P型辅助埋层的半超结VDMOS进行了仿真比较。主要仿真参数为超结部分的厚度为35μm，P型柱的掺杂浓度为6.6e15cm-3，宽度为3μm，N型外延层的掺杂浓度为2.2e15cm-3，宽度为11μm，N型底部辅助层的掺杂浓度为3.7e14cm-3，厚度为34.5μm，环境温度为300K，载流子寿命为0.1μs。本发明提出的具有P型辅助埋层的半超结VDMOS与传统半超结VDMOS的区别在于在底部辅助层内增加了P型辅助埋层，其主要作用在于提高N型底部辅助层中的临界电场的大小，从而提高器件耐压。图5是传统半超结VDMOS与P型辅助埋层的厚度分别为10μm，15μm，20μm，25μm的半超结VDMOS的BV比较图，从图中可以看出，传统的半超结VDMOS由于没有P型辅助埋层，超结部分的临界电场在进入N型底部辅助层后迅速线性减小，如图3，在N型底端辅助层内，以电场大小为纵坐标，器件深度为横坐标的笛卡尔坐标系内，电场与横坐标所围成的面积小，即N型底端辅助层对耐压的贡献小，器件的耐压小。随着P型辅助埋层厚度的增加，超结部分的矩形分布电场在进入N型底端辅助层后下降的程度越来越小，随后就被P型辅助埋层与N+衬底层所形成的PN结抬高，如图4所示，电场与厚度参数所围成的面积增大，耐压提高。图6是N型底端辅助层的掺杂浓度分别为2.5e14cm-3，3e14cm-3，3.7e14cm-3，4.5e14cm-3时，击穿电压BV、导通电阻与P型辅助埋层的宽度的关系图，从图中可以看出，当N型底端辅助层的掺杂浓度一定时，若P型辅助埋层的宽度小于3.0μm，导通电阻基本不随P型辅助埋层的宽度的改变而改变，这是由于此时导通电阻主要取决于N型底端辅助层的厚度和掺杂浓度，但是当P型辅助埋层的宽度大于3.0μm时，由于P型辅助埋层的左上角和右上角的边界与超结部分的P型柱区域距离近，此时P型辅助埋层与P型柱形成的JEFET电阻不可忽略。随着宽度继续增加，JEFET效应越来越明显，JEFET电阻也越来越大，所以，当P型辅助埋层的宽度大于3.0μm后，由于JEFET效应，导通电阻迅速增加。当N型底端辅助层的掺杂浓度从2.5e14cm-3增加到4.5e14cm-3过程中，由于掺杂浓度的增加导致N型底端辅助层层的电阻减小，从而导通电阻减小，所以P型辅助埋层的宽度、导通电阻大小以及N型底端辅助层的掺杂浓度的关系曲线如图6所示。另外，当N型底端辅助层掺杂浓度一定时，BV主要取决于超结部分的电场分布，以及纵向电场在N型底端辅助层内降低的程度，而降低的程度与P型辅助埋层的厚度有关，而与其宽度无关，所以在P型辅助埋层的宽度小于3.0μm的范围内，BV基本不随P型辅助埋层的宽度改变而改变，但是当P型辅助埋层的宽度超过3.0μm后，由于JEFET效应，会导致该器件的超结部分的N型外延层不能完全耗尽，从而使耐压降低，从图中也可以看出，当P型辅助埋层的宽度超过3.0微米后耐压迅速下降。另外，在N型底端辅助层的掺杂浓度从2.5e14cm-3增加到4.5e14cm-3过程中，由于N型底端辅助层和P型辅助埋层实质上也可以看作是超结，当P型辅助埋层的掺杂浓度增加时，此超结中P型柱和N型柱的电荷更趋于平衡，所以耐压提高。图7是N型底端辅助层的掺杂浓度分别为2.5e14cm-3，3e14cm-3，3.7e14cm-3，4.5e14cm-3时，击穿电压BV、导通电阻与P型辅助埋层的掺杂浓度的关系图，从图中可以看出，当N型底端辅助层的掺杂浓度一定时，导通电阻基本不随P型辅助埋层的掺杂浓度的改变而改变，这是由于此时导通电阻主要取决于N型底端辅助层的厚度和掺杂浓度，与P型辅助埋层的掺杂浓度无关，当N型底端辅助层的掺杂浓度从2.5e14cm-3增加到4.5e14cm-3过程中，由于掺杂浓度的增加导致N型底端辅助层的电阻减小，从而导通电阻减小。从图7中也可以看出，N型底端辅助层的掺杂浓度一定时，当P型辅助埋层的掺杂浓度取某一特定值时，耐压能达到峰值，这是由于N型底端辅助层和P型辅助埋层实质上也可以看作是超结，当P型辅助埋层的掺杂浓度使此超结中的P型柱和N型柱内电荷达到平衡时，耐压达到峰值，当N型底端辅助层的掺杂浓度从2.5e14cm-3增加到4.5e14cm-3时，为了达到电荷平衡，所需要的P型辅助埋层的掺杂浓度需要提高，所以在图中表现为BV峰值随着N型底端辅助层掺杂浓度的提高而右移。综上所述，本发明所提出的具有P型辅助埋层的半超结VDMOS，经仿真验证，在基本不改变器件其它性能参数的同时，提高了耐压。
Claims (3)
1.一种具有P型辅助埋层的半超结VDMOS，其元胞结构包括N+衬底(2)、N型底部辅助层(4)、P型柱区(5)和N型外延区(6)，所述N+衬底(2)的下端面设有金属化漏极电极(1)，所述N型底部辅助层(4)设在N+衬底(2)的上端面，所述P型柱区(5)和N型外延区(6)设在N型底部辅助层(4)的上端面，其中N型外延区(6)和P型柱区(5)交替分布形成超结结构，P型柱区(5)的上端面设有P型体区(7)，所述P型体区(7)与N型外延区(6)连接，在P型体区(7)中设有N+源区(8)，栅氧化层(9)位于P型体区(7)的上端面和N型外延区(6)的上端面，所述栅氧化层(9)的上端面设有多晶硅栅电极(10)，所述多晶硅栅电极(10)的外围包裹有场氧化层(11)，所述场氧化层(11)的外围设有金属化源极电极(12)，所述金属化源极电极(12)与P型体区(7)的上端面连接；其特征在于，所述N型底部辅助层(4)中设有P型辅助埋层(3)，所述P型辅助埋层(3)与N+衬底(2)的上端面连接。
2.根据权利要求1所述的一种具有P型辅助埋层的半超结VDMOS，其特征在于，所述P型辅助埋层(3)的厚度为10～25um。
3.根据权利要求1所述的一种具有P型辅助埋层的半超结VDMOS，其特征在于，所述N型底部辅助层(4)的浓度为2.5e14～4.5e14cm-3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310638191.XA CN103579353B (zh) | 2013-11-27 | 2013-11-27 | 一种具有p型辅助埋层的半超结vdmos |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310638191.XA CN103579353B (zh) | 2013-11-27 | 2013-11-27 | 一种具有p型辅助埋层的半超结vdmos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103579353A CN103579353A (zh) | 2014-02-12 |
| CN103579353B true CN103579353B (zh) | 2016-02-03 |
Family
ID=50050718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310638191.XA Expired - Fee Related CN103579353B (zh) | 2013-11-27 | 2013-11-27 | 一种具有p型辅助埋层的半超结vdmos |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103579353B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105633153B (zh) * | 2014-11-06 | 2019-01-11 | 比亚迪股份有限公司 | 超级结半导体器件及其形成方法 |
| CN107994075B (zh) * | 2016-10-26 | 2020-10-16 | 深圳尚阳通科技有限公司 | 沟槽栅超结器件及其制造方法 |
| CN106876439B (zh) * | 2017-02-08 | 2020-04-14 | 上海华虹宏力半导体制造有限公司 | 超结器件及其制造方法 |
| CN108054212A (zh) * | 2017-12-22 | 2018-05-18 | 南京方旭智芯微电子科技有限公司 | 超结场效应管及超结场效应管的制造方法 |
| CN108231903B (zh) * | 2018-01-24 | 2020-06-02 | 重庆大学 | 一种带软恢复体二极管的超结功率mosfet |
| CN109713041B (zh) * | 2018-12-27 | 2022-05-24 | 四川立泰电子有限公司 | 一种适用于超结dmos器件的改良结构 |
| CN110224017A (zh) * | 2019-04-30 | 2019-09-10 | 上海功成半导体科技有限公司 | 超结器件结构及其制备方法 |
| CN111799323A (zh) * | 2020-07-21 | 2020-10-20 | 苏州华太电子技术有限公司 | 超级结绝缘栅双极型晶体管结构及其制作方法 |
| CN114759081B (zh) * | 2022-06-14 | 2022-11-04 | 绍兴中芯集成电路制造股份有限公司 | 半导体结构及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184856A (zh) * | 2011-03-28 | 2011-09-14 | 电子科技大学 | 一种槽型纵向半导体器件的制造方法 |
| CN102738214A (zh) * | 2012-06-08 | 2012-10-17 | 电子科技大学 | 一种能够有效防止电荷失衡的超结vdmos器件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7723172B2 (en) * | 2007-04-23 | 2010-05-25 | Icemos Technology Ltd. | Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material |
-
2013
- 2013-11-27 CN CN201310638191.XA patent/CN103579353B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184856A (zh) * | 2011-03-28 | 2011-09-14 | 电子科技大学 | 一种槽型纵向半导体器件的制造方法 |
| CN102738214A (zh) * | 2012-06-08 | 2012-10-17 | 电子科技大学 | 一种能够有效防止电荷失衡的超结vdmos器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103579353A (zh) | 2014-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103579353B (zh) | 一种具有p型辅助埋层的半超结vdmos | |
| CN103165678B (zh) | 一种超结ldmos器件 | |
| CN101950759A (zh) | 一种Super Junction VDMOS器件 | |
| WO2017211105A1 (zh) | 一种超结器件、芯片及其制造方法 | |
| CN102376762B (zh) | 超级结ldmos器件及制造方法 | |
| CN103579351A (zh) | 一种具有超结埋层的横向扩散金属氧化物半导体器件 | |
| CN102420251A (zh) | 一种具有非均匀浮岛结构的vdmos器件 | |
| CN101969073A (zh) | 快速超结纵向双扩散金属氧化物半导体管 | |
| CN102723355B (zh) | 槽栅半导体功率器件 | |
| CN102184944A (zh) | 一种横向功率器件的结终端结构 | |
| CN104979404A (zh) | 一种具有阶梯场氧的横向双扩散金属氧化物半导体场效应管 | |
| CN106887466A (zh) | 一种二维类超结ldmos器件及其制备方法 | |
| CN115881797A (zh) | 一种碳化硅器件及其制备方法 | |
| CN104103522B (zh) | 一种高耐压超结终端结构的制备方法 | |
| CN103681817B (zh) | Igbt器件及其制作方法 | |
| CN103515443A (zh) | 一种超结功率器件及其制造方法 | |
| CN102709190B (zh) | Ldmos场效应晶体管及其制作方法 | |
| CN106783620A (zh) | 抗emi的超结vdmos器件结构及其制备方法 | |
| CN102637744B (zh) | Soi横向超结功率mosfet器件 | |
| CN103560148B (zh) | 一种超结器件的结终端结构及其制造方法 | |
| CN102522338B (zh) | 高压超结mosfet结构及p型漂移区形成方法 | |
| CN108054194A (zh) | 一种具有三维横向变掺杂的半导体器件耐压层 | |
| CN205752182U (zh) | 一种半导体功率器件结构 | |
| CN201749852U (zh) | 快速超结纵向双扩散金属氧化物半导体管 | |
| CN109256428A (zh) | 一种鳍式超结功率半导体晶体管及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: INSTITUTE OF ELECTRONIC AND INFORMATION ENGINEERIN Effective date: 20140811 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140811 Address after: 611731 Chengdu province high tech Zone (West) West source Avenue, No. 2006 Applicant after: University of Electronic Science and Technology of China Applicant after: Institute of Electronic and Information Engineering In Dongguan, UESTC Address before: 611731 Chengdu province high tech Zone (West) West source Avenue, No. 2006 Applicant before: University of Electronic Science and Technology of China |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20160203 Termination date: 20191127 |