CN114759081B - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体结构及其制备方法，半导体结构包括：第一导电类型的基底；第一导电类型的外延结构，位于第一导电类型的基底的上表面；第二导电类型的屏蔽结构，位于第一导电类型的外延结构相对的两侧；第二导电类型的阱区，位于第一导电类型的外延结构的上表面及第二导电类型的屏蔽结构的上表面；栅极，贯穿第二导电类型的阱区，并延伸至第一导电类型的外延结构内。本发明的半导体结构的栅极不易被击穿，耐压性得到提高，并且结构杂质分布均匀，可以避免离子注入对栅极造成离子损伤。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体技术的发展，半导体器件在栅极底部容易存在电场集中现象，在器件处于阻断状态下时，栅极沟槽拐角的场强很高，导致沟槽容易被击穿，器件的耐压性被降低。
一般采用高能离子注入来防止击穿，保护半导体器件的栅极，但是因为高能离子会造成较大的晶格损伤，对器件的稳定性产生不利影响；同时，高能离子的注入会使器件底部杂质分布很难被控制，离子注入随着注入深度的增加，横向扩散严重，不容易获得理想的分布形貌。
发明内容
基于此，有必要针对栅极容易损伤且没有良好改善方法的问题提供一种半导体结构及其制备方法。
为了实现上述目的，一方面，本发明提供了一种半导体结构，包括：
第一导电类型的基底；
第一导电类型的外延结构，位于所述第一导电类型的基底的上表面；
第二导电类型的屏蔽结构，位于所述第一导电类型的外延结构相对的两侧；
第二导电类型的阱区，位于所述第一导电类型的外延结构的上表面及所述第二导电类型的屏蔽结构的上表面；
栅极，贯穿所述第二导电类型的阱区，并延伸至所述第一导电类型的外延结构内。
本发明的半导体结构，可以通过控制第一导电类型的外延结构内的第一导电类型的杂质浓度，以帮助降低半导体结构的导通电阻；第二导电类型的屏蔽结构位于第一导电类型的外延结构相对的两侧，既可以对第一导电类型的外延结构进行保护，也可以对栅极进行保护；栅极贯穿第二导电类型的阱区，并延伸至第一导电类型的外延结构内，第二导电类型的屏蔽结构位于第一导电类型的外延结构相对的两侧，也可以对栅极进行保护；第二导电类型的阱区位于第一导电类型的外延结构的上表面及第二导电类型的屏蔽结构的上表面，第二导电类型的阱区可以精确控制掺杂浓度，并且杂质分布均匀，可以避免离子注入对栅极造成离子损伤。
在其中一个实施例中，所述第一导电类型的外延结构包括多层由下至上依次叠置的第一导电类型的外延层；所述第二导电类型的屏蔽结构包括多层由下至上依次叠置的第二导电类型的屏蔽层。
在其中一个实施例中，各层所述第二导电类型的屏蔽层的宽度由下至上依次递减。
在其中一个实施例中，所述第二导电类型的阱区采用一步外延工艺而形成。
在其中一个实施例中，所述栅极包括：
栅极导电层，贯穿所述第二导电类型的阱区，并延伸至所述第一导电类型的外延结构内；
栅氧化层，位于所述栅极导电层与所述第二导电类型的阱区之间及所述栅极导电层与所述第二导电类型的屏蔽结构之间。
在其中一个实施例中，所述栅极为V型槽栅极。
在其中一个实施例中，所述半导体结构还包括：
源区，位于所述第二导电类型的阱区内，且位于所述栅极相对的两侧；
第二导电类型的欧姆接触区，位于所述源区远离所述栅极的一侧；
源极，位于所述第二导电类型的阱区上，并与所述源区相接触；
漏极，位于所述第一导电类型的基底的下表面。
在其中一个实施例中，所述半导体结构还包括：第二导电类型的埋层，位于所述第一导电类型的基底内，与所述第一导电类型的基底的上表面具有间距。
本发明还提供了一种半导体结构的制备方法，包括如下步骤：
提供第一导电类型的基底；
于所述第一导电类型的基底的上表面形成第一导电类型的外延结构及第二导电类型的屏蔽结构，所述第二导电类型的屏蔽结构位于所述第一导电类型的外延结构相对的两侧；
采用一步外延工艺于所述第一导电类型的外延结构的上表面及所述第二导电类型的屏蔽结构的上表面形成第二导电类型的阱区；
形成栅极，所述栅极贯穿所述第二导电类型的阱区，并延伸至所述第一导电类型的外延结构内。
在其中一个实施例中，所述于所述第一导电类型的基底的上表面形成第一导电类型的外延结构及第二导电类型的屏蔽结构包括：
于所述第一导电类型的基底的上表面形成第一导电类型的外延材料层；对当前步骤形成的第一导电类型的外延材料层的相对的两端区域进行第二导电类型离子注入，以得到第一导电类型的外延层及位于第一导电类型的外延层相对的两端的第二导电类型的屏蔽层；
于上一步骤得到的第一导电类型的外延层和第二导电类型的屏蔽层的上表面形成又一第一导电类型的外延材料层，并于当前步骤形成的第一导电类型的外延材料层的相对的两端区域进行第二导电类型离子注入，以得到又一第一导电类型的外延层及位于当前步骤得到的第一导电类型的外延层相对的两端的又一第二导电类型的屏蔽层；
重复上一步骤若干次，以得到所述第一导电类型的外延结构及所述第二导电类型的屏蔽结构；所述第一导电类型的外延结构包括多层依次叠置的第一导电类型的外延层，所述第二导电类型的屏蔽结构包括多层依次叠置的第二导电类型的屏蔽层。
在其中一个实施例中，各层所述第二导电类型的屏蔽层的宽度由下至上依次递减。
在其中一个实施例中，采用一步外延工艺于所述第一导电类型的外延结构的上表面及所述第二导电类型的屏蔽结构的上表面形成第二导电类型的阱区之后，形成栅极之前，还包括：于所述第二导电类型的阱区内形成第一导电类型的注入区及第二导电类型的欧姆接触区，所述第二导电类型的欧姆接触区位于所述第一导电类型的注入区相对的两侧；
形成所述栅极之后，保留的所述第一导电类型的注入区为源区，所述源区位于所述栅极相对的两侧。
在其中一个实施例中，所述形成栅极包括如下步骤：
形成栅极沟槽，所述栅极沟槽贯穿所述第一导电类型的注入区及所述第二导电类型的阱区，并延伸至所述第一导电类型的外延结构内；所述栅极沟槽的宽度小于所述第一导电类型的注入区的宽度；
于所述栅极沟槽的侧壁及底部形成栅氧化层；
于所述栅氧化层的表面形成栅极导电层，所述栅极导电层填满所述栅极沟槽。
在其中一个实施例中，形成所述栅极之后，还包括如下步骤：
于所述第二导电类型的阱区上形成源极，所述源极与所述源区相接触；
于所述第一导电类型的基底的下表面形成漏极。
在其中一个实施例中，于所述第一导电类型的基底的上表面形成第一导电类型的外延结构及第二导电类型的屏蔽结构之前，还包括如下步骤：
于所述第一导电类型的基底内形成第二导电类型的埋层，所述第二导电类型的埋层与所述第一导电类型的基底的上表面具有间距。
本发明的半导体结构的制备方法，于第一导电类型的基底的上表面形成第一导电类型的外延结构及第二导电类型的屏蔽结构，第一导电类型的外延结构内的第一导电类型的杂质浓度可以被准确控制，以帮助降低半导体结构的导通电阻；第二导电类型的屏蔽结构位于第一导电类型的外延结构相对的两侧，可以对第一导电类型的外延结构进行保护；栅极贯穿第一导电类型的注入区及第二导电类型的阱区，并延伸至第一导电类型的外延结构内，第二导电类型的屏蔽结构位于第一导电类型的外延结构相对的两侧，也可以对栅极进行保护；于第一导电类型的外延结构的上表面及第二导电类型的屏蔽结构的上表面形成第二导电类型的阱区，第二导电类型的阱区没有注入损伤，浓度分布均匀，可帮助半导体结构及器件获得良好的导通特性和稳定的阈值电压，并且可以通过精确控制第二导电类型的阱区内的掺杂浓度，使杂质分布均匀，可以避免离子注入对栅极造成离子损伤。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2为一实施例中提供的半导体结构的制备方法中步骤S101所得结构的截面示意图；
图3为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的截面示意图；
图4为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的截面示意图；
图5为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的截面示意图；
图6为一实施例中提供的半导体结构的制备方法中于第一导电类型的基底的上表面形成第一导电类型的外延结构及第二导电类型的屏蔽结构的流程示意图；
图7为一实施例中提供的半导体结构的制备方法中步骤S1021所得结构的截面示意图；
图8为一实施例中提供的半导体结构的制备方法中步骤S1021所得结构的截面示意图；
图9为一实施例中提供的半导体结构的制备方法中步骤S1022所得结构的截面示意图；
图10为一实施例中提供的半导体结构的制备方法中步骤S1022所得结构的截面示意图；
图11为一实施例中提供的半导体结构的制备方法中步骤S1023所得结构的截面示意图；
图12为一实施例中提供的半导体结构的制备方法中于第二导电类型的阱区内形成第一导电类型的注入区及第二导电类型的欧姆接触区，第二导电类型的欧姆接触区位于第一导电类型的注入区相对的两侧所得结构的截面示意图；
图13为一实施例中提供的半导体结构的制备方法中形成栅极之后，保留的第一导电类型的注入区为源区，源区位于栅极相对的两侧所得结构的截面示意图；
图14为一实施例中提供的半导体结构的制备方法中形成栅极的流程示意图；
图15为一实施例中提供的半导体结构的制备方法中步骤S1041所得结构的截面示意图；
图16为一实施例中提供的半导体结构的制备方法中步骤S1042所得结构的截面示意图；
图17为一实施例中提供的半导体结构的制备方法中步骤S1043所得结构的截面示意图；
图18为一实施例中提供的半导体结构的制备方法中形成栅极之后的步骤的流程示意图；
图19为一实施例中提供的半导体结构的制备方法中步骤S105所得结构的截面示意图；
图20为一实施例中提供的半导体结构的制备方法中步骤S106所得结构的截面示意图；
图21为一实施例中提供的半导体结构的制备方法中于栅极导电层上形成栅极引出电极所得结构的截面示意图；
图22为一实施例中提供的半导体结构的制备方法中于钝化层内形成第一开口及第二开口，第一开口至少暴露出源区，第二开口至少暴露出栅极导电层，源极位于第一开口内，栅极引出电极位于第二开口内所得结构的截面示意图；
图23为一实施例中提供的半导体结构的制备方法中于第一导电类型的基底内形成第二导电类型的埋层获得结构的截面结构示意图；
图24为一实施例中提供的半导体结构的截面结构示意图。
附图标记说明：
1、第一导电类型的基底；2、第一导电类型的外延结构；20、第一导电类型的外延材料层；21、第一导电类型的外延层；3、第二导电类型的屏蔽结构；31、第二导电类型的屏蔽层；4、第二导电类型的阱区；41、第一导电类型的注入区；42、第二导电类型的欧姆接触区；43、源区；5、栅极；51、栅极沟槽；52、栅氧化层；53、栅极导电层；6、源极；7、漏极；8、栅极引出电极；9、钝化层；10、第二导电类型的埋层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
本发明针对栅极容易损伤且没有良好改善方法的问题提供一种半导体结构及其制备方法。
请参阅图1，本发明提供一种半导体结构的制备方法，可以包括如下步骤：
S101：提供第一导电类型的基底；
S102：于第一导电类型的基底的上表面形成第一导电类型的外延结构及第二导电类型的屏蔽结构，第二导电类型的屏蔽结构位于第一导电类型的外延结构相对的两侧；
S103：采用一步外延工艺于第一导电类型的外延结构的上表面及第二导电类型的屏蔽结构的上表面形成第二导电类型的阱区；
S104：形成栅极，栅极贯穿第二导电类型的阱区，并延伸至第一导电类型的外延结构内。
本发明的半导体结构的制备方法，于第一导电类型的基底的上表面形成第一导电类型的外延结构及第二导电类型的屏蔽结构，第一导电类型的外延结构内的第一导电类型的杂质浓度可以被准确控制，以帮助降低半导体结构的导通电阻；第二导电类型的屏蔽结构位于第一导电类型的外延结构相对的两侧，可以对第一导电类型的外延结构进行保护；栅极贯穿第一导电类型的注入区及第二导电类型的阱区，并延伸至第一导电类型的外延结构内，第二导电类型的屏蔽结构位于第一导电类型的外延结构相对的两侧，也可以对栅极进行保护；于第一导电类型的外延结构的上表面及第二导电类型的屏蔽结构的上表面形成第二导电类型的阱区，第二导电类型的阱区没有注入损伤，浓度分布均匀，可帮助半导体结构及器件获得良好的导通特性和稳定的阈值电压，并且可以通过精确控制第二导电类型的阱区内的掺杂浓度，使杂质分布均匀，可以避免离子注入对栅极造成离子损伤。
在步骤S101中，请参阅图1中的S101步骤及图2，提供第一导电类型的基底1。
在一个实施例中，第一导电类型为N型，第二导电类型为P型；在其他实施例中，第一导电类型可以为P型，第二导电类型可以为N型。
在步骤S102中，请参阅图1中的S102步骤及图3，于第一导电类型的基底1的上表面形成第一导电类型的外延结构2及第二导电类型的屏蔽结构3，第二导电类型的屏蔽结构3位于第一导电类型的外延结构2相对的两侧。
具体地，第二导电类型的屏蔽结构3位于第一导电类型的外延结构2相对的两侧可以对外延结构进行保护。
在步骤S103中，请参阅图1中的S103步骤及图4，采用一步外延工艺于第一导电类型的外延结构2的上表面及第二导电类型的屏蔽结构3的上表面形成第二导电类型的阱区4。
具体地，第二导电类型的阱区4采用一步外延工艺而形成，一步外延工艺制备第二导电类型的阱区4可以精确控制掺杂浓度，并且使杂质分布均匀。
在步骤S104中，请参阅图1中的S104步骤及图5，形成栅极5，栅极5贯穿第二导电类型的阱区4，并延伸至第一导电类型的外延结构2内。
具体地，与栅极5直接接触的第二导电类型的阱区4采用一步外延工艺而形成，不需进行掺杂便可直接获得第二导电类型的阱区4，避免离子注入对栅极5造成离子损伤，也可帮助半导体结构获得良好的导通特性及较为稳定的阈值电压。
在一个实施例中，栅极5的上表面可以与第二导电类型的阱区4的上表面相平齐，栅极5的下表面可以高于第一导电类型的外延结构2的下表面。
在一个实施例中，如图6所示，步骤S102中，于第一导电类型的基底的上表面形成第一导电类型的外延结构及第二导电类型的屏蔽结构可以包括如下步骤：
S1021：于所述第一导电类型的基底1的上表面形成第一导电类型的外延材料层20，如图7所示；对当前步骤形成的第一导电类型的外延材料层20的相对的两端区域进行第二导电类型离子注入，以得到第一导电类型的外延层21及位于第一导电类型的外延层21相对的两端的第二导电类型的屏蔽层31，如图8所示；
S1022：于上一步骤得到的第一导电类型的外延层21和第二导电类型的屏蔽层31的上表面形成又一第一导电类型的外延材料层20，如图9所示；并于当前步骤形成的第一导电类型的外延材料层20的相对的两端区域进行第二导电类型离子注入，以得到又一第一导电类型的外延层21及位于当前步骤得到的第一导电类型的外延层21相对的两端的又一第二导电类型的屏蔽层31，如图10所示；
S1023：重复上一步骤若干次，以得到第一导电类型的外延结构2及第二导电类型的屏蔽结构3；第一导电类型的外延结构2包括多层依次叠置的第一导电类型的外延层21，第二导电类型的屏蔽结构3包括多层依次叠置的第二导电类型的屏蔽层31，如图11所示。
具体地，由于第一导电类型的外延层21是逐层形成的，可以使第一导电类型的外延结构2内的杂质浓度为可控的；并且逐层注入第一导电类型掺杂离子，能够获得更加理想化的掺杂效果。
在一个实施例中，可参阅图11，各层第二导电类型的屏蔽层31的宽度由下至上依次递减。
具体地，为了减少离子注入损伤，各层第二导电类型的屏蔽层31的宽度由下至上依次递减，且各层第二导电类型的屏蔽层31均采用低能注入，以使杂质分布均匀。
由于后续形成的栅极5延伸至第一导电类型的外延结构2内，通过将各层第二导电类型的屏蔽层31的宽度设置为由下至上依次递减，即通过将第二导电类型的屏蔽结构3设置为上窄下宽的形状，可以为沟道区预留足够的空间，从而降低半导体结构的导通电阻。
在一个实施例中，采用一步外延工艺于第一导电类型的外延结构2的上表面及第二导电类型的屏蔽结构3的上表面形成第二导电类型的阱区4之后，形成栅极5之前，还包括：于第二导电类型的阱区4内形成第一导电类型的注入区41及第二导电类型的欧姆接触区42，第二导电类型的欧姆接触区42位于第一导电类型的注入区41相对的两侧，如图12所示；形成栅极5之后，保留的第一导电类型的注入区为源区43，源区43位于栅极相对的两侧，如图13所示。
在一个实施例中，参阅图12，第二导电类型的欧姆接触区42的上表面可以与第一导电类型的注入区41的上表面相平齐；第二导电类型的欧姆接触区42的下表面可以低于第一导电类型的注入区41的下表面；第二导电类型的欧姆接触区42的下表面可以高于第一导电类型的外延结构2的上表面及第二导电类型的屏蔽结构3的上表面。
在一个实施例中，如图14所示，步骤S104中，形成栅极5可以包括如下步骤：
S1041：形成栅极沟槽，栅极沟槽贯穿第一导电类型的注入区及第二导电类型的阱区，并延伸至第一导电类型的外延结构内；栅极沟槽的宽度小于第一导电类型的注入区的宽度；
S1042：于栅极沟槽的侧壁及底部形成栅氧化层；
S1043：于栅氧化层的表面形成栅极导电层，栅极导电层填满栅极沟槽。
在步骤S1041中，请参阅图14中的S1041步骤及图15，形成栅极沟槽51，栅极沟槽51贯穿第一导电类型的注入区41及第二导电类型的阱区4，并延伸至第一导电类型的外延结构2内；栅极沟槽51的宽度小于第一导电类型的注入区41的宽度。
在一个实施例中，栅极沟槽51可以包括但不仅限于V型槽、U型槽或矩形槽；本实施例中，栅极沟槽51优选为V型槽。
在步骤S1042中，请参阅图14中的S1042步骤及图16，于栅极沟槽51的侧壁及底部形成栅氧化层52。
在步骤S1043中，请参阅图14中的S1043步骤及图17，于栅氧化层52的表面形成栅极导电层53，栅极导电层53填满栅极沟槽51。
在一个实施例中，栅极5可以包括但不仅限于V型槽栅极、U型槽栅极或矩形槽栅极；示例性的，栅极5为V型槽栅极。
在一个实施例中，如图18所示，形成栅极5之后，可以包括如下步骤：
S105：于第二导电类型的阱区上形成源极，源极与源区相接触；
S106：于第一导电类型的基底的下表面形成漏极。
在步骤S105中，请参阅图18中的S105步骤及图19，于第二导电类型的阱区4上形成源极6，源极6与源区43相接触。
在步骤S106中，请参阅图18中的S106步骤及图20，于第一导电类型的基底1的下表面形成漏极7。
具体地，源极6即为源区43的引出电极；源极6及漏极7的材料均可以是金属材料。
在一个实施例中，于第二导电类型的阱区4上形成源极6的同时，可以包括：于栅极导电层53上形成栅极引出电极8的步骤，如图21所示。
在一个实施例中，于第二导电类型的阱区4上形成源极6及栅极引出电极8之前，还可以包括如下步骤：于第二导电类型的阱区4上形成钝化层9；于钝化层9内形成第一开口（未示出）及第二开口（未示出），第一开口至少暴露出源区43，第二开口至少暴露出栅极导电层53；源极6位于第一开口内，栅极引出电极8位于第二开口内，如图22所示，源极6位于钝化层9远离栅极引出电极8的一侧。
在一个示例中，栅极引出电极8的材料可以是金属材料；钝化层9可以包括但不仅限于氧化硅层、氮氧化硅层和碳氧化硅层中的至少一种。
在一个实施例中，于第一导电类型的基底1的上表面形成第一导电类型的外延结构2及第二导电类型的屏蔽结构3之前，还包括于第一导电类型的基底1内形成第二导电类型的埋层10的步骤，第二导电类型的埋层10与第一导电类型的基底1的上表面具有间距，如图23所示。
具体地，第二导电类型的埋层10形成于第一导电类型的外延结构2及第二导电类型的屏蔽结构3形成之前，因此所需注入能量较小，使得第二导电类型的埋层10内的掺杂离子分布相对集中，形貌良好，并能很大程度地减少离子注入造成的晶格损失。
在一个实施例中，如图24所示，第二导电类型的埋层10可以位于栅极5的正下方，即第二导电类型的埋层10在第一导电类型的基底1上的正投影与栅极5在第一导电类型的基底1上的正投影具有重叠，第二导电类型的埋层10可以对栅极5进行保护，降低半导体结构的晶格损伤，增加栅极5抗浪涌的能力；并且，在半导体器件处于阻断状态下时，栅极5正下方的第二导电类型的埋层10可以与第二导电类型的屏蔽结构3的耗尽区相连，从而使半导体器件达到更好的耐压效果。
本发明还提供了一种半导体结构，参阅图5，半导体结构包括第一导电类型的基底1、第一导电类型的外延结构2、第二导电类型的屏蔽结构3、第二导电类型的阱区4及栅极5；第一导电类型的外延结构2位于第一导电类型的基底1的上表面；第二导电类型的屏蔽结构3位于第一导电类型的外延结构2相对的两侧；第二导电类型的阱区4位于第一导电类型的外延结构2的上表面及第二导电类型的屏蔽结构3的上表面；栅极5贯穿第二导电类型的阱区4，并延伸至第一导电类型的外延结构2内。
本发明的半导体结构，可以通过控制第一导电类型的外延结构2内的第一导电类型的杂质浓度，以帮助降低半导体结构的导通电阻；第二导电类型的屏蔽结构3位于第一导电类型的外延结构2相对的两侧，可以对第一导电类型的外延结构2进行保护；栅极5贯穿第二导电类型的阱区4，并延伸至第一导电类型的外延结构2内，第二导电类型的屏蔽结构3位于第一导电类型的外延结构2相对的两侧，也可以对栅极5进行保护；并且，第二导电类型的阱区4位于第一导电类型的外延结构2的上表面及第二导电类型的屏蔽结构3的上表面，第二导电类型的阱区4可以精确控制掺杂浓度，并且杂质分布均匀，可以避免离子注入对栅极5造成离子损伤。
在一些示例中，第一导电类型可以为N型，第二导电类型可以为P型；在其他实施例中，第一导电类型可以为P型，第二导电类型可以为N型。
在一个实施例中，参阅图11，第一导电类型的外延结构2包括多层由下至上依次叠置的第一导电类型的外延层21；第二导电类型的屏蔽结构3包括多层由下至上依次叠置的第二导电类型的屏蔽层31。
在一个实施例中，仍参阅图11，各层第二导电类型的屏蔽层31的宽度由下至上依次递减。
具体地，为了减少离子注入损伤，各层第二导电类型的屏蔽层31的宽度由下至上依次递减，且各层第二导电类型的屏蔽层31均采用低能注入，以使杂质分布均匀。
由于栅极5延伸至第一导电类型的外延结构2内，通过将各层第二导电类型的屏蔽层31的宽度设置为由下至上依次递减，即通过将屏蔽结构3设置为上窄下宽的形状，可以为沟道区预留足够的空间，从而降低半导体结构的导通电阻。
在一个实施例中，第二导电类型的阱区4采用一步外延工艺而形成，一步外延工艺制备第二导电类型的阱区4可以精确控制掺杂浓度，并且使杂质分布均匀。
在一个实施例中，参阅图17，栅极5包括栅极导电层53和栅氧化层52；栅极导电层53贯穿第二导电类型的阱区4，并延伸至第一导电类型的外延结构2内；栅氧化层52位于栅极导电层53与第二导电类型的阱区4之间及栅极导电层53与第二导电类型的屏蔽结构3之间。
在一个实施例中，栅极5可以包括但不仅限于V型槽栅极、U型槽栅极或矩形槽栅极；示例性的，栅极5为V型槽栅极。
在一个实施例中，栅极5的上表面可以与第二导电类型的阱区4的上表面相平齐，栅极5的下表面可以高于第一导电类型的外延结构2的下表面。
在一个实施例中，参阅图20，半导体结构还包括源区43及第二导电类型的欧姆接触区42、源极6及漏极7；源区43位于第二导电类型的阱区4内，且位于栅极5相对的两侧；第二导电类型的欧姆接触区42位于源区43远离栅极5的一侧；源极6位于第二导电类型的阱区4上，并与源区43相接触；漏极7位于第一导电类型的基底1的下表面。
在一个实施例中，参阅图20，第二导电类型的欧姆接触区42的上表面可以与源区43的上表面相平齐；第二导电类型的欧姆接触区42的下表面可以低于源区43的下表面；第二导电类型的欧姆接触区42的下表面可以高于第一导电类型的外延结构2的上表面及第二导电类型的屏蔽结构3的上表面。
具体地，源极6即为源区43的引出电极；源极6及漏极7的材料均可以是金属材料。
在一个实施例中，参阅图22，半导体结构还包括栅极引出电极8及钝化层9；栅极引出电极8位于栅极导电层53上；钝化层9位于栅极引出电极8的相对的两侧；源极6可以位于钝化层9远离栅极引出电极8的一侧。
在一个示例中，栅极引出电极8的材料可以是金属材料；钝化层9可以包括但不仅限于氧化硅层、氮氧化硅层和碳氧化硅层中的至少一种。
在一个实施例中，参阅图23，半导体结构还包括第二导电类型的埋层10，位于第一导电类型的基底1内，与第一导电类型的基底1的上表面具有间距。
在一个实施例中，参阅图24，第二导电类型的埋层10位于栅极5的正下方，即第二导电类型的埋层10在第一导电类型的基底1上的正投影与栅极5在第一导电类型的基底1上的正投影具有重叠，在半导体器件处于阻断状态下时，栅极5正下方的第二导电类型的埋层10可以与第二导电类型的屏蔽结构3的耗尽区相连，从而使半导体器件达到更好的耐压效果。
应该理解的是，虽然流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供第一导电类型的基底；
于所述第一导电类型的基底的上表面形成第一导电类型的外延材料层；对当前步骤形成的第一导电类型的外延材料层的相对的两端区域进行第二导电类型离子注入，以得到第一导电类型的外延层及位于第一导电类型的外延层相对的两端的第二导电类型的屏蔽层；
于上一步骤得到的第一导电类型的外延层和第二导电类型的屏蔽层的上表面形成又一第一导电类型的外延材料层，并于当前步骤形成的第一导电类型的外延材料层的相对的两端区域进行第二导电类型离子注入，以得到又一第一导电类型的外延层及位于当前步骤得到的第一导电类型的外延层相对的两端的又一第二导电类型的屏蔽层；
重复上一步骤若干次，以得到所述第一导电类型的外延结构及所述第二导电类型的屏蔽结构；所述第一导电类型的外延结构包括多层依次叠置的第一导电类型的外延层，所述第二导电类型的屏蔽结构包括多层依次叠置的第二导电类型的屏蔽层，所述第二导电类型的屏蔽结构位于所述第一导电类型的外延结构相对的两侧；各层所述第二导电类型的屏蔽层的宽度由下至上依次递减，且各层所述第二导电类型的屏蔽层均采用低能注入；
采用一步外延工艺于所述第一导电类型的外延结构的上表面及所述第二导电类型的屏蔽结构的上表面形成第二导电类型的阱区；
形成栅极，所述栅极贯穿所述第二导电类型的阱区，并延伸至所述第一导电类型的外延结构内。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，采用一步外延工艺于所述第一导电类型的外延结构的上表面及所述第二导电类型的屏蔽结构的上表面形成第二导电类型的阱区之后，形成栅极之前，还包括：于所述第二导电类型的阱区内形成第一导电类型的注入区及第二导电类型的欧姆接触区，所述第二导电类型的欧姆接触区位于所述第一导电类型的注入区相对的两侧；
形成所述栅极之后，保留的所述第一导电类型的注入区为源区，所述源区位于所述栅极相对的两侧。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述形成栅极包括如下步骤：
形成栅极沟槽，所述栅极沟槽贯穿所述第一导电类型的注入区及所述第二导电类型的阱区，并延伸至所述第一导电类型的外延结构内；所述栅极沟槽的宽度小于所述第一导电类型的注入区的宽度；
于所述栅极沟槽的侧壁及底部形成栅氧化层；
于所述栅氧化层的表面形成栅极导电层，所述栅极导电层填满所述栅极沟槽。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述栅极之后，还包括如下步骤：
于所述第二导电类型的阱区上形成源极，所述源极与所述源区相接触；
于所述第一导电类型的基底的下表面形成漏极。
7.根据权利要求1至6中任一项所述的半导体结构的制备方法，其特征在于，于所述第一导电类型的基底的上表面形成第一导电类型的外延结构及第二导电类型的屏蔽结构之前，还包括如下步骤：
于所述第一导电类型的基底内形成第二导电类型的埋层，所述第二导电类型的埋层与所述第一导电类型的基底的上表面具有间距。
8.一种半导体结构，其特征在于，采用上述权利要求1至7中任一项所述的半导体结构的制备方法制备而成，半导体结构包括：
第一导电类型的基底；
第一导电类型的外延结构，位于所述第一导电类型的基底的上表面；
第二导电类型的屏蔽结构，位于所述第一导电类型的外延结构相对的两侧；
第二导电类型的阱区，位于所述第一导电类型的外延结构的上表面及所述第二导电类型的屏蔽结构的上表面；
栅极，贯穿所述第二导电类型的阱区，并延伸至所述第一导电类型的外延结构内；
所述第一导电类型的外延结构包括多层由下至上依次叠置的第一导电类型的外延层；所述第二导电类型的屏蔽结构包括多层由下至上依次叠置的第二导电类型的屏蔽层，各层所述第二导电类型的屏蔽层的宽度由下至上依次递减，且各层所述第二导电类型的屏蔽层均采用低能注入。
9.根据权利要求8所述的半导体结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
10.根据权利要求8所述的半导体结构，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
11.根据权利要求8所述的半导体结构，其特征在于，所述第二导电类型的阱区采用一步外延工艺而形成。
12.根据权利要求8所述的半导体结构，其特征在于，所述栅极包括：
栅极导电层，贯穿所述第二导电类型的阱区，并延伸至所述第一导电类型的外延结构内；
栅氧化层，位于所述栅极导电层与所述第二导电类型的阱区之间及所述栅极导电层与所述第二导电类型的屏蔽结构之间。
13.根据权利要求12所述的半导体结构，其特征在于，所述栅极为V型槽栅极。
14.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：
源区，位于所述第二导电类型的阱区内，且位于所述栅极相对的两侧；
第二导电类型的欧姆接触区，位于所述源区远离所述栅极的一侧；
源极，位于所述第二导电类型的阱区上，并与所述源区相接触；
漏极，位于所述第一导电类型的基底的下表面。
15.根据权利要求8至14中任一项所述的半导体结构，其特征在于，所述半导体结构还包括：第二导电类型的埋层，位于所述第一导电类型的基底内，与所述第一导电类型的基底的上表面具有间距。
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* Cited by examiner, † Cited by third party
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US20030030051A1 (en) * 2001-08-09 2003-02-13 International Rectifier Corporation Superjunction device with improved avalanche capability and breakdown voltage
US6969657B2 (en) * 2003-03-25 2005-11-29 International Rectifier Corporation Superjunction device and method of manufacture therefor
JP2008108962A (ja) * 2006-10-26 2008-05-08 Toshiba Corp 半導体装置
CN103579353B (zh) * 2013-11-27 2016-02-03 电子科技大学 一种具有p型辅助埋层的半超结vdmos
DE112019003790T5 (de) * 2018-11-29 2021-04-22 Fuji Electric Co., Ltd. Superjunction-siliziumkarbid-halbleitervorrichtung und verfahren zum herstellen einer superjunction-siliziumkarbid-halbleitervorrichtung
CN114447104A (zh) * 2022-01-28 2022-05-06 华虹半导体(无锡)有限公司 超级结沟槽栅mosfet及其制备方法

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