CN105097914B - 横向扩散金属氧化物半导体器件及其制造方法 - Google Patents

横向扩散金属氧化物半导体器件及其制造方法 Download PDF

Info

Publication number
CN105097914B
CN105097914B CN201410185331.7A CN201410185331A CN105097914B CN 105097914 B CN105097914 B CN 105097914B CN 201410185331 A CN201410185331 A CN 201410185331A CN 105097914 B CN105097914 B CN 105097914B
Authority
CN
China
Prior art keywords
posts
areas
region
grid
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410185331.7A
Other languages
English (en)
Other versions
CN105097914A (zh
Inventor
张广胜
张森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Corp
Original Assignee
CSMC Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Corp filed Critical CSMC Technologies Corp
Priority to CN201410185331.7A priority Critical patent/CN105097914B/zh
Priority to KR1020167021997A priority patent/KR101929639B1/ko
Priority to PCT/CN2015/078216 priority patent/WO2015169196A1/zh
Priority to US15/119,868 priority patent/US9837532B2/en
Publication of CN105097914A publication Critical patent/CN105097914A/zh
Application granted granted Critical
Publication of CN105097914B publication Critical patent/CN105097914B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种横向扩散金属氧化物半导体器件及其制造方法，包括衬底、衬底内的埋层区、埋层区上的阱区、阱区上的栅区、位于栅区两侧的源区和漏区、以及超级结结构，源区设于阱区内，漏区设于超级结结构内，栅区包括栅氧层和栅氧层上的栅极，超级结结构包括多个N柱和P柱，N柱和P柱在水平且垂直于源区和漏区连线的方向上交替排列，每个N柱包括上下对接的顶层N区和底层N区，每个P柱包括上下对接的顶层P区和底层P区。本发明将超级结结构的N柱和P柱分解为两次注入形成，每次注入时所需结深只为传统工艺的一半，故可采用较低的注入能量来形成很深的P、N柱，从而提高器件的击穿电压。漂移区为P柱和N柱相互交错的结构，实现高击穿电压。

Description

横向扩散金属氧化物半导体器件及其制造方法
技术领域
本发明涉及半导体器件，特别是涉及一种高压LDMOS器件，还涉及一种高压LDMOS器件的制造方法。
背景技术
横向扩散金属氧化物半导体(LDMOS)器件的主要特征是在沟道区和漏区之间有一段较长的轻掺杂漂移区，该漂移区的掺杂类型与漏区一致，可以起到分担击穿电压的作用。
超级结LDMOS是将传统LDMOS的低掺杂N型漂移区替换为交替排布的N型柱区和P型柱区。理论上，由于P/N柱区之间的电荷补偿，超级结LDMOS可以获得很高的击穿电压，而掺杂浓度更高的N型柱区则可以获得较低的导通电阻，因此超级结LDMOS可以在高击穿电压和低导通电阻之间取得很好的平衡。
超级结LDMOS实质上相当于在漂移区植入了pn结，当器件工作在最大击穿电压下时，漂移区能够尽可能完全耗尽，这样，除了N型柱区承担了主要的电压外，pn结界面处的耗尽层亦承担了部分电压，故较之传统的LDMOS能够承担更高的击穿电压。
为了使得器件能获得高击穿电压，可以缩小P/N柱区的宽度，增加P/N柱区的深度。但是过深的柱区势必伴随高能量的离子注入，造成器件内部的损伤，且柱区内部杂质分布不均匀，从而降低器件的实际抗击穿能力。
发明内容
基于此，有必要提供一种能够承受较高击穿电压的横向扩散金属氧化物半导体器件。
一种横向扩散金属氧化物半导体器件，包括衬底、衬底内第二掺杂类型的埋层区、所述埋层区上第二掺杂类型的阱区、所述阱区上的栅区、位于栅区两侧的第一掺杂类型的源区和漏区、以及超级结结构，所述源区设于所述阱区内，所述漏区设于所述超级结结构内，所述栅区包括栅氧层和栅氧层上的栅极，所述第一掺杂类型和第二掺杂类型为相反的导电类型，所述超级结结构包括多个N柱和P柱，所述N柱和P柱在水平且垂直于源区和漏区连线的方向上交替排列，每个N柱包括上下对接的顶层N区和底层N区，每个P柱包括上下对接的顶层P区和底层P区。
在其中一个实施例中，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
在其中一个实施例中，还包括设于所述阱区内的P型的体引出区，所述体引出区设于所述源区远离漏区的一侧。
在其中一个实施例中，所述N柱包括长条N柱和交错N柱，所述长条N柱沿所述源区和漏区的连线方向延伸，在水平且垂直于源区和漏区连线的方向上间隔排列，相邻的两长条N柱之间被所述交错N柱和P柱填充，所述交错N柱和P柱在所述源区和漏区的连线方向上交替排列。
还有必要提供一种横向扩散金属氧化物半导体器件的制造方法。
一种横向扩散金属氧化物半导体器件的制造方法，包括下列步骤：提供衬底；在衬底内形成第二掺杂类型的埋层区，以及多个底层N区和底层P区，所述底层N区和底层P区在二维坐标系的第一维方向上交替排列；在所述底层N区、底层P区和埋层区上外延形成外延层；向所述外延层内注入杂质离子并推结，形成顶层N区、顶层P区及第二掺杂类型的阱区；推结后，每个顶层N区与一个底层N区上下对接形成N柱，每个顶层P区与一个底层P区上下对接形成P柱，阱区与埋层区上下对接；在所述阱区上形成栅氧层和栅极；形成第一掺杂类型的源区、漏区和第二掺杂类型的体引出区；所述源区和漏区形成于所述栅氧层的两侧，所述源区和漏区的连线方向为二维坐标系的第二维方向。
在其中一个实施例中，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
在其中一个实施例中，所述N柱包括长条N柱和交错N柱，所述长条N柱的延伸方向为所述第二维方向，并在所述第一维方向上间隔排列，相邻的两长条N柱之间被所述交错N柱和P柱填充，所述交错N柱和P柱在所述第二维方向上交替排列。
在其中一个实施例中，所述体引出区设于所述源区远离漏区的一侧。
上述LDMOS器件，将超级结结构的N柱和P柱分解为两次注入形成，即通过第一次注入形成底层N区/P区，外延后再通过第二次注入形成顶层N区/P区，每次注入时所需的结深只为传统工艺的一半，因此可以采用较低的注入能量来形成很深的P柱、N柱，从而提高器件的击穿电压。同样的道理，其在高温推结时推结时间也较短，从而可以节约制造成本。漂移区的超级结为P柱和N柱相互交错的结构，使得器件在反向耐压时相互耗尽，正向导通时通过漂移区的顶层N区导电，从而实现高击穿电压。
附图说明
图1是实施例1中横向扩散金属氧化物半导体器件的结构示意图；
图2是图1所示横向扩散金属氧化物半导体器件的制造方法的流程图；
图3是实施例2中横向扩散金属氧化物半导体器件的结构示意图；
图4是图3所示横向扩散金属氧化物半导体器件的漂移区的剖面示意图。
具体实施方式
为使本发明的目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例1：
图1是实施例1中横向扩散金属氧化物半导体器件的结构示意图，包括衬底10、衬底内第二掺杂类型的埋层区32、埋层区32上第二掺杂类型的阱区34、阱区34上的栅区(图1未示)、位于栅区两侧的第一掺杂类型的源区41和漏区43、以及超级结结构的漂移区。在本实施例中，第一掺杂类型为N型，第二掺杂类型为P型。源区41设于阱区34内，漏区43设于超级结结构内，栅区包括栅氧层(图1未示)和栅氧层上的栅极(图1未示)。超级结结构包括多个N柱和P柱，N柱和P柱在水平且垂直于源区41和漏区43的连线方向上交替排列，即N柱和P柱在图1中二维坐标系XOY的X轴方向上交替排列。每个N柱包括上下对接的顶层N区23和底层N区21，每个P柱包括上下对接的顶层P区24和底层P区(图1中未示)。图1所示实施例中还包括设于阱区34内的P型的体引出区44，体引出区44设于源区41远离漏区43的一侧。其中，体引出区44的掺杂浓度大于阱区34的掺杂浓度，漏区43的掺杂浓度大于顶层N区23的掺杂浓度。
图2是图1所示横向扩散金属氧化物半导体器件的制造方法的流程图，包括下列步骤：
S110，提供衬底。
衬底可以采用SOI衬底、体硅衬底或蓝宝石衬底等各种类型的衬底。
S120，在衬底内形成第二掺杂类型的埋层区，以及多个底层N区和底层P区。
通过习知的离子注入或其它工艺，形成P型的埋层区32作为埋层P阱，同时在漂移区形成多个底层N区21和多个底层P区，底层N区21和底层P区在X轴方向上交替排列。
S130，在底层N区、底层P区和埋层区上外延形成外延层。
在本实施例中，外延层的掺杂类型与衬底的掺杂类型一致。
S140，向外延层内注入杂质离子并推结，形成顶层N区、顶层P区及第二掺杂类型的阱区。
在本实施例中，顶层N区23形成于底层N区21正上方，顶层P区24形成于底层P区正上方，阱区34形成于埋层区32(埋层P阱)正上方。推结后，每个顶层N区23与底层N区21上下对接作为N柱，每个顶层P区24与底层P区对接作为P柱，阱区34也与埋层区32上下对接。
S150，在阱区上形成栅氧层和栅极。
在本实施例中，是用热氧化法在阱区34上靠近漂移区(也就是靠近顶层N区23)的位置形成一层栅氧层，然后淀积多晶硅，光刻后剩余的多晶硅栅极与栅氧层一起作为栅区。
S160，形成第一掺杂类型的源区、漏区和第二掺杂类型的体引出区。
步骤S160完成后器件的示意图如图1，N型的源区41形成于阱区34内，N型的漏区43形成于超级结结构内。源区41和漏区43的连线方向应为XOY坐标系的Y轴方向。P型的体引出区44设于源区41远离漏区43的一侧。
上述LDMOS器件的制造方法，将超级结结构的N柱和P柱分解为两次注入形成，每次注入时的结深只为传统工艺的一半，因此可以采用较低的注入能量来形成很深的P柱、N柱，从而提高器件的击穿电压。同样的道理，其在高温推结时推结时间也较短，从而可以节约制造成本。漂移区的超级结为P柱和N柱相互交错的结构，并进行推结来实现双阱对接(即阱区和埋层区的对接，顶层N区/P区与底层N区/P区的对接)，使得器件在反向耐压时相互耗尽，正向导通时通过漂移区的顶层N区23导电，从而实现高击穿电压。
实施例2：
图3是实施例2中横向扩散金属氧化物半导体器件的结构示意图，图4是图3所示横向扩散金属氧化物半导体器件的漂移区的剖面示意图，注意图3和图4的投影方向不同。在该实施例中，N柱包括长条N柱和交错N柱，长条N柱包括在图3中顶部露出的顶层N区231，交错N柱包括在图3中顶部露出的顶层N区233。长条N柱沿源区41和漏区43的连线方向延伸，在X轴方向上间隔排列，相邻的两长条N柱之间被交错N柱和P柱(包括顶层P区24和底层P区22)填充，交错N柱和P柱在源区41和漏区43的连线方向上交替排列。
实施例2的超级结结构，能够进一步增大P柱和N柱之间的接触面积，也就是增大了漂移区内部pn结耗尽区的面积，因此可以获得更高的击穿电压。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (4)

1.一种横向扩散金属氧化物半导体器件的制造方法，包括下列步骤：
提供衬底；
在衬底内形成第二掺杂类型的埋层区，以及多个底层N区和底层P区，所述底层N区和底层P区在二维坐标系的第一维方向上交替排列；
在所述底层N区、底层P区和埋层区上外延形成外延层；
向所述外延层内注入杂质离子并推结，形成顶层N区、顶层P区及第二掺杂类型的阱区；推结后，每个顶层N区与一个底层N区上下对接形成N柱，每个顶层P区与一个底层P区上下对接形成P柱，阱区与埋层区上下对接；
在所述阱区上形成栅氧层和栅极；
形成第一掺杂类型的源区、漏区和第二掺杂类型的体引出区；所述源区和漏区形成于所述栅氧层的两侧，所述源区和漏区的连线方向为二维坐标系的第二维方向。
2.根据权利要求1所述的横向扩散金属氧化物半导体器件的制造方法，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
3.根据权利要求1所述的横向扩散金属氧化物半导体器件的制造方法，其特征在于，所述N柱包括长条N柱和交错N柱，所述长条N柱的延伸方向为所述第二维方向，并在所述第一维方向上间隔排列，相邻的两长条N柱之间被所述交错N柱和P柱填充，所述交错N柱和P柱在所述第二维方向上交替排列。
4.根据权利要求1所述的横向扩散金属氧化物半导体器件的制造方法，其特征在于，所述体引出区设于所述源区远离漏区的一侧。
CN201410185331.7A 2014-05-04 2014-05-04 横向扩散金属氧化物半导体器件及其制造方法 Active CN105097914B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201410185331.7A CN105097914B (zh) 2014-05-04 2014-05-04 横向扩散金属氧化物半导体器件及其制造方法
KR1020167021997A KR101929639B1 (ko) 2014-05-04 2015-05-04 측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법
PCT/CN2015/078216 WO2015169196A1 (zh) 2014-05-04 2015-05-04 横向扩散金属氧化物半导体器件及其制造方法
US15/119,868 US9837532B2 (en) 2014-05-04 2015-05-04 Laterally diffused metal oxide semiconductor device and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410185331.7A CN105097914B (zh) 2014-05-04 2014-05-04 横向扩散金属氧化物半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN105097914A CN105097914A (zh) 2015-11-25
CN105097914B true CN105097914B (zh) 2018-02-06

Family

ID=54392138

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410185331.7A Active CN105097914B (zh) 2014-05-04 2014-05-04 横向扩散金属氧化物半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US9837532B2 (zh)
KR (1) KR101929639B1 (zh)
CN (1) CN105097914B (zh)
WO (1) WO2015169196A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101827140B1 (ko) 2016-08-23 2018-02-07 현대자동차주식회사 람다 센서를 이용한 연료 분사량 제어방법 및 차량
CN107359195B (zh) * 2017-07-31 2020-12-29 电子科技大学 一种高耐压横向超结器件
CN107634100A (zh) * 2017-09-11 2018-01-26 西安电子科技大学 一种具有横纵向电场同时优化宽带隙半导体横向超结双扩散晶体管
TWI634658B (zh) * 2017-12-29 2018-09-01 新唐科技股份有限公司 半導體裝置
CN108336130B (zh) * 2018-02-13 2021-08-24 天津中科先进技术研究院有限公司 一种半导体功率器件及其制作方法
CN108767013A (zh) * 2018-06-05 2018-11-06 电子科技大学 一种具有部分埋层的sj-ldmos器件
CN111244157B (zh) * 2020-01-20 2021-12-03 电子科技大学 一种横向半导体器件及其制造方法
CN112635504A (zh) * 2020-12-08 2021-04-09 华虹半导体(无锡)有限公司 Cis器件中超深光电二极管的制作方法、cis器件
CN114122113B (zh) * 2022-01-27 2022-05-03 江苏游隼微电子有限公司 一种高可靠的mosfet功率半导体器件结构
CN116525655A (zh) * 2023-06-30 2023-08-01 江苏应能微电子股份有限公司 一种三维超结ldmos结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1901226A (zh) * 2002-03-27 2007-01-24 株式会社东芝 场效应晶体管及其应用器件
CN103165678A (zh) * 2013-03-12 2013-06-19 电子科技大学 一种超结ldmos器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355224B2 (en) * 2006-06-16 2008-04-08 Fairchild Semiconductor Corporation High voltage LDMOS
CN101740614A (zh) 2008-11-13 2010-06-16 上海华虹Nec电子有限公司 利用多晶硅场极板保护沟道区的ldmos结构
CN101789435B (zh) 2009-12-24 2011-11-16 中国科学院上海微系统与信息技术研究所 一种基于垂直栅soi cmos器件的超结结构及其制作方法
CN101819998B (zh) * 2010-04-29 2011-11-16 哈尔滨工程大学 具有应变硅结构的高压低功耗soi ldmos 晶体管
CN101916728B (zh) 2010-07-20 2012-05-30 中国科学院上海微系统与信息技术研究所 可完全消除衬底辅助耗尽效应的soi超结ldmos结构的制作工艺
CN101916780A (zh) * 2010-07-22 2010-12-15 中国科学院上海微系统与信息技术研究所 一种具有多层超结结构的ldmos器件
US8525261B2 (en) * 2010-11-23 2013-09-03 Macronix International Co., Ltd. Semiconductor device having a split gate and a super-junction structure
CN102130013B (zh) 2010-12-31 2012-07-11 中国科学院上海微系统与信息技术研究所 一种具有缓冲层的soi超结ldmos器件制作方法
CN103579351A (zh) * 2013-11-22 2014-02-12 电子科技大学 一种具有超结埋层的横向扩散金属氧化物半导体器件

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1901226A (zh) * 2002-03-27 2007-01-24 株式会社东芝 场效应晶体管及其应用器件
CN103165678A (zh) * 2013-03-12 2013-06-19 电子科技大学 一种超结ldmos器件

Also Published As

Publication number Publication date
US9837532B2 (en) 2017-12-05
CN105097914A (zh) 2015-11-25
KR20160106741A (ko) 2016-09-12
WO2015169196A1 (zh) 2015-11-12
US20170054018A1 (en) 2017-02-23
KR101929639B1 (ko) 2018-12-14

Similar Documents

Publication Publication Date Title
CN105097914B (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN103828058B (zh) 包括垂直半导体元件的半导体器件
KR101735230B1 (ko) 게이트 산화물 층에 감소된 전기장을 갖는 반도체 디바이스들
JP5815882B2 (ja) 半導体装置
US8900949B2 (en) Staggered column superjunction
CN101091258B (zh) 具有减小的密勒电容的mos栅控晶体管
CN104637821B (zh) 超级结器件的制造方法
JP2022022449A (ja) 半導体装置
CN104485328A (zh) 带有igbt单元和去饱和沟道结构的半导体器件
CN102479805A (zh) 一种超级结半导体元件及其制造方法
CN102376762B (zh) 超级结ldmos器件及制造方法
WO2016058277A1 (zh) 一种浅沟槽半超结vdmos器件及其制造方法
CN106252414A (zh) 具有场电极和改进的雪崩击穿行为的晶体管
CN106298541A (zh) 用于制备横向超级结结构的方法
CN107579119B (zh) 具有复合介质层纵向超结双扩散金属氧化物半导体场效应管及其制作方法
CN106571388A (zh) 具有resurf结构的横向扩散金属氧化物半导体场效应管
CN103545346B (zh) 隔离型n型ldmos器件及其制造方法
CN102347364B (zh) 具有漂移区域和补偿区域的半导体器件
CN104218088A (zh) 基于折叠漂移区的soi耐压结构及功率器件
CN105633153A (zh) 超级结半导体器件及其形成方法
CN105826195A (zh) 一种超结功率器件及其制作方法
CN204144267U (zh) 一种注入增强型绝缘栅双极型晶体管
CN106449759A (zh) 隔离型ldmos结构及其制造方法
CN107591450B (zh) 具有复合介质层宽带隙半导体纵向超结双扩散金属氧化物半导体场效应管及其制作方法
CN204144266U (zh) 注入增强型绝缘栅双极型晶体管

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20171013

Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Applicant after: Wuxi Huarun Shanghua Technology Co., Ltd.

Address before: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Applicant before: Wuxi CSMC Semiconductor Co., Ltd.

GR01 Patent grant
GR01 Patent grant