KR20080099475A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

비휘발성 메모리 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20080099475A
KR20080099475A KR1020070045047A KR20070045047A KR20080099475A KR 20080099475 A KR20080099475 A KR 20080099475A KR 1020070045047 A KR1020070045047 A KR 1020070045047A KR 20070045047 A KR20070045047 A KR 20070045047A KR 20080099475 A KR20080099475 A KR 20080099475A
Authority
KR
South Korea
Prior art keywords
film
control gate
device isolation
isolation layer
dummy pattern
Prior art date
Application number
KR1020070045047A
Other languages
English (en)
Inventor
진규안
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070045047A priority Critical patent/KR20080099475A/ko
Publication of KR20080099475A publication Critical patent/KR20080099475A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 고단차에 의한 게이트 식각공정의 어려움과, 그에 따른 소자 결함을 원천적으로 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 일부가 기판 상으로 돌출된 돌출부를 갖는 소자 분리막과, 상기 소자 분리막의 돌출부 사이에 고립된 플로팅 게이트와, 상기 플로팅 게이트와 상기 기판 사이에 형성된 터널링 절연막과, 상기 소자 분리막의 돌출부 상에 형성된 더미 패턴과, 상기 플로팅 게이트 상에 형성된 유전체막과, 상기 더미 패턴 사이에 고립되도록 상기 유전체막 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, SAFG

Description

비휘발성 메모리 소자 및 그 제조방법{A NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 도면.
도 2 내지 도 9는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 완충막
102 : 하드 마스크 103 : 트렌치
104 : 절연막 105 : 터널링 절연막
106 : 플로팅 게이트 107 : 질화막
108 : 산화막 109 : 더미 패턴
110 : 유전체막 111 : 폴리실리콘막
112 : 텅스텐막 113 : 컨트롤 게이트
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히, 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자 중 현재 가장 널리 사용되고 있는 소자가 낸드 플래시 메모리 소자(NAND type flash memory device)이다. 낸드 플래시 메모리 소자는 고집적을 위한 소자로서, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
낸드 플래시 메모리 소자는 기존의 LOCOS(LOCal Oxidation of Silicon) 공정 대신에 STI(Shallow Trench Isolation) 공정을 적용하여 소자 분리막을 형성하고 있다. 특히, 소자의 고집적화에 따라 최근에는 소위 SAFG(Self Aligned Floating Gate) 공정으로 불리어지고 있는 소자 분리 공정을 적용하여 소자 분리막을 형성하고 있다.
종래기술에 따른 SAFG 공정은 비트라인 방향으로 형성된 트렌치 내부에 소자 분리막을 형성한 후 이웃하는 소자 분리막 사이에 자기정렬되도록 플로팅 게이트용 폴리실리콘막을 형성한 다음, 워드 라인(word line) 방향으로 컨트롤 게이트용 폴리실리콘막을 식각할 때 플로팅 게이트용 폴리실리콘막을 함께 식각하여 플로팅 게이트를 형성한다.
그러나, 종래기술에 따른 SAFG 공정에서는 게이트 구조가 고단차를 유발하는 스택(stack) 구조인 경우에는 식각공정에 많은 어려움이 있다. 통상, 낸드 플래시 메모리 소자의 셀 게이트는 플로팅 게이트용 폴리실리콘막, 유전체막, 컨트롤 게이트용 폴리실리콘막, 그리고 비저항을 낮추기 위해 형성되는 텅스텐실리사이드층과, 하드 마스크(hard mask)용으로 질화막과 산화질화막이 적층된 구조로 이루어지기 때문에 고단차를 갖는다. 이러한 고단차를 갖는 셀 게이트를 동시에 식각하는 것은 어렵다. 더욱이 선폭이 50nm급 이하로 내려갈수록 셀 게이트 식각의 어려움은 더욱 심화될 것이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고단차에 의한 게이트 식각공정의 어려움과, 그에 따른 소자 결함을 원천적으로 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 일부가 기판 상으로 돌출된 돌출부를 갖는 소자 분리막과, 상기 소자 분리막의 돌출부 사이에 고립된 플로팅 게이트와, 상기 플로팅 게이트와 상기 기판 사이에 형성된 터널링 절연막과, 상기 소자 분리막의 돌출부 상에 형성된 더미 패턴과, 상기 플로팅 게이트 상에 형성된 유전체막과, 상기 더미 패턴 사이에 고립되도록 상기 유전체막 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 일부가 기판 상으로 돌출된 돌출부를 갖는 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 돌출부 사이의 상기 기판 상에 터널링 절연막을 형성하는 단계와, 상기 소자 분리막의 돌출부 사이에 고립되도록 상기 터널링 절연막 상에 플로팅 게이트를 형성하는 단계와, 상기 소자 분리막의 돌출부 상에 더미 패턴을 형성하는 단계와, 상기 플로팅 게이트 상에 유전체막을 형성하는 단계와, 상기 더미 패턴 사이에 고립되도록 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영어 대문자를 포함하는 경우 동일층이 식각 또는 연마공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 구조를 설명하기 위하여 도시한 도면들로서, 도 1의 (a)는 평면도이고, (b)는 (a)에 도시된 I-I' 절 취선을 따라 도시한 단면도이다. 도 1에서 X축 방향은 워드 라인(컨트롤 게이트)이 신장된 방향에 해당하고, Y축 방향은 비트 라인(bit line)이 신장된 방향에 해당한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 일부가 돌출된 돌출부를 갖는 소자 분리막(104A)과, 소자 분리막(104A)의 돌출부 사이에 고립된 플로팅 게이트(106)와, 플로팅 게이트(106)와 기판(100A) 사이에 형성된 터널링 절연막(105)과, 소자 분리막(104A)의 돌출부 상에 형성된 더미 패턴(dummy pattern)(109)과, 더미 패턴(109)을 포함한 기판(100A) 상의 단차면을 따라 형성된 유전체막(110)과, 더미 패턴(109)에 의해 이웃하는 것끼리 서로 분리되어 플로팅 게이트(106)와 중첩되도록 유전체막(110) 상에 형성된 컨트롤 게이트(113)를 포함한다.
이하, 도 1에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기로 한다.
도 2 내지 도 9는 도 1에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 제조 순서대로 도시한 공정 단면도이다. 여기서, 각 도면의 (a)는 평면도이고, (b)는 (a)에 도시된 I-I' 절취선을 따라 도시한 단면도이다.
먼저, 도 2에 도시된 바와 같이, 반도체 기판(100), 예컨대 p형 기판 상에 완충막(101)을 형성한다. 이때, 완충막(101)은 후속 하드 마스크(102) 증착공정 및 제거공정시 가해지는 스트레스(stress)로부터 기판(100)을 보호하기 위한 것으로, 산화막, 예컨대 실리콘산화막(SiO2)으로 형성한다. 이러한 완충막(101)은 하드 마스크(102)의 증착 및 제거공정에 따라 생략될 수 있으며, 이때, 중요한 점은 기판(102)의 손상을 최소화하는 범위 내에서 완충막(101) 형성공정 채택 여부가 결정될 것이다. 예컨대, 완충막(101)은 건식, 습식 또는 라디컬 이온(radical ion)을 이용한 산화공정으로 실시한다. 이러한 완충막(101)은 80~120Å 정도의 두께로 형성할 수 있다.
이어서, 완충막(101) 상에 하드 마스크(102)를 형성한다. 이때, 하드 마스크(102)는 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성한다. 이러한 하드 마스크(102)는 후속공정을 통해 니플(nipple) 형태로 돌출된 소자 분리막 돌출부의 높이를 고려-소자 분리막 돌출부의 높이에 의해 플로팅 게이트의 높이가 결정됨-하여 500~1500Å 정도의 두께로 형성할 수 있다. 예컨대, 하드 마스크(102)는 700~800℃의 온도, 0.3~0.4Torr의 압력에서, 질소(N2) 유량을 40~60cc로 하고, DCS(Diclorosilane, SiCl2H2) 유량을 800~1000cc로 하며, 암모니아(NH3) 유량을 800~1000cc로 하여 형성한다.
이어서, 도 3에 도시된 바와 같이, X축과 Y축 방향으로 서로 교차하는 십자형(+) 개구부를 갖는 식각 마스크(미도시)를 이용한 STI 식각공정을 실시하여 하드 마스크(102A), 완충막(101A) 및 기판(100A)의 일부를 식각한다. 이로써, X축과 Y축 방향으로 서로 교차하는 트렌치(103)가 형성된다.
한편, STI 식각공정시 사용되는 식각 마스크로는 십자형 개구부를 갖는 식각 마스크 대신에 X축 방향으로 신장된 라인(line) 형태의 개구부를 갖는 식각 마스크와 Y축 방향으로 신장된 라인 형태의 개구부를 갖는 식각 마스크를 적층하여 사용할 수 있다.
트렌치(103)를 형성하기 위한 또 다른 예를 설명하면, 먼저 X축 방향으로 신장된 라인 형태의 개구부를 갖는 식각 마스크(이하, 제1 식각 마스크라 함)를 이용하여 하드 마스크(102A), 완충막(101A) 및 기판(100A)을 식각한 후 제1 식각 마스크를 제거한다. 그런 다음, Y축 방향으로 신장된 라인 형태의 개구부를 갖는 식각 마스크(이하, 제2 식각 마스크라 함)를 이용하여 Y축 방향으로 하드 마스크(102A), 완충막(101A) 및 기판(100A)을 식각한 후 제2 식각 마스크를 제거하는 방식으로 진행된다.
한편, 트렌치(103)는 X축 방향으로만 형성할 수 있다. 이 경우, Y축 방향으로는 하드 마스크(102A)와 완충막(101A)만을 식각한다. 그 방법은 전술한 바와 같이 2개의 식각 마스크를 이용한다. 예컨대, X축 방향으로 신장된 라인 형태의 개구부를 갖는 식각 마스크를 이용하여 트렌치(103)를 형성한 후, Y축 방향으로 신장된 라인 형태의 개구부를 갖는 식각 마스크를 이용하여 Y축 방향으로 하드 마스크(102A)와 완충막(101A)만을 식각한다.
이어서, 도 3에 도시된 바와 같이, 트렌치(103)의 내부면에 측벽 보호막(미도시)을 형성할 수 있다. 이때, 측벽 보호막은 STI 식각공정시 손상된 부위-채널영역과 접하는 트렌치 상부 가장자리영역-를 보상하기 위한 것으로, 산화공정을 통해 실리콘산화막(SiO2)으로 형성한다. 이러한 측벽 보호막은 후속 소자 분리막용 절연막 증착공정시 매립 특성을 고려하여 비교적 얇게 형성, 바람직하게는 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 트렌치(103)가 매립되도록 소자 분리막용 절연막(104)을 증착한다. 이때, 소자 분리막용 절연막(104)은 매립 특성이 우수한 HDP(High Density Plasma) USG(Undoped Silicate Glass), SOD(Spin On Dielectric) 또는 이들의 적층막으로 형성할 수 있다.
이어서, 도 4에 도시된 바와 같이, 소자 분리막용 절연막(104)에 대해 평탄화 공정, 예컨대 에치백(etch back) 공정 또는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화한다. 예컨대, CMP 공정은 소자 분리막의 디싱(dishing) 및 침식(erosion)을 방지하기 위해 2단계로 실시한다. 구체적으로, 1단계 공정은 실리카 슬러리(silica slurry)를 이용하여 활성영역 상의 큰 단차를 제거한 다음, 2단계 공정으로 세리아 슬러리(ceria slurry)를 이용하여 메모리 셀 영역-실제 메모리 셀이 형성되는 영역-과 주변회로 영역-메모리 셀을 구동시키기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성되는 영역-의 제1 절연막(104)의 균일성을 확보하는 동시에 제1 절연막(104)을 트렌치(103) 내부에 고립시킨다. 이때, 제2 하드 마스크(102A)는 연마 정지막으로 기능하며, 일부가 연마될 수도 있다.
이어서, 도 5에 도시된 바와 같이, 하드 마스크(102A, 도 4참조)를 제거한 다. 이때, 하드 마스크(102A)는 질화막으로 형성됨에 따라 산화막과 식각 선택비가 높은 인산(H3PO4)을 이용하여 제거할 수 있다.
이어서, 완충막(101A, 도 4참조)을 제거한다. 이때, 완충막(101A)은 기판(100A)의 손상을 최소화하는 범위 내에서 습식세정공정으로 실시할 수 있으며, 예컨대 DHF(Diluted HF; HF:DIW(DeIonized Water)=100:1) 또는 BOE(Buffered Oxide Etchant; HF:NH4F=1:100, 1:300)) 용액을 이용하여 제거한다.
이와 같이, 하드 마스크(102A), 완충막(101A) 제거공정을 통해 소자 분리막용 절연막(104A)의 돌출부의 폭(CD2<CD1)은 그 만큼 감소하게 되어 최종적으로 니플 형태를 갖게 된다. 이로써, 이웃하는 소자 분리막의 돌출부 간의 간격은 도 4에 비해 증대된다. 여기서, 소자 분리막의 돌출부 간의 간격은 후속 공정을 통해 형성될 플로팅 게이트의 최종 선폭(Final Inspection CD, FICD)을 결정하는 중요한 요인이 된다.
한편, 소자 분리막의 돌출부 간의 간격을 증대시키기 위하여 습식식각공정을 실시하여 소자 분리막의 돌출부의 폭을 더 감소시킬 수도 있다. 이때, 소자 분리막의 돌출부의 폭은 후속 플로팅 게이트(106, 도 6참조)용 도전막 평탄화 공정, 예컨대 CMP 공정을 고려하여 결정하여야 한다. 그 이유는 소자 분리막의 돌출부는 후속 CMP 공정시 연마 정지막으로 사용되기 때문인데, 소자 분리막의 돌출부의 폭이 작은 경우 후속 CMP 공정시 압력에 의해 손상되어 균일한 연마 특성을 얻을 수 없기 때문이다.
이하, 소자 분리막용 절연막(104A)을 소자 분리막으로 명명하기로 한다.
이어서, 도시되진 않았지만, 반도체 기판(100), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)과, 그 내부에 p-웰(p-type well)(미도시)을 형성한다.
이어서, 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 도 6에 도시된 바와 같이, 기판(100A) 상에 실질적으로 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(105)을 형성한다. 이때, 터널링 절연막(105)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막을 형성한 후 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막과 기판(100A) 계면에 질화층을 더 형성할 수도 있다. 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 또한, 터널링 절연막(105)은 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 터널링 절연막(105) 상에 플로팅 게이트(106)로 기능하는 도전막을 증착한다. 이때, 도전막은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 폴리실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 폴리실리콘막은 불순물이 도핑되지 않은 언-도프트(un-doped) 폴리실리콘막 또는 불순물이 도핑된 도프트(doped) 폴리실리콘막 모두 사용가능하며, 언- 도프트 폴리실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 폴리실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 SiH4을 사용하며, 도핑 가스로는 PH3, PH3, BCl3 또는 B2H6 가스 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 도전막의 상면이 소자 분리막(104A)의 돌출부에 의해 고립되도록 평탄화 공정을 실시한다. 이로써, 플로팅 게이트(106)는 소자 분리막(104A)에 의해 X축 방향과 Y축 방향으로 고립되어 섬(island) 형태로 형성된다. 이때, 평탄화 공정은 CMP 공정 또는 전면 식각공정, 예컨대 블랑켓(blanket) 또는 에치백 공정으로 실시할 수 있다.
이어서, 도 7에 도시된 바와 같이, 소자 분리막(104A)의 돌출부를 덮도록 X축 방향으로 신장된 더미 패턴(109)을 형성한다. 이때, 더미 패턴(109)은 일부가 Y축 방향으로 이웃하는 플로팅 게이트(106)와 중첩되도록 형성된다. 이러한 더미 패턴(109)의 높이는 후속 공정을 통해 형성되는 컨트롤 게이트(113, 도 9참조)의 최종 높이를 결정하기 때문에 커플링 비(coupling ratio)를 고려하여 비교적 두껍게 형성하는 것이 바람직하다. 예컨대, 더미 패턴(109)은 500~2000Å 정도의 두께로 형성한다.
더미 패턴(109)은 증착공정과 식각공정을 통해 X축 방향으로 신장된 라인 형태로 형성할 수 있으며, 식각공정시 플로팅 게이트(106)의 손상을 최소화하기 위해 저부에 형성된 식각 저지층(107)을 더 포함할 수도 있다. 이때, 더미 패턴(109)은 식각 저지층(107)과 높은 식각 선택비를 갖는 물질로 이루어진 물질, 예컨대 식각 저지층(107)이 질화막, 예컨대 실리콘질화막(Si3N4)으로 이루어진 경우 실리콘산화막(SiO2)으로 형성한다. 이외에도, BPSG(BoroPhosphoSilicate Glass), BSG(BoroSilicate Glass), PSG(PhosphoSilicate Glass), HDP(High Density Plasma), TEOS(Tetra Ethyle Ortho Silicate), USG(Undoped Silicate Glass) 및 SOG(Spin On Glass) 중 선택된 어느 하나의 막으로 형성할 수 있다. 한편, 식각 저지층(107)은 플로팅 게이트(106)의 물질에 따라 적절히 변경될 수 있으며, 플로팅 게이트(106) 및 더미 패턴(109)과의 높은 식각 선택비를 갖는 물질은 모두 사용할 수 있다.
한편, 식각 저지층(107)은 50Å 이하, 바람직하게는 10~50Å 두께로 증착한다.
이어서, 도 8에 도시된 바와 같이, 더미 패턴(109)에 의해 형성된 단차면을 따라 유전체막(110)을 형성한다. 이때, 유전체막(110)은 산화막-질화막-산화막, 예컨대 실리콘산화막(SiO2)-실리콘질화막(Si3N4)-실리콘산화막(SiO2)의 적층 구조로 형성하거나, 유전율이 실리콘산화막보다 높은 3.9 이상인 금속 산화물층, 예컨대 알 루미늄산화막(Al2O3), 지르코늄산화막(ZrO2) 또는 하프늄산화막(HfO2) 중 선택된 어느 하나로 형성할 수 있다. 또한, 이들이 혼합된 혼합막 또는 이들의 적층막으로 형성할 수도 있다.
이어서, 도시되진 않았지만 메모리 셀 이외에, 트랜지스터들-셀 영역에서 선택 트랜지스터들, 주변회로 영역에서 로직 소자들 포함-로 기능하기 위해 유전체막(110)을 국부적으로 식각한다. 이로써, 트랜지스터로 기능해야 하는 소자는 후속 공정을 통해 형성되는 컨트롤 게이트(113)가 플로팅 게이트(106)와 직접 접속된 구조를 갖는다.
이어서, 유전체막(110) 상에 컨트롤 게이트(113)로 기능하는 도전막들(111, 112))을 순차적으로 증착한다. 이때, 도전막들(111, 112) 중 하부 도전막(111)은 플로팅 게이트(106)와 동일한 물질, 예컨대 폴리실리콘막, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 또한, 상부 도전막(112)은 전이 금속 또는 희토류 금속으로 형성하거나, 이들의 질화물층 또는 실리사이드층으로 형성할 수 있다. 또한, 이들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
일례로, 컨트롤 게이트(113)가 폴리실리콘막-텅스텐질화막(WN)-텅스텐막(W)이 적층된 구조로 형성된 경우, 컨트롤 게이트(113)의 전체 비저항을 낮추기 위해 하부 도전막(111)은 비교적 얇게 형성하는 것이 바람직하다. 예컨대, 300~1000Å 정도의 두께로 증착한다. 또한, 텅스텐막(W)은 1000~2000Å, 텅스텐질화막(WN)은 10~50Å 정도의 두께로 형성한다. 이때, 텅스텐질화막(WN) 대신에 티타늄막(Ti)-티타늄질화막(TiN)의 적층 구조(Ti/TiN)로 형성할 수 있으나, 저항 측면에서 텅스텐질화막(WN)이 Ti/TiN막보다 유리하기 때문에 텅스텐질화막(WN)을 사용하는 것이 바람직하다. 더욱이, 공정 측면에서 텅스텐질화막(WN)과 텅스텐막(W)은 동일 챔버 내에서 인-시튜(in-situ) 공정으로 증착할 수 있어 공정을 단순화시킬 수 있는 이점도 얻을 수 있다.
다른 예로, 메모리 셀 게이트-플로팅 게이트 및 컨트롤 게이트 포함-의 높이를 낮추면서 전기적 특성을 향상시키기 위해 컨트롤 게이트(113)를 폴리실리콘막-텅스텐막(W)의 적층 구조로 형성할 수도 있다. 예컨대, 메모리 셀 게이트의 최종 높이는 2750~3000Å가 되도록 한다.
이어서, 도 9에 도시된 바와 같이, 더미 패턴(109)에 정렬되도록 도전막들(111A, 112A)을 평탄화한다. 이때, 평탄화 공정은 CMP 공정 또는 에치백 공정으로 실시할 수 있으나, 평탄화 효율 측면에서는 CMP 공정으로 실시하는 것이 바람직하다.
예컨대, CMP 공정은 도전막(112A)이 텅스텐막, 도전막(111A)이 폴리실리콘막으로 형성되고, 더미 패턴(109)이 실리콘산화막으로 형성된 경우, 먼저 폴리실리콘막을 연마 정지막으로 선택적으로 텅스텐막을 연마한 다음 폴리실리콘막을 연마하는 공정으로 실시한다. 이때, 텅스텐막을 연마하는 공정에서는 폴리실리콘막을 대상으로 종말점 검출(End point detection, EPD) 방식을 이용한다. 또한, 폴리실리콘막을 연마하는 공정에서는 텅스텐막의 디싱(dishing) 및 침식(erosion)을 최소화 하기 위해 폴리실리콘막과 텅스텐막 간의 연마 선택비가 높은 연마 조건으로 실시하는 것이 바람직하다.
한편, 도전막들(111A, 112A)에 대한 평탄화 공정을 실시하기 전에, 도전막들(111A, 112A) 상부에 이들을 보호하기 위해 보호막(미도시)으로 절연막을 더 증착할 수도 있다. 예컨대, 보호막은 실리콘질화막(Si3N4), 실리콘산화질화막(SiON) 또는 이들의 적층 구조가 형성할 수 있다.
이후 공정은 일반적인 공정과 동일함에 따라 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 낸드 플래시 메모리 소자를 일례로 설명하였으나, 본 발명은 노아(NOR type) 플래시 메모리 소자를 포함하는 모든 비휘발성 메모리 소자에 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다마신(damascene) 공정을 이용하여 셀 게이트를 형성함으로써, 셀 게이트 형성 공정을 종래기술에 비해 단순 화시킬 수 있다. 즉, 종래기술에서는 셀 게이트를 형성하기 위해 식각공정-플라즈마 에칭(plasma etching) 장비를 이용한 식각공정-을 실시하고 있는데, 이 경우 소자의 고집적화에 따라 셀 게이트의 두께 또한 증가되어 식각하는데 많은 어려움이 발생된다. 예컨대, 셀 게이트의 손상 및 최종 선폭 변동 등과 같은 문제가 발생되어 소자의 신뢰성을 저하시킨다. 하지만, 본 발명에서와 같이 다마신 공정을 이용하는 경우, 셀 게이트의 높이와 무관하게 CMP 공정을 통해 컨트롤 게이트를 형성하기 때문에 소자의 고집적화에 따른 셀 게이트 두께 증가에도 안정적으로 셀 게이트를 형성할 수 있다. 더욱이, 셀 게이의 높이는 종래기술에 비해 50~70% 정도 감소시킬 수 있다.

Claims (32)

  1. 일부가 기판 상으로 돌출된 돌출부를 갖는 소자 분리막;
    상기 소자 분리막의 돌출부 사이에 고립된 플로팅 게이트;
    상기 플로팅 게이트와 상기 기판 사이에 형성된 터널링 절연막;
    상기 소자 분리막의 돌출부 상에 형성된 더미 패턴;
    상기 플로팅 게이트 상에 형성된 유전체막; 및
    상기 더미 패턴 사이에 고립되도록 상기 유전체막 상에 형성된 컨트롤 게이트
    를 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 소자 분리막의 돌출부는 상기 기판 상에 매립된 부위보다 좁은 선폭을 갖도록 형성된 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 플로팅 게이트는 상기 컨트롤 게이트보다 넓은 선폭을 갖는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 플로팅 게이트는 섬 형태로 고립된 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 더미 패턴은 일부가 상기 소자 분리막의 돌출부를 경계로 이웃하는 상기 플로팅 게이트와 중첩된 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 더미 패턴은 상기 컨트롤 게이트가 신장된 방향으로 신장된 구조를 갖는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 더미 패턴은 상기 컨트롤 게이트와 나란한 방향으로 신장된 구조를 갖는 비휘발성 메모리 소자.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 더미 패턴은 절연막으로 형성된 비휘발성 메모리 소자.
  9. 제 8 항에 있어서,
    상기 절연막은 산화막 또는 질화막으로 이루어진 비휘발성 메모리 소자.
  10. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 더미 패턴은 산화막 또는 질화막과 산화막의 적층 구조로 이루어진 비휘발성 메모리 소자.
  11. 제 1 항에 있어서,
    상기 유전체막은 상기 더미 패턴을 포함하는 상기 기판의 단차면을 따라 형성된 비휘발성 메모리 소자.
  12. 제 1 항에 있어서,
    상기 컨트롤 게이트는 상기 유전체막에 의해 상기 더미 패턴과 분리되는 비 휘발성 메모리 소자.
  13. 제 1 항에 있어서,
    상기 컨트롤 게이트는 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 적층 구조로 형성된 비휘발성 메모리 소자.
  14. 제 1 항에 있어서,
    상기 컨트롤 게이트는 폴리실리콘막과 텅스텐막의 적층 구조로 형성된 비휘발성 메모리 소자.
  15. 일부가 기판 상으로 돌출된 돌출부를 갖는 소자 분리막을 형성하는 단계;
    상기 소자 분리막의 돌출부 사이의 상기 기판 상에 터널링 절연막을 형성하는 단계;
    상기 소자 분리막의 돌출부 사이에 고립되도록 상기 터널링 절연막 상에 플로팅 게이트를 형성하는 단계;
    상기 소자 분리막의 돌출부 상에 더미 패턴을 형성하는 단계;
    상기 플로팅 게이트 상에 유전체막을 형성하는 단계; 및
    상기 더미 패턴 사이에 고립되도록 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 소자 분리막의 돌출부는 상기 기판 상에 매립된 부위보다 좁은 선폭을 갖도록 형성하는 비휘발성 메모리 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 플로팅 게이트는 상기 컨트롤 게이트보다 넓은 선폭을 갖도록 형성하는 비휘발성 메모리 소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 플로팅 게이트는 섬 형태로 고립되도록 형성하는 비휘발성 메모리 소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 더미 패턴은 일부가 상기 소자 분리막의 돌출부를 경계로 이웃하는 상기 플로팅 게이트와 중첩되도록 형성하는 비휘발성 메모리 소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 더미 패턴은 상기 컨트롤 게이트가 신장된 방향으로 신장되도록 형성하는 비휘발성 메모리 소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 더미 패턴은 상기 컨트롤 게이트와 나란한 방향으로 신장되도록 형성하는 비휘발성 메모리 소자의 제조방법.
  22. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 더미 패턴은 절연막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 절연막은 산화막 또는 질화막으로 이루어진 비휘발성 메모리 소자의 제조방법.
  24. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 더미 패턴은 서로 다른 식각율을 갖는 적층 막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  25. 제 15 항에 있어서,
    상기 유전체막은 상기 더미 패턴을 포함하는 상기 기판의 단차면을 따라 형성하는 비휘발성 메모리 소자의 제조방법.
  26. 제 15 항에 있어서,
    상기 컨트롤 게이트를 형성하는 단계는,
    상기 더미 패턴 사이가 매립되도록 상기 유전체막 상에 컨트롤 게이트용 물질을 증착하는 단계; 및
    상기 더미 패턴 내부에 고립되도록 상기 컨트롤 게이트용 물질을 평탄화하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 컨트롤 게이트용 물질을 평탄화하는 단계는 전면 식각공정 또는 CMP(Chemical Mechanical Polishing) 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  28. 제 15 항에 있어서,
    상기 컨트롤 게이트는 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 적층 구조로 형성하는 비휘발성 메모리 소자의 제조방법.
  29. 제 15 항에 있어서,
    상기 컨트롤 게이트는 폴리실리콘막과 텅스텐막의 적층 구조로 형성하는 비휘발성 메모리 소자의 제조방법.
  30. 제 15 항에 있어서,
    상기 소자 분리막을 형성하는 단계는,
    상기 기판 상에 하드 마스크를 형성하는 단계;
    상기 컨트롤 게이트가 신장된 방향으로 라인 형태의 제1 개구부와, 상기 제1 개구부와 직교하도록 라인 형태의 제2 개구부가 형성된 식각 마스크를 이용하여 상기 하드 마스크와 상기 기판을 일부 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 상기 기판 상에 상기 소자 분리막용 절연막을 증착하는 단계;
    상기 하드 마스크 사이에 고립되도록 상기 소자 분리막용 절연막을 평탄화하는 단계; 및
    상기 하드 마스크를 제거하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  31. 제 15 항에 있어서,
    상기 소자 분리막을 형성하는 단계는,
    상기 기판 상에 하드 마스크를 형성하는 단계;
    상기 컨트롤 게이트가 신장된 방향으로 라인 형태의 제1 개구부를 갖는 제1 식각 마스크를 이용하여 상기 하드 마스크와 상기 기판을 일부 식각하여 트렌치를 형성하는 단계;
    상기 제1 식각 마스크와 직교하는 방향으로 라인 형태의 개구부가 형성된 제 2 식각 마스크를 이용하여 상기 하드 마스크를 식각하는 단계;
    상기 트렌치가 매립되도록 상기 기판 상에 상기 소자 분리막용 절연막을 증착하는 단계;
    상기 하드 마스크 사이에 고립되도록 상기 소자 분리막용 절연막을 평탄화하는 단계; 및
    상기 하드 마스크를 제거하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  32. 제 30 항 또는 제 31 항에 있어서,
    상기 소자 분리막은 HDP(High Density Plasma), SOD(Spin On Glass) 또는 이들의 적층 구조로 형성하는 비휘발성 메모리 소자의 제조방법.
KR1020070045047A 2007-05-09 2007-05-09 비휘발성 메모리 소자 및 그 제조방법 KR20080099475A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070045047A KR20080099475A (ko) 2007-05-09 2007-05-09 비휘발성 메모리 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070045047A KR20080099475A (ko) 2007-05-09 2007-05-09 비휘발성 메모리 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20080099475A true KR20080099475A (ko) 2008-11-13

Family

ID=40286442

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070045047A KR20080099475A (ko) 2007-05-09 2007-05-09 비휘발성 메모리 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20080099475A (ko)

Similar Documents

Publication Publication Date Title
KR101050454B1 (ko) 반도체 소자의 소자 분리막 및 그 형성방법
US20120025295A1 (en) Semiconductor memory device and method of manufacturing the same
US7888804B2 (en) Method for forming self-aligned contacts and local interconnects simultaneously
KR100341480B1 (ko) 자기 정렬된 얕은 트렌치 소자 분리 방법
US7563689B2 (en) Method for fabricating nonvolatile memory device
US20070232019A1 (en) Method for forming isolation structure in nonvolatile memory device
KR20030010212A (ko) 불휘발성 메모리 장치의 평탄화 방법
KR20090025778A (ko) 반도체 소자의 콘택홀 형성 방법
US7645670B2 (en) Method for fabricating nonvolatile memory device
US7045450B2 (en) Method of manufacturing semiconductor device
KR20090074536A (ko) 비휘발성 메모리 소자의 제조방법
KR20010055525A (ko) 얕은 트렌치 소자분리 방법
KR100554835B1 (ko) 플래시 소자의 제조 방법
KR20080099475A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR20090012831A (ko) 비휘발성 메모리 소자의 제조방법
KR100589498B1 (ko) 반도체 소자 및 그의 제조방법
KR100871642B1 (ko) 비휘발성 메모리 소자의 제조방법
KR100520514B1 (ko) 반도체 소자 및 그의 제조방법
KR20090092031A (ko) 비휘발성 메모리 소자의 제조방법
US20080194093A1 (en) Method for fabricating a nonvolatile memory device
KR100909798B1 (ko) 비휘발성 메모리 소자의 제조방법
KR100798737B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR20090044918A (ko) 비휘발성 메모리 소자의 제조방법
KR20100077275A (ko) 비휘발 메모리 소자의 제조 방법
KR20090044917A (ko) 비휘발성 메모리 소자의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid