JP2008258586A - 不揮発性メモリ素子の製造方法 - Google Patents

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Abstract

【課題】ウエハ全域において、ＥＦＨ（Ｅｆｆｅｃｔｉｖｅ Ｆｉｅｌｄ ｏｘｉｄｅ Ｈｅｉｇｈｔ）の不均一性を最小化し、しきい値電圧均一性を確保可能な不揮発性メモリ素子の製造方法を提供すること。
【解決手段】基板２００上に、ゲート絶縁膜２０１、第１ゲート導電膜２０２、第１犠牲膜２０４及び第２犠牲膜２０６を形成するステップと、第１犠牲膜及び第２犠牲膜、第１ゲート導電膜、ゲート絶縁膜、及び基板をエッチングし、トレンチを形成するステップと、トレンチが埋め込まれるように、第１絶縁膜を形成するステップと、第２犠牲膜を停止膜として第１絶縁膜を研磨するステップと、第２犠牲膜を除去するステップと、第１絶縁膜をトレンチの内部で一定の深さに後退させるステップと、トレンチ内の空間が埋め込まれるように、第２絶縁膜を形成するステップと、第１犠牲膜を研磨停止膜として第２絶縁膜を研磨するステップとを含む。
【選択図】図７Ａ

Description

本発明は、半導体製造技術に関し、特に、不揮発性メモリ素子の製造方法、より詳細には、ＡＳＡ−ＳＴＩ（Ａｄｖａｎｃｅｄ Ｓｅｌｆ Ａｌｉｇｎｅｄ−Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程を適用するＮＡＮＤフラッシュメモリ素子の製造方法に関する。
近年、電気的にプログラム及び消去が可能であり、一定の周期でデータを繰り返し作成するリフレッシュ機能を必要としない不揮発性メモリ素子の需要が増加している。また、より多くのデータを格納し得る大容量メモリ素子の開発のために、メモリ素子の高集積化技術に関する研究が盛んに行われている。
高集積化の一例として、複数のメモリセルが直列に接続（隣接したセル同士がドレイン又はソースを互いに共有する構造）され、１つのストリングを構成するＮＡＮＤフラッシュメモリ素子が開発されている。ＮＡＮＤフラッシュメモリ素子は、ＮＯＲフラッシュメモリ素子とは異なり、情報を順次的に読み出す素子である。
ＮＡＮＤフラッシュメモリ素子のプログラム及び消去は、ＦＮトンネル（Ｆｏｕｌｅｒ Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）方式を用いてフローティングゲートに電子を注入し、又はフローティングゲートから電子を放出させながら、メモリセルのしきい値電圧を制御することによって行われる。
現在、６０ｎｍ級のＮＡＮＤフラッシュメモリ素子のフローティングゲートの形成方法は、アクティブ領域とフローティングゲートとの間のオーバーレイマージンの減少により、ＡＳＡ−ＳＴＩ工程が適用されている。
図１Ａ〜図１Ｆは、従来技術に係るＡＳＡ−ＳＴＩ工程を説明するための断面図である。
まず、図１Ａに示すように、基板１００上に、トンネル酸化膜１０１と、フローティングゲート用ポリシリコン膜１０２と、バッファ酸化膜１０３と、パッド窒化膜１０４とを順次形成する。
その後、図１Ｂに示すように、パッド窒化膜１０４、バッファ酸化膜１０３、ポリシリコン膜１０２、トンネル酸化膜１０１、及び基板１００をエッチングし、トレンチ１０５を形成する。ここで、図中の符号「１００Ａ」はパターニングされた基板を、「１０１Ａ」はパターニングされたトンネル酸化膜を、「１０２Ａ」はパターニングされたポリシリコン膜を、「１０３Ａ」はパターニングされたバッファ酸化膜を、「１０４Ａ」はパターニングされたパッド窒化膜をそれぞれ表す。
また、図１Ｃに示すように、トレンチ１０５（図１Ｂ参照）が部分的に埋め込まれるように、トレンチ１０５の内壁を含むパターニングされた基板１００Ａ上にＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ライナー膜１０６を形成した後、トレンチ１０５が完全に埋め込まれるように、その上にＰＳＺ（ｐｏｌｉｓｉｌａｚａｎｅ）膜１０７を形成する。図中の符号「Ｔ１」は、パターニングされたパッド窒化膜１０４Ａの厚さを表す。
次いで、図１Ｄに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程により、ＰＳＺ膜１０７（図１Ｃ参照）を研磨して平坦化する。図中の符号「１０７Ａ」は平坦化されたＰＳＺ膜を、「１０６Ａ」は平坦化されたＨＤＰライナー膜をそれぞれ表す。ＣＭＰ工程中に、パターニングされたパッド窒化膜１０４Ａが部分的に除去され得る。図中の符号「１０４Ｂ」は、残留する第１パッド窒化膜を表し、「Ｔ２」は、残留する第１パッド窒化膜１０４Ｂの厚さを表す。
更に、図１Ｅに示すように、平坦化されたＰＳＺ膜１０７Ａ及び平坦化されたＨＤＰライナー膜１０６Ａを、トレンチ１０５（図１Ｂ参照）の内部で一定の深さに後退（ｒｅｃｅｓｓ）させ、トレンチ１０５の内部で表面を凹状に残留させる。ここで、図中の符号「１０７Ｂ」は残留するＰＳＺ膜を、「１０６Ｂ」は残留するＨＤＰライナー膜をそれぞれ表す。その後、トレンチ１０５（図１Ｂ参照）が完全に埋め込まれるように、残留するＰＳＺ膜１０７Ｂ上に更にＨＤＰ膜１０８を形成する。
次いで、図１Ｆに示すように、ＣＭＰ工程により、ＨＤＰ膜１０８を平坦化する。ここで、図中の符号「１０８Ａ」は、平坦化されたＨＤＰ膜を表す。これにより、残留するＨＤＰライナー膜１０６Ｂと、残留するＰＳＺ膜１０７Ｂと、平坦化されたＨＤＰ膜１０８Ａとからなる素子分離膜が形成される。ＣＭＰ工程中に、残留する第１パッド窒化膜１０４Ｂが部分的に除去され得る。図中の符号「１０４Ｃ」は、残留する第２パッド窒化膜を表し、「Ｔ３」は、残留する第２パッド窒化膜１０４Ｃの厚さを表す。
その後、図示していないが、ＥＦＨ（Ｅｆｆｅｃｔｉｖｅ Ｆｉｅｌｄ ｏｘｉｄｅ Ｈｅｉｇｈｔ）を調節するため、セル領域（メモリセルの形成される領域）に形成された素子分離膜を選択的に後退させる。ここで、ＥＦＨとは、アクティブ領域の表面から誘電体膜までの距離を意味する。
しかしながら、このような従来技術に係るＡＳＡ−ＳＴＩ工程では、次のような問題が発生する。
ＡＳＡ−ＳＴＩ工程は、７０ｎｍ級以上の技術に適用されているＳＡ−ＳＴＩ（Ｓｅｌｆ Ａｌｉｇｎｅｄ−ＳＴＩ）工程に比べてアスペクト比が高い。このため、素子分離膜を、ＳＡ−ＳＴＩ工程と同じように、ＨＤＰの単一膜として形成するのではなく、ＨＤＰ膜−ＰＳＺ膜−ＨＤＰ膜の積層構造で形成しなければならない。すなわち、埋め込み特性に優れたＰＳＺ膜を用いて埋め込み特性を確保した状態で、ＰＳＺ膜に比べて硬度の高いＨＤＰ膜を用いて最終的に埋め込むことにより、ＣＭＰ工程及び後続のＥＦＨの調節のためのエッチング工程において容易に制御できる効果を得ようとしている。
しかし、図１Ｄ及び図１Ｆに示すように、素子分離膜を、残留するＨＤＰライナー膜１０６Ｂと、残留するＰＳＺ膜１０７Ｂと、平坦化されたＨＤＰ膜１０８Ａとの積層構造で形成する場合、２回のＣＭＰを行わなければならない。すなわち、ＰＳＺ膜の形成後及び最終的なＨＤＰ膜の形成後にぞれぞれ１回ずつ、合計２回のＣＭＰを行わなければならない。このとき、実質的にＣＭＰ工程時に研磨停止膜として機能するパターニングされたパッド窒化膜１０４Ａに損傷が発生し、その損傷の程度がウエハ領域によって不均一となる。これにより、後続のＥＦＨの調節のためのエッチング工程時に、ウエハの全領域においてＥＦＨが均一に制御されず、ウエハ領域によって不均一となる問題が発生する。
図２Ａ及び図２Ｂは、それぞれＡＳＡ−ＳＴＩ工程及びＳＡ−ＳＴＩ工程により形成された素子の断面を撮影したＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。ここで、図２Ａは、ＡＳＡ−ＳＴＩ工程により形成された素子を示す断面図であり、図２Ｂは、ＳＡ−ＳＴＩ工程により形成された素子を示す断面図である。また、これらの図において「Ａｃｔｉｖｅ」はアクティブ領域を、「Ｆｏｘ．」は非アクティブ領域（素子分離膜）を、「Ｆ．Ｇ．」はフローティングゲートを、「第１のＰ１及び第２のＰ１」はポリシリコン膜を、「ＯＮＯ」は誘電体膜をそれぞれ表す。
これらの図から、ＡＳＡ−ＳＴＩ工程により形成された素子のＥＦＨに比べて、ＳＡ−ＳＴＩ工程により形成された素子のＥＦＨがより高く制御されていることが分かる。
一方、このようなＥＦＨの減少は、ウエハの全領域にわたって均一に生じるのではなく、環境的な要素、例えば、パターン密度差によって不均一になる。その理由は、パターン密度差によるディッシング（ｄｉｓｈｉｎｇ）現象のためである。上述したように、ＡＳＡ−ＳＴＩ工程では、少なくとも２回のＣＭＰを行うため、それだけディッシング現象に弱い。ここで、ディッシング現象とは、パターン密度差により、一領域の研磨対象膜が他領域に比べて凹んでしまい、表面が皿状になる現象を意味する。
図３、図４Ａ及び図４Ｂは、ＡＳＡ−ＳＴＩ工程を適用して形成した素子のウエハ領域毎のＥＦＨの分布及びしきい値電圧を示す図である。ここで、図３の上側のグラフは、ウエハのセル領域内のＥＦＨの分布を示す図であって、横軸は、アクティブ領域の数を表し、縦軸は、ＥＦＨの大きさを表す。また、図４Ａ及び図４Ｂは、図３と同じように、ウエハのセル領域内のＥＦＨの分布及びそれに伴うしきい値電圧を示す図であって、図４Ａにおいて、横軸は、ビットラインの数、縦軸は、プログラム動作後のしきい値電圧を表し、図４Ｂにおいて、横軸は、しきい値電圧を表し、縦軸は、ビットラインの数を表す。
図３、図４Ａ及び図４Ｂから、ウエハ領域毎のＥＦＨの大きさは、互いに異なっていることが分かる。特に、図４Ｂにおいて、しきい値電圧が相対的に高く現れた領域は、縁部の領域であって、この部分は、ＥＦＨが相対的に最も低く形成されるように制御された領域に該当する。すなわち、図４Ｂのように、ＥＦＨが低いセルの場合、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ Ｓｃｈｅｍｅ）方式を適用するプログラム動作時に最も早くプログラム動作が完了し、結果的に、プログラム動作の完了後、セルのしきい値電圧が相対的に高く現れることになる。
図５Ａ及び図５Ｂは、セル領域内のＥＦＨを示す、同じ倍率のＴＥＭ写真であって、図５Ａは、セル領域の縁部を示す断面図であり、図５Ｂは、セル領域の中央部を示す断面図である。これらの図から、セル領域内のＥＦＨは、セル領域の縁部においては、中央部に比べて相対的に低く制御されていることが分かる。
図６は、セルにおけるＥＦＨの減少による問題を説明するためのＴＥＭ写真である。ウエハ領域内におけるＥＦＨの不均一性に起因するもう１つの問題は、隣接するフローティングゲート間に介在する誘電体膜のパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）現象を誘発することである。すなわち、ＥＦＨが相対的に低く制御される領域において、誘電体膜が破壊され、コントロールゲートと基板とが直接接続される電気的な短絡が発生する問題がある。コントロールゲートと基板とが電気的に短絡した場合、この部分においてリーク電流が発生し、このリーク電流は、安定した素子のプログラム又は消去動作を妨げ、結果的に、その素子は不良とされて廃棄されるので、素子の歩留まりが低下する問題が発生する。
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、ウエハの全領域においてＥＦＨの不均一性を最小化し、しきい値電圧の均一性を確保することのできる不揮発性メモリ素子の製造方法を提供することにある。
また、本発明の他の目的は、セル領域においてＥＦＨの減少に起因する誘電体膜のパンチスルー現象を防止することのできる不揮発性メモリ素子の製造方法を提供することにある。
上記目的を達成するために本発明は、基板（２００）上に、ゲート絶縁膜（２０１）、第１ゲート導電膜（２０２）、第１犠牲膜（２０４）及び第２犠牲膜（２０６）を順に形成するステップと、前記第１犠牲膜及び第２犠牲膜、前記第１ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングし、トレンチ（２０７）を形成するステップと、該トレンチが埋め込まれるように、第１の絶縁膜（下記の実施形態における第２絶縁膜２０９に対応）を形成するステップと、前記第２犠牲膜を研磨停止膜として前記第１の絶縁膜を研磨するステップと、前記第２犠牲膜を除去するステップと、前記第１の絶縁膜を前記トレンチの内部で一定の深さに後退させるステップと、前記第１の絶縁膜の後退によって形成された前記トレンチ内の空間が埋め込まれるように、第２の絶縁膜（下記の実施形態における第３絶縁膜２１２に対応）を形成するステップと、前記第１犠牲膜を研磨停止膜として前記第２の絶縁膜を研磨するステップとを含む不揮発性メモリ素子の製造方法を提供する。
また、上記目的を達成するために本発明は、セル領域と周辺回路領域とを備える不揮発性メモリ素子の製造方法であって、前記セル領域と前記周辺回路領域とを備える基板（２００）上に、ゲート絶縁膜（２０１）、第１ゲート導電膜（２０２）、第１犠牲膜（２０４）及び第２犠牲膜（２０６）を順に形成するステップと、前記第１犠牲膜及び第２犠牲膜、前記第１ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングし、トレンチ（２０７）を形成するステップと、該トレンチが埋め込まれるように、第１の絶縁膜（２０９）を形成するステップと、前記第２犠牲膜を研磨停止膜として前記第１の絶縁膜を研磨するステップと、前記第２犠牲膜を除去するステップと、前記第１の絶縁膜を前記トレンチの内部で一定の深さに後退させるステップと、前記第１の絶縁膜の後退によって形成された前記トレンチ内の空間が埋め込まれるように、第２の絶縁膜（２１２）を形成するステップと、前記第１犠牲膜を研磨停止膜として前記第２の絶縁膜を研磨するステップと、前記第１犠牲膜をエッチングバリア層として前記セル領域に形成された前記第２の絶縁膜を選択的に後退させるステップとを含む不揮発性メモリ素子の製造方法を提供する。
本発明によれば、次の効果を得ることができる。第一に、素子分離膜の形成時、２つの犠牲膜を適用することにより、ウエハの全領域におけるＥＦＨの不均一性を最小化し、しきい値電圧の均一性を確保することができる。第二に、素子分離膜の形成時、２つの犠牲膜を適用することにより、セル領域におけるＥＦＨの減少を最小化し、誘電体膜のパンチスルー現象を防止することができる。これにより、素子のプログラム又は消去動作の不良を最小化し、素子の信頼性を向上させることができる。
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。また、各図面において、層及び領域の厚さは、明確化のために拡大されたものであり、ある層が他の層又は基板上にあると言及されている場合、それは、他の層又は基板上に直接形成されているか、又はそれらの間に第３の層が介在し得るものである。なお、明細書全体において、同じ図面符号（参照番号）で表示された部分は、同じ構成要素を表す。
図７Ａ〜図７Ｈは、本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。ここでは、説明の便宜上、セル領域に形成された素子分離膜を中心に図示するとともに、素子分離膜を中心に説明する。
まず、図７Ａに示すように、Ｐ型基板２００内に、トリプルＮウェル（ｔｒｉｐｌｅ Ｎ−ｔｙｐｅ ｗｅｌｌ）（図示せず）と、その内部にＰウェル（Ｐ−ｔｙｐｅ ｗｅｌｌ）（図示せず）を形成した後、しきい値電圧の調節のためのイオン注入を行う。
その後、基板２００上に、実質的にＦＮトンネリングの生じるゲート絶縁膜２０１を形成する。このとき、ゲート絶縁膜２０１は、二酸化ケイ素（ＳｉＯ２）などの酸化膜で形成するか、又は酸化膜と窒化膜との積層構造で形成することができ、その形成方法として、ドライ酸化、ウェット酸化、又はラジカル酸化を用いる。
次いで、ゲート絶縁膜２０１上に、フローティングゲートとして機能する導電膜２０２を形成する。このとき、導電膜２０２は、導電性を有する物質であれば全て使用可能であり、例えば、ポリシリコン、遷移金属、及び希土類金属からなる群の中から選択されるいずれか１つの物質で形成することができる。
例えば、ポリシリコン膜は、不純物のドープされていないアンドープポリシリコン膜、又は不純物のドープされたドープポリシリコン膜が使用可能であり、アンドープポリシリコン膜の場合、後続のイオン注入工程により別途に不純物イオンを注入する。このようなポリシリコン膜は、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成し、このとき、ソースガスとしてＳｉＨ４を使用し、ドーピングガスとしてＰＨ３、ＢＣｌ３、又はＢ２Ｈ６ガスを使用する。遷移金属としては、鉄（Ｆｅ）、コバルト（Ｃｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、又はチタニウム（Ｔｉ）などを使用し、希土類金属としては、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、サマリウム（Ｓｍ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、ツリウム（Ｔｍ）、又はルテチウム（Ｌｕ）などを使用する。
次いで、導電膜２０２上に第１バッファ膜２０３を形成する。このとき、第１バッファ膜２０３は、後続の第１パッド膜２０４の形成時に加えられる応力から導電膜２０２を保護する機能を果たす。例えば、導電膜２０２がポリシリコン膜で形成された場合、このポリシリコン膜の表面の損傷を最小化するために、酸化によりＳｉＯ２膜で第１バッファ膜２０３を形成する。もちろん、遷移金属又は希土類金属を使用する場合にも酸化物層を形成する。
一方、第１バッファ膜２０３は、酸化物系物質で形成されるが、これに限らず、導電膜２０２の損傷を最小化し、形成工程が単純であり、かつ、その本来の目的である後続の第１パッド膜２０４の形成時に加えられる応力から導電膜２０２を保護することができ、更に、後続の工程により除去が比較的容易な物質の中から適切に選択することができる。
次いで、第１バッファ膜２０３上に第１パッド膜（以下、「第１犠牲膜」とする。）２０４を形成する。このとき、第１犠牲膜２０４は、後続のトレンチを形成するためのエッチング時に導電膜２０２を保護する機能を果たす一方、後続のＣＭＰ工程時に研磨停止膜としても機能する。
一方、第１犠牲膜２０４は、導電膜２０２上に第１バッファ膜２０３を形成していない場合に比べて、導電膜２０２の損傷を最小化するために、ＬＰＣＶＤ法で形成することが好ましい。また、第１犠牲膜２０４は、本実施形態においても、ポリシリコン膜に対してエッチング選択比の高い窒化膜を用いている。しかし、これは一例であって、後続の導電膜２０２のエッチング工程及びＣＭＰ工程において、エッチング及びＣＭＰに対する十分な耐久力を有し、かつ、導電膜２０２に対してエッチング選択比の高い物質であれば全て第１犠牲膜２０４として使用可能である。
次いで、第１犠牲膜２０４上に第２バッファ膜２０５を形成する。このとき、第２バッファ膜２０５は、後続の工程により形成される第２パッド膜（以下、「第２犠牲膜」とする。）２０６の除去時にエッチングバリア層として機能する。したがって、第２バッファ膜２０５は、第２犠牲膜２０６に対するエッチング選択比を有する物質で形成することができる。例えば、第２犠牲膜２０６を窒化膜で形成する場合、第２バッファ膜２０５は、酸化物系物質で形成することができ、このほかにも、感光膜又は非晶質カーボン膜が使用可能である。
更に、第２バッファ膜２０５上に第２犠牲膜２０６を形成する。このとき、第２犠牲膜２０６は、第２バッファ膜２０５に対してエッチング選択比の高い物質で形成することが好ましい。例えば、第２犠牲膜２０６は、第１犠牲膜２０４と同じ物質で形成することができる。また、第２犠牲膜２０６の厚さは、アスペクト比を考慮して比較的薄く形成することが好ましく、後続のＣＭＰ工程時に研磨停止膜として機能する程度の厚さを有していなければならない。例えば、第２犠牲膜２０６の厚さは、略３００Åに形成することができる。
なお、ゲート絶縁膜２０１、導電膜２０２、第１バッファ膜２０３、第２バッファ膜２０５、第１犠牲膜２０４及び第２犠牲膜２０６は、同じチャンバ内で温度及びガス条件を変更してインサイチューで形成することができる。
次いで、図７Ｂに示すように、エッチング工程によりトレンチ２０７を形成する。
トレンチ２０７を形成する工程は、次のとおりである。
まず、図示していないが、第２犠牲膜２０６上に、酸化膜、又は酸化膜と非晶質カーボン膜との積層構造でハードマスクを形成した後、その上に反射防止膜としてＳｉＯＮ膜を更に形成する。その後、フォトリソグラフィ工程により感光膜パターンを形成した後、この感光膜パターンを用いて、反射防止膜とハードマスクとをエッチングし、ハードマスクパターンを形成する。次に、感光膜パターンと反射防止膜とを除去した後、ハードマスクパターンを用いて、第２犠牲膜２０６、第２バッファ膜２０５、第１犠牲膜２０４、第１バッファ膜２０３、導電膜２０２、ゲート絶縁膜２０１、及び基板２００の一部をエッチングし、パターニングされた第２犠牲膜２０６Ａ、パターニングされた第２バッファ膜２０５Ａ、パターニングされた第１犠牲膜２０４Ａ、パターニングされた第１バッファ膜２０３Ａ、パターニングされた導電膜２０２Ａ、パターニングされたゲート絶縁膜２０１Ａ、及びパターニングされた基板２００Ａを形成する。
次いで、図７Ｃに示すように、トレンチ２０７（図７Ｂ参照）が部分的に埋め込まれるように、第１絶縁膜２０８としてライナー膜を形成する。このとき、第１絶縁膜２０８は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜で形成されるが、これに限らず、高いアスペクト比で埋め込み特性に優れた物質であれば全て第１絶縁膜２０８として使用可能である。
一方、第１絶縁膜２０８の形成前に、トレンチ２０７の形成時に損傷された部分を補うために、トレンチ２０７の内側壁に側壁酸化膜（図示せず）を更に形成することもできる。このとき、側壁酸化膜は、酸化によりＳｉＯ２膜で形成することができる。
次いで、トレンチ２０７が完全に埋め込まれるように、第１絶縁膜２０８上に、第２絶縁膜２０９としてＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を形成する。このとき、ＳＯＧ膜としては、ＰＳＺ膜を使用することができ、このほかにも、スピンコート法により塗布可能な物質であれば全て第２絶縁膜２０９として使用可能である。
例えば、スピンコート物質には、下記の表１のような物質がある。
表１おいて、「ＳｉＬＫＴＭ」、「ＢＣＢ」、「ＦＬＡＲＥＴＭ」、「Ｆｏｘ」、「ＨＯＳＰ」、「ＪＳＲ」などは、それぞれ製品名を表す。また、「ＨＳＳＱ」は、「Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ」を意味し、「ＭＳＳＱ」は、「Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ」を意味する。
その後、図７Ｄに示すように、パターニングされた第２犠牲膜２０６Ａを研磨停止膜として用いたＣＭＰ工程により、パターニングされた第２犠牲膜２０６Ａ上に形成された第２絶縁膜２０９と第１絶縁膜２０８とを研磨して平坦化する。図中の「２０９Ａ」は平坦化された第２絶縁膜を、「２０８Ａ」は平坦化された第１絶縁膜２０８Ａをそれぞれ表す。このときのＣＭＰ工程は、パターニングされた第２犠牲膜２０６Ａと、平坦化された第１絶縁膜２０８Ａ及び平坦化された第２絶縁膜２０９Ａとの間の研磨選択比を有するスラリーを用いることが好ましい。図中の符号「２０６Ｂ」は、ＣＭＰ工程後に残留する第２犠牲膜を表す。
また、図７Ｅに示すように、第１のエッチング工程２１０により、残留する第２犠牲膜２０６Ｂ（図７Ｄ参照）を選択的に除去する。このとき、第１のエッチング工程２１０は、残留する第２犠牲膜２０６Ｂとパターニングされた第２バッファ膜２０５Ａとの間のエッチング選択比を最大限に高めるため、残留する第２犠牲膜２０６Ｂが窒化膜で形成された場合、リン酸（Ｈ３Ｐ０４）溶液を用いたウェット方式で行う。
次いで、図７Ｆに示すように、第２のエッチング工程２１１により、平坦化された第２絶縁膜２０９Ａをトレンチ２０７（図７Ｂ参照）の内部で選択的に後退させ、後退した第２絶縁膜２０９Ｂを形成する。このとき、第２のエッチング工程２１１は、ＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）又はＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ ｅｔｃｈ）溶液（脱イオン水にＨＦを混合した溶液）を使用する。これにより、酸化物系の平坦化された第１絶縁膜２０８Ａも、エッチングにより、後退した第１絶縁膜２０８Ｂを形成し、パターニングされた第１犠牲膜２０４Ａ上に形成されていたパターニングされた第２バッファ膜２０５Ａ（図７Ｅ参照）も除去される。
更に、図７Ｇに示すように、後退した第２絶縁膜２０９Ｂの形成によって発生したトレンチ２０７（図７Ｂ参照）内の空間が完全に埋め込まれるように、第３絶縁膜２１２を形成する。このとき、第３絶縁膜２１２は、埋め込み特性と後続の研磨工程時にある程度の硬度を有し、かつ、平坦化が容易なＨＤＰ膜で形成することが好ましい。このほかにも、第３絶縁膜２１２は、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、又はこれらの積層膜で形成することもできる。図中の「Ｔ１１」は、パターニングされた第１犠牲膜２０４Ａの厚さを表す。
次いで、図７Ｈに示すように、パターニングされた第１犠牲膜２０４Ａを研磨停止膜として用いたＣＭＰ工程により、パターニングされた第１犠牲膜２０４Ａ上に形成された第３絶縁膜２１２を研磨して平坦化する。図中の「２１２Ａ」は、平坦化された第３絶縁膜を表す。このときのＣＭＰ工程は、図７Ｄで実施されたＣＭＰ工程と同じように、パターニングされた第１犠牲膜２０４Ａと平坦化された第３絶縁膜２１２Ａとの間の研磨選択比を有するスラリーを用いることが好ましい。これにより、後退した第１絶縁膜２０８Ｂ、後退した第２絶縁膜、及び平坦化された第３絶縁膜からなる素子分離膜が形成される。図中の「２０４Ｂ」は、ＣＭＰ工程後に残留する第１犠牲膜を表し、「Ｔ１２」は、残留する第１犠牲膜２０４Ｂの厚さを表す。
その後、図示していないが、残留する第１犠牲膜２０４Ｂをエッチングバリア層として用いたエッチング工程により、セル領域に形成された素子分離膜を選択的に後退させてＥＦＨを調節する。このとき、周辺回路領域は、感光膜パターンに覆われ、セル領域のみが開放される。ここで、セル領域は、セルの形成される領域を意味し、周辺回路領域は、セルを駆動させる駆動回路、例えば、デコーダやページバッファなどが形成される領域を意味する。
続いて、残留する第１犠牲膜２０４Ｂを除去する。
また、パターニングされた基板２００Ａ上に誘電体膜とコントロールゲートとを順次形成し、ゲートを形成する。
その後の工程は、従来の工程と同様であるため、それについての説明は省略する。
上述したように、本発明の実施形態も、従来技術と同様、素子分離膜の形成過程で２回のＣＭＰを行う。すなわち、図７Ｄのような平坦化された第２絶縁膜２０９Ａの形成後、及び図７Ｈのような平坦化された第３絶縁膜２１２Ａの形成後にそれぞれ１回ずつ、合計２回のＣＭＰを行う。
しかし、本発明の実施形態においては、２回のＣＭＰ工程時に研磨停止膜として用いられる層がそれぞれ異なる。すなわち、平坦化された第２絶縁膜２０９Ａの形成のための研磨時には、パターニングされた第２犠牲膜２０６Ａが研磨停止膜として機能し、平坦化された第３絶縁膜２１２Ａの研磨時には、パターニングされた第１犠牲膜２０４Ａが研磨停止膜として機能する。したがって、図７Ｇに示されたパターニングされた第１犠牲膜２０４Ａの厚さＴ１１は、従来技術として図１Ｃに示すパターニングされたパッド膜１０４Ａと同じ厚さＴ１（Ｔ１１＝Ｔ１）を有するが、最終的に残留する第１犠牲膜２０４Ｂの厚さＴ１２は、図１Ｆに示された残留する第２パッド膜１０４Ｃの厚さＴ３よりも厚い。
これは、パターニングされた第１犠牲膜２０４Ａが１回のＣＭＰ工程時にのみ研磨停止膜として用いられるためであるが、このようにＣＭＰ工程時に露出する回数を減少させることにより、従来技術のように、２回にわたるＣＭＰ工程時に露出するパッド膜に比べてより一層均一性を確保することができる。
本発明によると、次のような効果を得ることができる。
第一に、素子分離膜の形成時、２つの犠牲膜を適用することにより、ウエハの全領域におけるＥＦＨの不均一性を最小化し、しきい値電圧の均一性を確保することができる。
第二に、素子分離膜の形成時、２つの犠牲膜を適用することにより、セル領域におけるＥＦＨの減少を最小化し、誘電体膜のパンチスルー現象を防止することができる。
これにより、素子のプログラム又は消去動作の不良を最小化し、素子の信頼性を向上させることができる。
以上、本発明について、ＡＳＡ−ＳＴＩ工程を適用する素子を一例として説明したが、これは、説明の便宜のためのものであり、本発明は、多層構造を有する素子分離膜を使用する全ての素子の製造方法に適用可能である。なお、本発明は、上述した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。例えば、上記した実施の形態では、トレンチ２０７の内壁に第１絶縁膜２０８を形成した後に、第２絶縁膜２０９を形成する場合を説明したが、第１絶縁膜２０８を形成せずに、トレンチ２０７の内壁に直接第２絶縁膜２０９を形成してもよい。
従来のＡＳＡ−ＳＴＩ（Ａｄｖａｎｃｅｄ Ｓｅｌｆ Ａｌｉｇｎｅｄ−Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程を適用したＮＡＮＤフラッシュメモリ素子の製造方法を説明するための断面図である。 従来のＡＳＡ−ＳＴＩ工程を適用したＮＡＮＤフラッシュメモリ素子の製造方法を説明するための断面図である。 従来のＡＳＡ−ＳＴＩ工程を適用したＮＡＮＤフラッシュメモリ素子の製造方法を説明するための断面図である。 従来のＡＳＡ−ＳＴＩ工程を適用したＮＡＮＤフラッシュメモリ素子の製造方法を説明するための断面図である。 従来のＡＳＡ−ＳＴＩ工程を適用したＮＡＮＤフラッシュメモリ素子の製造方法を説明するための断面図である。 従来のＡＳＡ−ＳＴＩ工程を適用したＮＡＮＤフラッシュメモリ素子の製造方法を説明するための断面図である。 ＡＳＡ−ＳＴＩ工程により製造されたセルの断面を示すＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。 ＳＡ−ＳＴＩ（Ｓｅｌｆ Ａｌｉｇｎｅｄ−Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程により製造されたセルの断面を示すＴＥＭ写真である。 セル領域内において、ＡＳＡ−ＳＴＩ工程により製造されたセルのＥＦＨ（Ｅｆｆｅｃｔｉｖｅ Ｆｉｅｌｄ ｏｘｉｄｅ Ｈｅｉｇｈｔ）の分布を示す図である。 セル領域内において、ＡＳＡ−ＳＴＩ工程により製造されたセルのＥＦＨの分布を示す図である。 セル領域内において、ＡＳＡ−ＳＴＩ工程により製造されたセルのＥＦＨの分布に対応するしきい値電圧を示す図である。 セル領域内における縁部に形成されたセルの断面を示すＴＥＭ写真である。 セル領域内における中央部に形成されたセルの断面を示すＴＥＭ写真である。 セルにおけるＥＦＨの減少による問題を説明するためのＴＥＭ写真である。 本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
符号の説明
２００ 基板
２０１ ゲート絶縁膜
２０２ 導電膜
２０３ 第１バッファ膜
２０４ 第１パッド膜（第１犠牲膜）
２０５ 第２バッファ膜
２０６ 第２パッド膜（第２犠牲膜）
２０７ トレンチ
２０８ 第１絶縁膜
２０９ 第２絶縁膜
２１２ 第３絶縁膜

Claims (29)

  1. 基板上に、ゲート絶縁膜、第１ゲート導電膜、第１犠牲膜及び第２犠牲膜を順に形成する第１ステップと、
    前記第１犠牲膜及び第２犠牲膜、前記第１ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングし、トレンチを形成する第２ステップと、
    該トレンチが埋め込まれるように、第１の絶縁膜を形成する第３ステップと、
    前記第２犠牲膜を研磨停止膜として前記第１の絶縁膜を研磨する第４ステップと、
    前記第２犠牲膜を除去する第５ステップと、
    前記第１の絶縁膜を前記トレンチの内部で一定の深さに後退させる第６ステップと、
    前記第１の絶縁膜の後退によって形成された前記トレンチ内の空間が埋め込まれるように、第２の絶縁膜を形成する第７ステップと、
    前記第１犠牲膜を研磨停止膜として前記第２の絶縁膜を研磨する第８ステップと
    を含むことを特徴とする不揮発性メモリ素子の製造方法。
  2. 前記第２の絶縁膜を研磨する前記第８ステップの後、
    前記第１犠牲膜をエッチングバリア層として前記第２の絶縁膜を後退させる第９ステップを更に含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  3. 前記第１ステップにおいて、前記第１ゲート導電膜を形成した後に、前記第１ゲート導電膜上に第１バッファ膜を形成するステップを更に含むことを特徴とする請求項１又は２に記載の不揮発性メモリ素子の製造方法。
  4. 前記第１ステップにおいて、前記第１犠牲膜を形成した後に、前記第１犠牲膜上に第２バッファ膜を形成するステップを更に含むことを特徴とする請求項３に記載の不揮発性メモリ素子の製造方法。
  5. 前記第１バッファ膜が、前記第１犠牲膜と互いに異なる物質で形成されることを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
  6. 前記第２バッファ膜が、前記第２犠牲膜と互いに異なる物質で形成されることを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
  7. 前記第１バッファ膜及び第２バッファ膜が、酸化膜で形成されることを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
  8. 前記第１犠牲膜及び第２犠牲膜が、窒化膜で形成されることを特徴とする請求項７に記載の不揮発性メモリ素子の製造方法。
  9. 前記トレンチを形成する前記第２ステップの後、
    前記トレンチの一部が埋め込まれるように、第３の絶縁膜を形成するステップを更に含むことを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
  10. 前記第２の絶縁膜及び第３の絶縁膜が、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜で形成されることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
  11. 前記第１の絶縁膜が、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜で形成されることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
  12. 前記トレンチを形成する前記第２ステップが、
    前記第２犠牲膜上にハードマスクを形成するステップと、
    該ハードマスク上に反射防止膜を形成するステップと、
    該反射防止膜と前記ハードマスクとをエッチングし、ハードマスクパターンを形成するステップと、
    該ハードマスクパターンを用いて、前記第２犠牲膜、前記第１犠牲膜、前記第１ゲート導電膜、前記ゲート絶縁膜、及び前記基板の各々の一部を順次エッチングするステップと
    を含むことを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
  13. 前記ハードマスクが、酸化膜、又は酸化膜と非晶質カーボン膜との積層構造の膜からなることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
  14. 前記反射防止膜が、ＳｉＯＮ膜からなることを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  15. 前記第８ステップにおいて、前記第２の絶縁膜の研磨が、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により行われることを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
  16. 前記第２の絶縁膜を後退させる前記第９ステップの後、
    前記第２犠牲膜を除去するステップと、
    前記第２犠牲膜の除去された前記基板上に誘電体膜を形成するステップと、
    該誘電体膜上に第２ゲート導電膜を形成するステップと
    を更に含むことを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
  17. 前記第１ゲート導電膜及び第２ゲート導電膜が、ポリシリコン膜、遷移金属、又は希土類金属のいずれか１つからなることを特徴とする請求項１又は１６に記載の不揮発性メモリ素子の製造方法。
  18. セル領域と周辺回路領域とを備える不揮発性メモリ素子の製造方法であって、
    前記セル領域と前記周辺回路領域とを備える基板上に、ゲート絶縁膜、第１ゲート導電膜、第１犠牲膜及び第２犠牲膜を順に形成する第１ステップと、
    前記第１犠牲膜及び第２犠牲膜、前記第１ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングし、トレンチを形成する第２ステップと、
    該トレンチが埋め込まれるように、第１の絶縁膜を形成する第３ステップと、
    前記第２犠牲膜を研磨停止膜として前記第１の絶縁膜を研磨する第４ステップと、
    前記第２犠牲膜を除去する第５ステップと、
    前記第１の絶縁膜を前記トレンチの内部で一定の深さに後退させる第６ステップと、
    前記第１の絶縁膜の後退によって形成された前記トレンチ内の空間が埋め込まれるように、第２の絶縁膜を形成する第７ステップと、
    前記第１犠牲膜を研磨停止膜として前記第２の絶縁膜を研磨する第８ステップと、
    前記第１犠牲膜をエッチングバリア層として前記セル領域に形成された前記第２の絶縁膜を選択的に後退させる第９ステップと
    を含むことを特徴とする不揮発性メモリ素子の製造方法。
  19. 前記第１ステップにおいて、前記第１ゲート導電膜を形成した後に、前記第１ゲート導電膜上に第１バッファ膜を形成するステップを更に含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
  20. 前記第１ステップにおいて、前記第１犠牲膜を形成した後に、前記第１犠牲膜上に第２バッファ膜を形成するステップを更に含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
  21. 前記第１バッファ膜が、前記第１犠牲膜と互いに異なる物質で形成され、
    前記第２バッファ膜が、前記第２犠牲膜と互いに異なる物質で形成されることを特徴とする請求項２０に記載の不揮発性メモリ素子の製造方法。
  22. 前記第１バッファ膜及び第２バッファ膜が、酸化膜で形成され、
    前記第１犠牲膜及び第２犠牲膜が、窒化膜で形成されることを特徴とする請求項２０に記載の不揮発性メモリ素子の製造方法。
  23. 前記トレンチを形成する前記第２ステップの後、
    前記トレンチの一部が埋め込まれるように、第３の絶縁膜を形成するステップを更に含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
  24. 前記第１の絶縁膜が、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜で形成され、
    前記第２の絶縁膜及び第３の絶縁膜が、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜で形成されることを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
  25. 前記トレンチを形成する前記第２ステップが、
    前記第２犠牲膜上にハードマスクを形成するステップと、
    該ハードマスク上に反射防止膜を形成するステップと、
    該反射防止膜と前記ハードマスクとをエッチングし、ハードマスクパターンを形成するステップと、
    該ハードマスクパターンを用いて、前記第２犠牲膜、前記第１犠牲膜、前記第１ゲート導電膜、前記ゲート絶縁膜、及び前記基板の各々の一部を順次エッチングするステップと
    を含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
  26. 前記ハードマスクが、酸化膜、又は酸化膜と非晶質カーボン膜との積層構造の膜からなることを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
  27. 前記反射防止膜が、ＳｉＯＮ膜からなることを特徴とする請求項２６に記載の不揮発性メモリ素子の製造方法。
  28. 前記第８ステップにおいて、前記第２の絶縁膜の研磨が、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により行われることを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
  29. 前記第２の絶縁膜を後退させる前記第９ステップの後、
    前記第２犠牲膜を除去するステップと、
    前記第２犠牲膜の除去された前記基板上に誘電体膜を形成するステップと、
    該誘電体膜上に第２ゲート導電膜を形成するステップと
    を更に含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
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