FR2670324A1 - Dispositif a semiconducteurs comprenant des transistors a effet de champ a grille isolee et des transistors bipolaires, et procede de fabrication. - Google Patents
Dispositif a semiconducteurs comprenant des transistors a effet de champ a grille isolee et des transistors bipolaires, et procede de fabrication. Download PDFInfo
- Publication number
- FR2670324A1 FR2670324A1 FR9115158A FR9115158A FR2670324A1 FR 2670324 A1 FR2670324 A1 FR 2670324A1 FR 9115158 A FR9115158 A FR 9115158A FR 9115158 A FR9115158 A FR 9115158A FR 2670324 A1 FR2670324 A1 FR 2670324A1
- Authority
- FR
- France
- Prior art keywords
- semiconductor layer
- semiconductor
- buried
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 220
- 230000005669 field effect Effects 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000012535 impurity Substances 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 229910052787 antimony Inorganic materials 0.000 claims description 22
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 22
- 229910052785 arsenic Inorganic materials 0.000 claims description 18
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 11
- 239000007787 solid Substances 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 7
- 239000007943 implant Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims 9
- 150000001768 cations Chemical class 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 35
- 239000010703 silicon Substances 0.000 abstract description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 34
- 230000000295 complement effect Effects 0.000 abstract description 13
- 230000002708 enhancing effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 40
- 229910052814 silicon oxide Inorganic materials 0.000 description 40
- 239000011347 resin Substances 0.000 description 32
- 229920005989 resin Polymers 0.000 description 32
- 238000000034 method Methods 0.000 description 30
- 238000009792 diffusion process Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 16
- 230000003071 parasitic effect Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 239000012071 phase Substances 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- -1 arsenic ions Chemical class 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000006731 degradation reaction Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910001439 antimony ion Inorganic materials 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000003340 mental effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 244000045947 parasite Species 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Dans un dispositif comprenant à la fois un transistor bipolaire (21) et des transistors MOS complémentaires (22, 23), des couches enterrées n+ (3a, 51a) sont formées sur un substrat en silicium de type p, 1, avec une concentration en impuretés plus élevée dans la région prévue pour la formation d'un transistor MOS à canal p (23) que dans la région prévue pour la formation d'un transistor bipolaire npn 21. Il est ainsi possible de maintenir les performances du transistor bipolaire npn, tout en améliorant celles des transistors CMOS comprenant un transistor à canal n (22) et un transistor à canal p (23),notamment en ce qui concerne la résistance au perçage et l'amélioration de la tolérance au déverrouillage.
Description
DISPOSITIF A SEMICONDUCTEURS COMPRENANT
DES TRANSISTORS A EFFET DE CHAMP A GRILLE ISOLEE
ET DES TRANSISTORS BIPOLAIRES,
ET PROCEDE DE FABRICATION
La présente invention concerne de façon générale un dispositif à semiconducteurs tel qu'un dispositif à circuit à haut niveau d'intégration (ou LSI), etc, et elle porte plus particulièrement sur un dispositif à semiconduc- teurs comprenant des transistors à effet de champ à grille10 isolée complémentaires et des transistors bipolaires dans une même puce (substrat semiconducteur) L'invention est
spécialement applicable à un dispositif à semiconducteurs du type dit Bi-OMOS (Bipolaire/Métal-Oxyde-Semiconducteur Complémentaire) L'invention porte également sur le procédé15 de fabrication d'un tel dispositif à semiconducteurs.
La présente invention procure les effets les plus avantageux lorsqu'elle est appliquée à un circuit à haut
niveau d'intégration comprenant des transistors CMOS ainsi que des transistors bipolaires dans une même puce, c'est-a-20 dire un dispositif à semiconducteurs du type appelé Bi- CMOS Les figures 24 à 29 sont des coupes montrant le pro-
cédé de fabrication d'un dispositif à semiconducteurs de type Bi-CMOS classique, dans l'ordre de fabrication On décrira en se référant à ces figures la structure du subs-
trat semiconducteur de type Bi-CMOS, et son procédé de fabrication.
En se référant à la figure 24, on note qu'on forme une couche d'oxyde de silicium sur un substrat semi-
conducteur en silicium de type p, désigné par la référence 1, en procédant par exemple par oxydation thermique, etc. On définit un motif dans la couche d'oxyde de silicium pour former des couches d'oxyde de silicium 2 a, 2 b et 2 c, qui mettent à nu des régions déterminées En utilisant à titre de masques les couches d'oxyde de silicium 2 a, 2 b et 2 c, on introduit une impureté de type N telle que l'antimoine10 (Sb), etc, dans le substrat semiconducteur en silicium de type p, en procédant par implantation ionique, etc, et on fait diffuser cette impureté On forme ainsi simultanément des couches diffusées N 3 et 5. En considérant maintenant la figure 25, on note qu'on enlève les couches d'oxyde de silicium 2 a, 2 b et 2 c. On forme ensuite à nouveau une couche d'oxyde de silicium 6 sur la totalité du substrat semiconducteur en silicium de type p 1 On forme une couche de résine photosensible sur la couche d'oxyde de silicium 6 On définit un motif dans20 la couche de résine photosensible pour former des couches de résine photosensible 7 a et 7 b, de façon à ne laisser à
nu qu'une région de surface déterminée de la couche d'oxyde de silicium 6 En utilisant à titre de masques les couches de résine photosensible 7 a et 7 b, on introduit une impureté25 de type p, telle que du bore (B), etc, dans le substrat semiconducteur en silicium de type p, 1, et on fait diffu-
ser cette impureté On forme ainsi une couche diffusée p 8.
On enlève ensuite successivement les couches de
résine photosensible 7 a et 7 b et la couche d'oxyde de sili- cium 6, comme représenté sur la figure 26.
Comme le montre la figure 27, on effectue une opération de croissance épitaxiale pour faire croître une couche de silicium sur la totalité du substrat semiconduc-35 teur en silicium de type p, 1 On forme ainsi une couche épitaxiale 9 ayant une épaisseur d'environ 2, m A ce mo- ment, les couches diffusées N 3 et 5 et la couche diffusée
p 8 deviennent des couches enterrées N 3 a et 5 a, et une couche enterrée p+ 8 a, sous l'effet du traitement thermique 5 pendant le processus de la croissance épitaxiale.
En se référant à la figure 28, on note qu'on introduit une impureté de type n, comme par exemple le
phosphore, dans la couche épitaxiale 9, au-dessus des couches enterrées N 3 a et 5 a, en procédant par implanta-10 tion ionique, etc La diffusion de l'impureté de type n permet de former des régions de caisson N 10 et 12, res-
pectivement au-dessus des couches enterrées N 3 a et 5 a On introduit une impureté de type p telle que le bore (B) dans la couche épitaxiale 9, au-dessus de la couche enterrée p15 8 a, par implantation ionique, etc La diffusion de l'impu- reté de type p permet de former une région de caisson p 11, au-dessus de la couche enterrée p 8 a Après avoir formé successivement ces régions de caisson N 10, 12 et
cette région de caisson p 11, on forme des couches d'oxyde20 13 a à 13 e pour l'isolation entre éléments, par exemple par un processus d'oxydation locale du silicium, ou LOCOS.
Enfin, comme le montre la figure 29, on diffuse une impureté de type N telle que du phosphore (P) dans une région qui est comprise entre les couches d'oxyde pour25 l'isolation entre éléments, 13 a et 13 b, pour former ainsi une couche diffusée N pour assurer la conduction pour un collecteur 14 On forme ensuite séquentiellement les élé- ments de transistors MOS: couches d'oxyde de grille 15 a et 15 b; électrodes de grille 16 a et 16 b; couches de diffusion de source/drain N 17 a et 17 b; et couches de diffusion de source/drain p 18 a et 18 b; et les éléments de transistors
bipolaires: une couche diffusée p 18 c pour assurer la conduction pour une base; une région de base intrinsèque p 19; et une région d'émetteur N 20.35 Comme décrit ci-dessus, on forme ainsi un tran-
4 sistor bipolaire npn 21, un transistor MOS à canal N 22 et un transistor MOS à canal p 23, qui constituent ensemble un dispositif semiconducteur de type Bi-CMOS. Comme le montre la figure 24, la couche enterrée N est formée par implantation d'antimoine, et le transis- tor bipolaire npn 21 est formé en association avec cette couche On trouvera ci-après des considérations d'ordre général concernant ce transistor. Il est bien connu que le fait de réduire la
taille d'un transistor bipolaire conformément à une loi d'échelle procure une réduction de coût due à une augmen-
tation de la densité d'intégration, ainsi qu'une améliora- tion de la vitesse de fonctionnement du transistor, à cause de la réduction de la capacité parasite, de la résistance15 parasite, et du temps de transit des porteurs Il est appa- ru que lorsqu'on réduit l'épaisseur, par exemple d'une
couche épitaxiale de silicium, conformément à la loi d'échelle, le paramètre f T (fréquence de coupure), qui est un indicateur de la rapidité de fonctionnement que peut20 atteindre le transistor bipolaire, augmente comme le montre la figure 30, mais la tension de claquage collecteur-
émetteur BVCEO est dégradée de façon extrêmement importan- te.
L'épaisseur d'une couche épitaxiale de silicium est rédui e à une valeur de 2 pm ou moins, et un problème important réside dans la façon de procéder pour maintenir la tension BVCEO, tout en obtenant un fonctionnement rapide d'un transistor bipolaire. On peut envisager les deux techniques suivantes pour maintenir la tension BVCEO' (i) Dans le dispositif à semiconducteurs de type Bi-CMOS classique, qui est représenté par exemple sur la
figure 29, on augmente la concentration en impuretés de la région de base intrinsèque 19 dans le transistor bipolaire35 npn 21.
(ii) Dans le dispositif à semiconducteurs de type Bi-CMOS classique, représenté sur la figure 29, on réduit la concentration en impuretés de la région de caisson n 10, tout en restreignant le plus possible la montée de la couche enterrée N 3 a sur le côté de la couche épitaxiale 9, à cause de l'auto-dopage Il est nécessaire d'augmenter le plus possible la concentration en impuretés de la couche enterrée N 3 a elle- même, dans le but de réduire la résis- tance parasite.10 Le terme "auto-dopage" désigne le phénomène par lequel une impureté présente dans un substrat s'échappe
tout d'abord dans la phase vapeur pendant la croissance de la couche épitaxiale 9, et est à nouveau absorbée dans la couche épitaxiale A titre d'exemple, la figure 31 repré-15 sente le profil de concentration en impuretés d'un transis- tor bipolaire npn de type caractéristique, dans la direc-
tion de sa profondeur, et cette figure permet de voir qu'une pente douce Q est établie du côté de la couche épitaxiale dans le profil de concentration en impuretés de
la couche enterrée n+.
Plus précisément, le phénomène d'auto-dopage est fondamentalement différent du phénomène dit de diffusion
vers l'extérieur, dans lequel une impureté diffuse directe- ment à partir d'un substrat pendant la croissance épita-25 xiale.
Dans le cas mentionné en (i), l'augmentation de la concentration en impuretés de la région de base intrin-
sèque 19 conduit à une dégradation importante du facteur d'amplificateur en courant h FE, qui est une caractéristique30 importante d'un transistor bipolaire Ceci vient du fait que le paramètre h FE, qui est représenté approximativement par la relation: h FE NE / (NB WB) (dans laquelle NE est la concentration dans l'émetteur, 6 NB est la concentration dans la base et WB est la largeur de la base), est dégradé lorsque la concentration dans la base NB augmente. Il en résulte qu'il est difficile de maintenir h FE à une valeur voisine de 100 qui correspond au cas d'un transistor bipolaire de type général, et on peut diffici- lement mettre en oeuvre la technique mentionnée en (i). Dans le cas indiqué en (ii), une trop grande réduction de la concentration en impuretés de la région de caisson N 10 entraîne la diffusion de l'impureté formant la région de base intrinsèque p 19, augmente la largeur de base WB et dégrade h FE' comme dans la relation précitée représentant h FE, ou bien le paramètre f T est dégradé par l'augmentation du temps de transit dans la base, ce qui15 s'oppose à un fonctionnement rapide du transistor Par conséquent, la concentration en impuretés de la région de caisson N 10 ne peut être réduite en pratique qu'à une valeur voisine de 1016/cm 3. Il est donc nécessaire d'utiliser une impureté moins sujette à auto-dopage, dans le but de restreindre le plus possible la montée de la couche enterrée N 3 a sur le côté de la couche épitaxiale 9, à cause de l'auto-dopage. La figure 32 est une représentation graphique montrant la dépendance vis-à-vis de la température des coefficients de diffusion d'impuretés de type n, à savoir le phosphore (P), l'arsenic (As) et l'antimoine (Sb), dans le silicium Conformément à la figure 32, la relation entre les coefficients de diffusion dans le silicium, dans une plage de température déterminée, est la suivante: phospho-30 re (P) > antimoine (Sb) > arsenic (As) Contrairement à la diffusion vers l'extérieur, l'auto-dopage ne dépend pas des coefficients de diffusion eux-mêmes, comme représenté sur la figure 32 L'aut-dopage varie en fonction des conditions de la croissance épitaxiale sur le silicium, en particulier35 du type de dopant qui est utilisé, et la relation entre les 7 coefficients des impuretés de type N est la suivante: phosphore (P) > arsenic (A) " antimoine (Sb). Pour les raisons indiquées ci-dessus, on utilise l'antimoine (Sb) pour former la couche enterrée N 3 a, avec une valeur d'environ 1016/cm 3 pour la concentration en impuretés de la région de caisson N 10, dans le but d'obtenir un fonctionnement rapide du transistor bipolaire, tout en maintenant la tension BVCEO lorsqu'on réduit l'épaisseur de la couche épitaxiale en silicium.10 Dans la fabrication habituelle de dispositifs à semiconducteurs de type Bi-CMOS, la région de caisson n , qui est la région dans laquelle on doit former le tran- sistor bipolaire npn 21, est formée comme le montre la
figure 28, simultanément à la région de caisson N 12, qui15 est la région dans laquelle on doit former le transistor MOS à canal p 23, et avec la même concentration en impure-
tés que la région 12 Ainsi, comme on peut le voir sur les figures 24 et 27, la couche enterrée N 3 a dans laquelle on doit former le transistor bipolaire npn 21, est formée20 simultanément à la couche enterrée N 5 a dans laquelle on doit former le transistor MOS à canal p 23, et avec la même concentration en impuretés que la couche 5 a. Par conséquent, si la concentration en impuretés de la région de caisson N 10 est réduite à 1016/cm 3 pour
éviter la dégradation des performances du transistor bipo- laire, et si on utilise de l'antimoine (Sb) à titre d'impu-
retés pour la formation de la couche enterrée N 3 a, comme décrit cidessus, la concentration en impuretés de la région de caisson N 17 dans laquelle on doit former le30 transistor MOS à canal p 23, est également réduite à 1016/cm 3 Ceci entraîne une extension aisée de la couche de désertion de drain dans le transistor MOS à canal p ce qui facilite l'apparition d'un phénomène de perçage entre la source et le drain On appelle "perçage" un phénomène dans35 lequel une couche de désertion de drain s'étend jusqu'à 8 proximité d'une source, la couche de désertion de drain et
la couche de désertion de source se rejoignent, et par conséquent le champ électrique dans le drain a un effet du côté de la source, ce qui entraîne la chute du potentiel de 5 diffusion entre la source et le caisson, ce qui fait qu'un courant circule entre la source et le drain sans la forma-
tion d'un canal Une technique visant à empêcher seulement l'apparition de ce phénomène de perçage a été proposée par les présents inventeurs et d'autres dans le brevet japonais10 publié N O 2- 106961, qui décrit le maintien de la concentra- tion en impuretés à une valeur plus élevée dans la région
de caisson N 10 sur laquelle le transistor bipolaire doit être formé, que dans la région de caisson N 12.
Comme le montre également la figure 29, on main-
tient de préférence à une valeur faible la résistance de la couche enterrée N 3 a qui doit être utilisée à titre de collecteur du transistor bipolaire, c'est-à-dire qu'on maintient sa concentration à une valeur plus élevée, comme décrit ci-dessus Si on utilise de l'antimoine (Sb) à titre20 d'impureté dans la formation de la couche enterrée N 3 a, il existe une limite à sa concentration élevée La figure 33 est une représentation graphique qui montre les solubi- lités solides de l'arsenic (As), du phosphore (P) et de l'antimoine (Sby dans le silicium Comme le montre la figu-25 re 33, la solubilité solide de l'antimoine (Sb) dans le silicium est inférieure à celle des autres impuretés de type n, c'est-à-dire l'arsenic (As) et le phosphore (P) La concentration plus élevée de la couche enterrée N 3 a qui est formée en utilisant de l'antimoine (Sb), n'est donc en30 pratique que d'environ 1019/cm 3 La formation du transistor MOS à canal p dans la région de caisson N 12 ayant une
concentration faible, correspondant à la valeur de 1016/cm 3 mentionnée ci-dessus, rend difficile l'amélioration de la tolérance au déverrouillage d'un transistor MOS complémen-35 taire.
On appelle ici "déverrouillage" un phénomène dans lequel des transistors bipolaires parasites pnp et npn sont
formés dans un transistor MOS complémentaire, en consti- tuant un thyristor de structure pnpn entre un potentiel 5 d'alimentation (VDD) et un potentiel de masse (VSS), et une fois qu'un bruit parasite a été appliqué, un courant conti-
nue à circuler entre VDD et la masse, entraînant ainsi un claquage. La figure 34 est une coupe qui représente schéma-
tiquement un exemple d'un thyristor parasite formé dans des transistors MOS complémentaires dans un dispositif à semi-
conducteurs de type Bi-CMOS, similaire à celui que l'on a envisagé en se référant à la figure 29 Sur la figure 34, si les concentrations en impuretés d'une couche enterrée n15 et d'une couche enterrée p sont faibles, des chutes de tension (chutes de tension correspondant à des résistances Rn, Rp) deviennent plus élevées lorsqu'une impulsion de bruit est appliquée et un courant circule à travers ces couches enterrées Ceci provoque la polarisation des jonc-20 tions émetteur-base d'un transistor bipolaire pnp parasite Ql et d'un transistor bipolaire npn parasite Q 2 Il en résulte que ces transistors parasites sont activés, et par conséquent le phénomène de déverrouillage décrit ci- dessus a de plus grandes chances de se produire.25 Entre autres dispositifs de l'art antérieur, il existe un dispositif à semiconducteurs, décrit dans le brevet japonais publié N O 64-82648, dans lequel la profon- deur d'une couche enterrée dans une région de transistor bipolaire est inférieure à la profondeur d'une couche30 enterrée dans une région de transistor MOS Dans le dispo- sitif à semiconducteurs, lorsque l'épaisseur d'une couche épitaxiale est réduite conformément à la loi d'échelle, il devient difficile de maintenir une tension de claquage VB CEO Il sera au contraire nécessaire d'augmenter la con-35 centration en impuretés d'une région de base, comme décrit
ci-dessus, pour maintenir la tension de claquage VBCEO.
L'augmentation de la concentration en impuretés de la région de base diminue le facteur d'amplification en cou- rant h FE du transistor bipolaire, comme décrit ci-dessus. 5 Par conséquent, il sera difficile de conserver des perfor- mances élevées au transistor bipolaire.
En outre, le brevet japonais publié N O 1-259554 décrit un procédé de fabrication d'un dispositif à semi-
conducteurs qui utilise des impuretés ayant des coeffi-10 cients de diffusion différents, pour former la couche enterrée d'une région de transistor bipolaire, et la couche enterrée d'une région de transistor MOS Cependant, en pratique, la sorte d'impureté que l'on utilise pour former une couche enterrée a peu d'influence sur les caractéristi-15 ques d'un transistor devant être formé sur cette couche La position ainsi que la concentration en impuretés de la couche enterrée ont en fait un effet considérable sur les performances du transistor Si la concentration en impure- tés d'une couche enterrée N elle-même est faible, la for-20 mation de la couche enterrée N en utilisant une impureté ayant un coefficient de diffusion élevé, et la réduction de
la région entre la couche enterrée N et une couche de base p dans une région prévue pour la formation d'un transistor bipolaire, peuvent à la place faire apparaître d'autres25 problèmes, tels qu'une résistance de collecteur élevée Il est donc difficile de maintenir les performances du tran-
sistor bipolaire sans prendre en considération la concen- tration en impuretés de la couche enterrée. Un but de l'invention est d'améliorer les perfor-
mances d'un transistor à effet de champ à grille isolée de type complémentaire, et de maintenir des performances dési-
rées pour un transistor bipolaire, sans entraîner une dégradation dans un dispositif a semiconducteurs de type Bi-CMOS.
Un autre but de l'invention est d'empêcher il l'apparition d'un perçage entre la source et le drain d'un
transistor à effet de champ dans un dispositif à semicon- ducteurs de type Bi-CMOS. Un autre but encore de l'invention est d'amélio-
rer la tolérance au déverrouillage d'un transistor à effet de champ à grille isolée de type complémentaire, dans un dispositif à semiconducteurs de type Bi-CMOS. Un but supplémentaire de l'invention est de fabriquer un dispositif à semiconducteurs de type Bi-CMOS ayant des performances améliorées pour un transistor à effet de champ à grille isolée de type complémentaire, et capable de maintenir des performances désirées pour un transistor bipolaire. Encore un autre but supplémentaire de l'invention est de fabriquer un dispositif à semiconducteurs de type Bi-CMOS, capable d'empêcher l'apparition d'un perçage entre la source et le drain d'un transistor à effet de champ. Un but supplémentaire de l'invention est de fabriquer un dispositif à semiconducteurs de type Bi-CMOS
ayant une meilleure tolérance au déverrouillage dans un - transistor à effet de champ à grille isolée de type complé-
mentaire. Un dispositif à semiconducteurs conforme à un aspect de l'invention comprend un substrat semiconducteur, une première couche de semiconducteur enterrée, une seconde couche de semiconducteur enterrée, une première couche de
semiconducteur, une seconde couche de semiconducteur, un transistor bipolaire et un transistor à effet de champ Le substrat semiconducteur comporte une surface principale La30 première couche de semiconducteur enterrée contient des impuretés d'un premier type de conductivité ayant une pre-
mière concentration, et elle est formée sur la surface principale du substrat semiconducteur La seconde couche de semiconducteur enterrée contient des impuretés du premier35 type de conductivité ayant une seconde concentration, supé-
12 rieure à la première concentration, et elle est formée sur la surface principale du substrat semiconducteur La pre- mière couche de semiconducteur du premier type de conducti- vité est formée sur la première couche de semiconducteur 5 enterrée La seconde couche de semiconducteur du premier type de conductivité est formée sur la seconde couche de semiconducteur enterrée Le transistor bipolaire utilise à titre de base une région de semiconducteur d'un second type de conductivité qui est formée dans une région de la pre-10 mière couche de semiconducteur Le transistor à effet de champ du second type de conductivité est formé dans la région de la seconde couche de semiconducteur. Dans un procédé de fabrication d'un dispositif à semiconducteurs conforme à un autre aspect de la présente invention, on forme sur une surface principale d'un substrat semiconducteur une première couche de semiconducteur
enterrée contenant des impuretés d'un premier type de con- ductivité, ayant une première concentration On forme sur la surface principale du substrat semiconducteur une secon-20 de couche de semiconducteur enterrée, contenant des impure- tés du premier type de conductivité ayant une seconde con-
centration, supérieure à la première concentration On forme une première couche de semiconducteur du premier type de conductivité sur la première couche de semiconducteur25 enterrée on forme une seconde couche de semiconducteur du premier type de conductivité sur la seconde couche de semi-
conducteur enterrée on forme à l'intérieur d'une région de la première couche de semiconducteur un transistor bipolai- re qui utilise pour sa base une région de semiconducteur30 d'un second type de conductivité on forme le transistor à effet de champ du second type de conductivité à l'intérieur d'une région de la seconde couche de semiconducteur. Dans un dispositif à semiconducteurs conforme à l'invention, la concentration en impuretés de la seconde couche de semiconducteur enterrée, sous la région dans 13 laquelle est formé le transistor à effet de champ, est plus élevée que la concentration en impuretés de la première couche de semiconducteur enterrée, et par conséquent l'extension de la région de désertion de drain du transis- 5 tor à effet de champ dans la direction du substrat semiconducteur est considérable restreinte On peut empêcher l'apparition d'un perçage entre la source et le drain du transistor à effet de champ qui est formé à l'intérieur de la seconde couche de semiconducteur.10 La concentration en impuretés élevée dans la seconde couche de semiconducteur enterrée sous la région dans laquelle est formé le transistor à effet de champ, restreint le fonctionnement de deux transistors bipolaires parasites qui constituent un thyristor parasite On obtient15 ainsi une meilleure tolérance au déverrouillage dans un dispositif à semiconducteurs comprenant des transistors à effet de champ à grille isolée de type complémentaire, ainsi que des transistors bipolaires. En outre, on peut maintenir les performances
désirées pour la partie de transistor bipolaire du dispo- sitif, dans un état dans lequel les performances du tran-
sistor à effet de champ à grille isolée de type complémen- taire sont améliorées, comme décrit ci-dessus, sans dégra- dation du transistor bipolaire.25 D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la description
qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la description se réfère aux dessins annexés dans lesquels:30 Les figures 1 à 10 sont des coupes montrant un premier mode de réalisation d'un procédé de fabrication
d'un dispositif à semiconducteurs, et représentant chaque phase de fabrication conforme à l'invention; Les figures 11 à 15 sont des coupes montrant un second mode de réalisation du procédé de fabrication du 14 dispositif à semiconducteurs, et représentant chaque phase
de fabrication conforme à la présente invention; Les figures 16 à 18 sont des coupes montrant une variante du premier mode de réalisation du procédé de fa-
brication du dispositif à semiconducteurs et représentant chaque phase de fabrication conforme à l'invention; Les figures 19 à 23 sont des coupes montrant un troisième mode de réalisation du procédé de fabrication du dispositif à semiconducteurs, et représentant chaque phase10 de fabrication conforme à l'invention;
Les figures 24 à 29 sont des coupes montrant les phases d'un procédé de fabrication d'un dispositif à semi-
conducteurs classique; La figure 30 est une représentation graphique montrant la relation entre les paramètres d'un transistor bipolaire et l'épaisseur d'une couche épitaxiale; La figure 31 est une représentation graphique montrant le profil de concentration en impuretés dans la direction de la profondeur, pour un transistor bipolaire20 npn de type caractéristique; La figure 32 est une représentation graphique montrant la dépendance vis-à-vis de la température des coefficients de diffusion du phosphore (P), de l'arsenic (As) et de l'antimoine (Sb), dans le silicium; La figure 33 est une représentation graphique montrant les solubilités solides de l'arsenic (As), du phosphore (P) et de l'antimoine (Sb) dans le silicium; et La figure 34 est une coupe représentant schéma- tiquement un exemple d'un thyristor parasite qui est formé
dans un transistor MOS complémentaire, dans un dispositif à semiconducteurs de type Bi-CMOS.
PREMIER MODE DE REALISATION
Les figures 1 à 10 sont des coupes qui montrent un mode de réalisation d'un procédé de fabrication d'un dispositif à semiconducteurs de type Bi-CMOS conforme à
l'invention, dans l'ordre des phases de fabrication.
En se référant à la figure 1, on note qu'on forme une couche d'oxyde de silicium ayant une épaisseur dans la
plage d'environ 1000 à 3000 Y, par oxydation thermique, 5 etc, de façon que cette couche recouvre entièrement un substrat semiconducteur en silicium de type p, 1 On défi-
nit un motif dans la couche d'oxyde de silicium en utili- sant une technique photolithographique classique et une technique de gravure pour la couche d'oxyde de silicium, de10 façon à former des couches d'oxyde de silicium 2 a et 2 b, afin de mettre à nu des régions de surface déterminées du substrat semiconducteur en silicium de type p 1 Ensuite, en utilisant à titre de masques les couches d'oxyde de silicium 2 a et 2 b, on implante des ions antimoine (Sb), à15 titre d'impureté de type n, dans le substrat semiconducteur en silicium de type p 1, sous une tension d'environ
ke V, et avec une dose d'environ 1,0 à 5,0 x 1016/cm 2 On forme une couche diffusée de type N 3 dans une région au-
dessus de laquelle un transistor bipolaire npn sera formé20 ultérieurement.
En se référant à la figure 2, on note qu'on applique une couche de résine photosensible sur la totalité de la surface On définit un motif dans lacouche de résine photosensible pour former une couche de résine photosensi-25 ble 4, de façon à mettre à nu seulement une région de surface déterminée de la couche d'oxyde de silicium 2 b On effectue une opération de gravure en utilisant la couche de résine photosensible 4, pour former des couches d'oxyde de silicium 2 b et 2 c, afin de mettre à nu des régions de sur-30 face déterminées du substrat semiconducteur en silicium de type p 1 En utilisant à titre de masque la couche de résine photosensible 4, on implante dans le substrat semi- conducteur de type p, 1, des ions arsenic (As), à titre d'impureté de type n, sous une tension d'environ 50 ke V, et35 avec une dose d'environ 1,0 à 5,0 x 1016/cm 2 On forme une 16 couche diffusée N 51 dans une région au-dessus de laquelle un transistor MOS à canal p sera formé ultérieurement. Comme le montre la figure 3, après l'enlèvement des couches d'oxyde de silicium 2 a, 2 b et 2 c, et de la couche de résine photosensible 4, on forme sur la totalité de la surface, par oxydation thermique, etc, une couche d'oxyde de silicium 6, ayant une épaisseur dans la plage d'environ 1000 à 2000 On applique une couche de résine photosensible sur la couche d'oxyde de silicium 6, et on10 définit un motif dans la couche de résine, pour former des couches de résine photosensible 7 a et 7 b, mettant à nu des régions de surface déterminées de la couche d'oxyde de silicium 6 En utilisant à titre de masques les couches de résine photosensible 7 a et 7 b, on effectue une implantation15 ionique d'une impureté de type p consistant en bore (B), dans le substrat semiconducteur en silicium de type p 1, à travers la couche d'oxyde de silicium 6, sous une tension d'environ 50 ke V et avec une dose d'environ 1,0 à 5,0 x 1013/cm 2 On forme ainsi une couche diffusée de type p 8
dans une région au-dessus de laquelle un transistor MOS à canal N sera formé ultérieurement.
Comme le montre la figure 4, on enlève la couche d'oxyde de silicium 6 et les couches de résine photosensi-
ble 7 a et 7 b.25 En se référant à la figure 5, on note qu'on effectue une opération de croissance épitaxiale de silicium sur la totalité de la surface On forme par ce processus une couche épitaxiale 9 ayant une épaisseur dans la plage d'environ 0,5 à 2 pm A ce moment, les couches diffusées30 N 3 et 51 et la couche diffusée p+ 8 deviennent respectivement des couches enterrées N 3 a et 51 a, et une couche enterrée p 8 a, sous l'effet d'un traitement thermique pendant la croissance épitaxiale La couche enterrée N 3 a a une concentration en impuretés d'environ 10 9/cm 3 La35 couche enterrée N 5 ia a une concentration en impuretés
17 d'environ 102/cm 3 La couche enterrée p 8 a a une concen-
tration en impuretés d'environ 1017/cm 3. En outre, comme représenté sur la figure 6, on implante sélectivement des ions phosphore (P) avec une dose d'environ 1,0 à 5,0 x 10 /cm 2, seulement dans des régions dans lesquelles un transistor bipolaire npn et un transis- tor MOS à canal p seront formés ultérieurement On forme simultanément au cours de cette phase des régions de cais- son N 10 et 12 dans les régions respectives, au-dessus des10 couches enterrées N 3 a et 51 a De façon similaire, on implante sélectivement des ions bore (B), avec une dose
d'environ 1,0 à 5,0 x 10 /cm 2, seulement dans une région dans laquelle un transistor MOS à canal N sera formé ulté- rieurement Une région de caisson p 11 est ainsi formée15 au-dessus de la couche enterrée p 8 a.
Comme le montre la figure 7, des couches d'oxyde 13 a à 13 e pour l'isolation des éléments, qui sont mutuelle- ment espacées, sont formées par exemple par un procédé d'oxydation locale de silicium, ou LOCOS.20 Ensuite, comme le montre la figure 8, on diffuse une impureté de type N telle que des ions phosphore (P)
dans une région de caisson N 10, pour former une couche diffusée n+ 14, de façon à assurer la connexion pour un collecteur, dans une région comprise entre les couches25 d'oxyde 13 a et 13 b pour l'isolation des éléments.
Comme le montre la figure 9, les éléments sui- vants sont formés pour un transistor MOS: des couches d'oxyde de grille 15 a et 15 b; des électrodes de grille 16 a et 16 b; des couches de diffusion de source/drain 17 a et30 17 b; et des couches de diffusion de source/drain 18 a et 18 b On forme de la même manière une couche diffusée p 18 c pour la connexion d'une base Enfin, on forme une région de base p 19 et une région d'émetteur N 20, et on forme ainsi un transistor bipolaire npn 21, un transistor MOS à35 canal N 22 et un transistor MOS à canal p 23 Ensuite,
18 comme on le fait dans un circuit à haut niveau d'intégra-
tion (LSI) classique, on forme des interconnexions entre les transistors en formant des trous de contact, des inter- connexions en aluminium, etc Un dispositif à semiconduc- 5 teurs de type Bi-CMOS conforme à l'invention est ainsi entièrement réalisé.
Dans le mode de réalisation décrit ci-dessus, la concentration en impuretés de la couche enterrée N 5 la est d'environ 10 /cm 3, et la concentration en impuretés de la10 couche enterrée N 3 a est d'environ 1019/cm 3, du fait que l'arsenic (As) a une solubilité solide dans le silicium qui
est supérieure à celle de l'antimoine (Sb) La concentra- tion en impuretés de la couche enterrée N 5 ia dans la région dans laquelle un transistor MOS est formé, est dix15 fois supérieure à celle de la couche enterrée N 3 a dans la région de formation d'un transistor bipolaire Par consé-
quent, on évite l'apparition d'un perçage entre les couches de diffusion de source/drain p+ 18 a et 18 b du transistor MOS à canal p 23 qui est formé dans la région de caisson n20 12, et on obtient une meilleure tolérance au déverrouillage dans la région CMOS, dans laquelle le transistor MOS à canal N 22 et le transistor MOS à canal p 23 sont formés. SECOND MODE DE REALISATION Les figures 11 à 15 sont des coupes qui montrent un autre mode de réalisation d'un procédé de formation d'une couche enterrée dans un dispositif à semiconducteurs conforme à l'invention, dans l'ordre des phases de fabrica- tion En se référant à la figure Ilon note qu'on implante des ions antimoine (Sb) dans un substrat semiconducteur en30 silicium de type p, 1, dans des conditions d'implantation identiques à celles du premier mode de réalisation décrit ci-dessus, dans des régions au-dessus desquelles un tran- sistor bipolaire npn et un transistor MOS à canal p seront formés ultérieurement, en utilisant à titre de masques des35 couches d'oxyde de silicium 2 a, 2 b et 2 c, formées de la 19 même manière que dans le premier mode de réalisation On forme ainsi des couches diffusées N 3 et 52. Comme le montre la figure 12, en utilisant à titre de masques les couches d'oxyde de silicium 2 b et 2 c, dans des conditions d'implantation identiques à celles du premier mode de réalisation décrit ci-dessus, on implante des ions arsenic (As) seulement dans la région qui se trou- ve au-dessous de la région dans laquelle un transistor MOS à canal p est formé, soit en d'autres termes seulement dans la région de la couche diffusée N 52, comme dans le premier mode de réalisation décrit ci-dessus A ce moment, on recouvre la région de la couche diffusée N 3 avec une couche de résine photosensible 4 On peut ainsi obtenir des effets similaires à ceux du premier mode de réalisation,15 même si-on forme la couche diffusée N 52 de la région de formation du transistor MOS à canal p.
Le processus de formation de la couche diffusée p 8 qui est représenté sur les figures 13 et 14, est iden-
tique au processus qui est représenté sur les figures 3 et20 4 Le processus qui est accompli à la suite est entièrement identique à celui du premier mode de réalisation, décrit ci-dessus. Le dispositif à semiconducteurs de type Bi-CMOS conforme à l'invention, représenté sur la figure 15, est ainsi achevé Les couches diffusés N 3, 52 et la couche diffusée p 8 sont respectivement transformées en couches
enterrés N 3 a, 52 a et en couche enterrée p 8 a, par un traitement thermique pendant la croissance de la couche épitaxiale 9.
Dans le second mode de réalisation, on utilise pour les raisons suivantes le procédé qui consiste à
implanter en outre de l'arsenic uniquement dans la région de la couche diffusée N 52, après l'implantation d'anti- moine.
Dans le premier mode de réalisation, on implante de l'arsenic et de l'antimoine en utilisant des masques d'implantation (couches d'oxyde de silicium 2 a, 2 b et couche de résine photosensible 4) qui sont formés par des processus photolithographiques séparés Cependant, avec ce 5 procédé, un défaut d'alignement de la couche de résine photosensible 4 représentée sur la figure 2, par rapport à la couche diffusée N 3, se produit lorsqu'on définit un motif par photolithographie, et les couches diffusées N 3 et 51 ne peuvent pas être formées de façon auto- alignées.10 Au contraire, dans le second mode de réalisation, on implante de l'arsenic et de l'antimoine en utilisant des
masques d'implantation (couches d'oxyde de silicium 2 a, 2 b et 2 c) qui sont formés dans le même processus photolitho- graphique, et par conséquent les couches diffusées N 3 et15 52 peuvent être auto- alignées.
Il est également possible de former les couches diffusées N 3 et 51 d'une manière auto-alignée en implan-
tant séparément des ions d'impuretés, mais un processus photolithographie supplémentaire sera alors nécessaire Les20 figures 16- 18 sont des coupes montrant un mode de réalisa- tion d'un procédé de fabrication dans ce cas, dans l'ordre des phases de fabrication. De façon similaire au cas des premier et second modes de réalisation, et comme le montre la figure 16, on forme une couche d'oxyde de silicium d'une épaisseur dans
la plage comprise entre environ 1000 et 3000 A, en procé-
dant par exemple par oxydation thermique, de façon à recou-
vrir entièrement la surface d'un substrat semiconducteur en silicium de type p On définit un motif dans la couche d'oxyde de silicium en utilisant des techniques habituelles de photolithographie et de gravure de couche d'oxyde de
silicium, et on forme des couches d'oxyde de silicium 2 a, 2 b et 2 c qui mettent à nu seulement une région déterminée du substrat semiconducteur en silicium de type p 1.
Après avoir appliqué une couche de résine photo-
21 sensible sur la totalité de la surface, comme représenté sur la figure 17, on définit un motif pour former une couche de résine photosensible 4 a En utilisant à titre de masques cette couche de résine photosensible 4 a et les 5 couches d'oxyde de silicium 2 a, 2 b et 2 c mentionnées cidessus, on implante de l'antimoine (Sb) à environ 50 ke V, avec une dose d'environ 1,0-5,0 x 1015/cm 2, et on forme une couche diffusée N seulement dans la région dans laquelle on doit former un transistor bipolaire npn.10 Ensuite, après avoir enlevé la couche de résine photosensible 4 a, comme représenté sur la figure 18, on applique une couche de résine photosensible sur toute la surface, et on définit un motif dans cette couche, pour former une couche de résine photosensible 4 b En utilisant15 à titre de masque la couche de résine photosensible 4 b et les couches d'oxyde de silicium 2 a, 2 b et 2 c, on implante de l'arsenic (As) à environ 50 ke V, avec une dose d'environ 1,0-5,0 x 10 5/cm 2, et on forme une couche diffusée N 51 seulement dans la région dans laquelle on doit former un transistor MOS à canal p. Avec le processus indiqué ci-dessus, il est pos- sible de former les couches diffusées N 3 et 51 d'une
manière auto-alignée, mais il existe toujours un problème d'augmentation du coût de fabrication, à cause de l'utili-25 sation d'un processus photolithographique supplémentaire, c'est-à-dire qu'au total, trois processus photolithogra-
phiques seront nécessaires pour former les couches diffu- sées N 3 et 51. TROISIEME MODE DE REALISATION On a décrit les deux modes de réalisation précé- dents en se référant aux cas dans lesquels on forme un
transistor bipolaire npn, tandis qu'on décrira dans ce qui suit le cas dans lequel on forme un transistor bipolaire pnp.
Les figures 19 à 23 sont des coupes montrant un 22 mode de réalisation d'un procédé de formation d'une couche
enterrée, dans l'ordre de ses phases de fabrication, lors- qu'on forme un dispositif à semiconducteurs de type Bi-CMOS contenant un transistor bipolaire pnp. 5 En se référant à la figure 19, on note qu'on forme une couche d'oxyde de silicium 24, ayant une épais-
seur dans la plage d'environ 1000 R à 2000 R, sur la surfa- ce principale d'un substrat semiconducteur en silicium de type p, 1, en procédant par oxydation thermique, etc On10 définit un motif dans la couche de résine photosensible pour former des couches de résine photosensible 25 a, 25 b et
c, de façon à mettre à nu seulement une région de surface déterminée de la couche d'oxyde de silicium 24 En utili-
sant à titre de masques les couches de résine photosensible15 25 a, 25 b et 25 c, on implante des ions bore (B) dans le substrat semiconducteur en silicium de type p 1, à travers la couche d'oxyde de silicium 24, comme indiqué par des flèches, par exemple sous une tension d'environ 50 ke V, avec une dose d'environ 1, O à 5,0 x 1013/cm 2 On forme des20 couches diffusées p+ 26 et 81 dans des régions qui se trou- vent au-dessous des régions dans lesquelles un transistor bipolaire pnp et un transistor MOS à canal N seront formés ultérieurement. Comme le montre la figure 20, on forme une couche de résine photosensible sur la totalité de la surface On enlève sélectivement la couche de résine photosensible de façon à mettre à nu seulement la région qui se trouve au- dessous de la région dans laquelle on doit former le tran- sistor MOS à canal n On forme ainsi des couches de résine30 photosensible 27 a et 27 b Ensuite, en utilisant à titre de masques les couches de résine photosensible 27 a et 27 b, on
implante des ions bore (B) dans la couche diffusée p 81, à travers la couche d'oxyde de silicium 24, par exemple sous une tension d'environ 50 ke V, avec une dose d'environ 1,0 à35 5,0 x 1013/cm 2.
Comme le montre la figure 21, on enlève la couche d'oxyde de silicium 24 et les couches de résine photosen-
sible 25 a, 25 b, 25 c, 27 a et 27 b On forme à nouveau une couche d'oxyde de silicium sur la totalité de la surface. 5 On enlève sélectivement la couche d'oxyde de silicium, de façon à mettre à nu seulement une région se trouvant au-
dessous de la région dans laquelle le transistor MOS à canal p sera formé ultérieurement, pour définir ainsi des couches d'oxyde de silicium 28 a et 28 b En utilisant à10 titre de masques les couches d'oxyde de silicium 28 a et 28 b, on implante des ions arsenic (As) dans le substrat semiconducteur en silicium de type p 1, comme l'indiquent
des flèches, sous une tension d'environ 50 ke V, avec une dose d'environ 1,0 à 5,0 x 10 6/cm 2 O forme ainsi une15 couche diffusée N 51.
Comme le montre la figure 22, on enlève les couches d'oxyde de silicium 28 a et 28 b Ensuite, comme le montre la figure 5, et de façon similaire au cas du premier mode de réalisation, on effectue une opération de croissan-20 ce épitaxiale de silicium sur la totalité de la surface A ce moment, les couches diffusées p 26 et 81 et la couche diffusée N 51 deviennent respectivement des couches enter- rées p 26 a et 81 a, et une couche enterrée N 51 a, sous l'effet du traitement thermique pendant la croissance25 épitaxiale (figure 23) Dans ce cas, la couche enterrée p+
26 a est formée à la place de la couche enterrée N 3 a de la figure 5 La concentration en impuretés de la couche enter-
rée p+ 26 a, dans la région prévue pour la formation du transistor bipolaire pnp est d'environ 10 7/cm 3, tandis que30 la concentration en impuretés de la couche enterrée p 81 a dans la région qui est prévue pour la formation du transis-
tor MOS à canal n, est environ dix fois supérieure, soit 1018/cm 3.
La suite du processus est pratiquement identique
aux premier et second modes de réalisation envisagés ci-
24 dessus.
Plus précisément, comme le montre la figure 23, on forme un transistor bipolaire pnp 33, un transistor MOS à canal N 22 et un transistor MOS à canal p 23, en formant successivement la région de caisson N 12, les régions de caisson p 11, 29, les couches d'oxyde 13 a-13 e pour l'isolation des éléments, les couches diffusées p 30 pour la connexion d'un collecteur, les couches d'oxyde de grille 15 a et 15 b des transistors MOS, les électrodes de grille 16 a et 16 b, les couches diffusées de source/drain N 17 a, 17 b, la couche diffusée N 17 c pour la connexion d'une base, les couches diffusées de source/drain p 18 a, 18 b, la
région de base N 31 et la région d'émetteur p 32 Un dispositif à semiconducteurs de type Bi-CMOS conforme à15 l'invention est ainsi entièrement formé.
Comme décrit ci-dessus, dans le dispositif à semiconducteurs de type Bi-CMOS comprenant le transistor
bipolaire pnp, on peut donner à la concentration en impu- retés de la couche enterrée dans la région du transistor20 MOS à canal N une valeur supérieure à la concentration en impuretés de la couche enterrée dans la région du transis-
tor bipolaire pnp On peut donc obtenir des effets simi- laires à ceux du premier mode de réalisation. Comme dans ce qui précède, et conformément à l'invention, la concentration en impuretés d'une couche enterrée dans une région prévue pour la formation d'un transistor à effet de champ à grille isolée, est supérieure à la concentration en impuretés d'une couche enterrée ayant le même type de conductivité, dans une région prévue pour la formation d'un transistor bipolaire L'extension vers le substrat semiconducteur de la couche de désertion de drain
dans le transistor à effet de champ à grille isolée, est donc considérablement réduite On peut ainsi éviter effec- tivement l'apparition d'un perçage entre la source et le35 drain d'un transistor à effet de champ se trouvant à l'in-
térieur d'une couche de semiconducteur qui est formée par croissance épitaxiale sur la couche enterrée. On peut également empêcher le fonctionnement d'un thyristor parasite dans un transistor à effet de champ à grille isolée de type complémentaire Il est donc possible d'améliorer la tolérance au déverrouillage d'un dispositif
à semiconducteurs conforme à l'invention.
En outre, dans un dispositif à semiconducteurs conforme à l'invention, en plus des améliorations concer-
nant les performances du transistor à effet de champ à grille isolée de type complémentaire décrit ci-dessus, on maintient, sans aucune dégradation, les performances éle- vées désirées pour le transistor bipolaire Conformément à l'invention, les effets décrits ci-dessus sont particuliè-15 rement marqués si l'épaisseur d'une couche de semiconducteur qui est formée par croissance épitaxiale est réduite à moins de 2 pm conformément à la loi d'échelle. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits
et représentés, sans sortir du cadre de l'invention.
Claims (10)
1 Dispositif à semiconducteurs comprenant, dans un substrat semiconducteur, des transistors à effet de champ à grille isolée et des transistors bipolaires, carac- 5 térisé en ce qu'il comprend: un substrat semiconducteur ( 1) ayant une surface principale; une première couche de semiconducteur enterrée ( 3 a) contenant des impuretés d'un premier type de conductivité avec une première concentra- tion, et formée sur la surface principale du substrat semi-10 conducteur; une seconde couche de semiconducteur enterrée
( 51 a) contenant des impuretés du premier type de conducti- vité avec une seconde concentration, supérieure à la pre-
mière concentration, et formée sur la surface principale du substrat semiconducteur; une première couche de semiconduc-15 teur ( 10) du premier type de conductivité formée sur la première couche de semiconducteur enterrée; une seconde couche de semiconducteur ( 12) du premier type de conducti- vité formée sur la seconde couche de semiconducteur enter- rée; un transistor bipolaire ( 21) formé dans une région de20 la première couche de semiconducteur, et utilisant à titre de base une région de semiconducteur ( 19) d'un second type
de conductivité qui est formée dans la première couche de semiconducteur; et un transistor à effet de champ ( 23) du second type de conductivité, formé dans une région de la25 seconde couche de semiconducteur.
2 Dispositif à semiconducteurs selon la revendi- cation 1, caractérisé en ce que la première couche de semi-
conducteur ( 10) et la seconde couche de semiconducteur ( 12) ont la même concentration en impuretés.30 3 Dispositif à semiconducteurs selon la revendi- cation 1, caractérisé en ce que la première couche de semi-
conducteur ( 10) et la seconde couche de semiconducteur ( 12) ont des épaisseurs qui ne dépassent pas 2 pm.
4 Dispositif à semiconducteurs selon la revendi-
cation 1, caractérisé en ce que la première couche de semi-
27 conducteur enterrée ( 3 a) contient de l'antimoine, et la
seconde couche de semiconducteur enterrée ( 51 a) contient de l'arsenic. 5 Dispositif à semiconducteurs selon la revendi-
cation 1, caractérisé en ce que la première concentration est approximativement égale au dixième de la seconde con-
centration. 6 Dispositif à semiconducteurs selon la revendi- cation 1, caractérisé en ce que la première couche de semi-
conducteur enterrée ( 3 a) contient de l'antimoine, et la seconde couche de semiconducteur enterrée ( 52 a) contient de l'antimoine et de l'arsenic. 7 Dispositif à semiconducturs comprenant, dans un substrat semiconducteur, des transistors à effet de champ à grille isolée et des transistors bipolaires, carac- térisé en ce qu'il comprend: un substrat semiconducteur ( 1) ayant une surface principale; une première couche de semiconducteur enterrée ( 3 a) contenant des impuretés d'un premier type de conductivité avec une première concentra- 20 tion, et formée sur la surface principale du substrat semi- conducteur; une seconde couche de semiconducteur enterrée
( 51 a) contenant des impuretés du premier type de conducti- vité, avec une seconde concentration supérieure à la pre-
mière concentration, et formée sur la surface principale du25 substrat semiconducteur; une troisième couche de semicon- ducteur enterrée ( 8 a) contenant des impuretés d'un second
type de conductivité, formée sur-la surface principale du substrat semiconducteur; une première couche de semiconduc- teur ( 10) du premier type de conductivité, formée sur la30 première couche de semiconducteur enterrée; une seconde couche de semiconducteur ( 12) du premier type de conducti-
vité, formée sur la seconde couche de semiconducteur enter- rée; une troisième couche de semiconducteur ( 11) du second type de conductivité, formée sur la troisième couche de35 semiconducteur enterrée; un transistor bipolaire ( 21) formé 28 dans une région de la première couche de semiconducteur, et
utilisant à titre de base une région de semiconducteur ( 19) du second type de conductivité qui est formée dans la pre- mière couche de semiconducteur; un transistor à effet de 5 champ ( 23) du second type de conductivité, formé dans une région de la seconde couche de semiconducteur; et un tran-
sistor à effet de champ ( 22) du premier type de conductivi- té, formé dans une région de la troisième couche de semi- conducteur.10 8 Procédé de fabrication d'un dispositif à semi- conducteurs comprenant, dans un substrat semiconducteur, des transistors à effet de champ à grille isolée et des transistors bipolaires, caractérisé en ce qu'il comprend les étapes suivantes: on forme sur une surface principale15 d'un substrat semiconducteur ( 1) une première couche de semiconducteur enterrée ( 3 a) contenant des impuretés d'un
premier type de conductivité, avec une première concentra- tion; on forme sur la surface principale du substrat semi- conducteur une seconde couche de semiconducteur enterrée20 ( 51 a), contenant des impuretés du premier type de conducti- vité, avec une seconde concentration supérieure à la pre-
mière concentration; on forme une première couche de semi- conducteur ( 10) du premier type de conductivité sur la première couche de semiconducteur enterrée; on forme une25 seconde couche de semiconducteur ( 12) du premier type de conductivité sur la seconde couche de semiconducteur enter-
rée; on forme un transistor bipolaire ( 21), en utilisant à titre de base une région de semiconducteur ( 19) d'un second type de conductivité, dans la région de la première couche30 de semiconducteur; et on forme un transistor à effet de champ ( 23) du second type de conductivité dans la région de la seconde couche de semiconducteur. 9 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 8, caractérisé en ce
que: l'étape de formation de la première couche de semi-
29 conducteur enterrée ( 3 a) comprend l'implantation d'ions d'impuretés du premier type de conductivité, avec une pre- mière dose, dans une première région ( 3) de la surface principale du substrat semiconducteur ( 1); et l'étape de 5 formation de la seconde couche de semiconducteur enterrée ( 51 a) comprend l'implantation d'ions d'impuretés du premier type de conductivité, avec une seconde dose supérieure à la première dose, dans une seconde région ( 51) de la surface principale du substrat semiconducteur ( 1).10 10 Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, caractérisé en ce que
les étapes de formation de la première couche de semicon- ducteur ( 10) et de la seconde couche de semiconducteur ( 12) comprennent la croissance épitaxiale d'un semiconducteur15 sur la première région ( 3) et sur la seconde région ( 51).
11 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 8, caractérisé en ce que l'étape de formation des première et seconde couches de semiconducteur enterrées comprend les étapes suivantes: on20 implante des ions d'impuretés du premier type de conductivité dans une première région ( 3) et une seconde région ( 52) de la surface principale du substrat semiconducteur ( 1); et on implante des ions d'impuretés du premier type de conductivité seulement dans la seconde région ( 52) de la
surface principale du substrat semiconducteur ( 1).
12 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 8, caractérisé en ce que l'étape de formation de la première couche de semiconduc- teur enterrée ( 3 a) comprend l'implantation d'ions d'impure-30 tés du premier type de conductivité, ayant une première solubilité solide, dans le substrat semiconducteur ( 1), sur la première région ( 3) de la surface principale du substrat semiconducteur ( 1); et l'étape de formation de la seconde couche de semiconducteur enterrée ( 51 a) comprend l'implan-35 tation d'ions d'impuretés du premier type de conductivité,
ayant une seconde solubilité solide supérieure à la pre-
mière solubilité solide, dans le substrat semiconducteur ( 1), sur la seconde région ( 5) de la surface principale du substrat semiconducteur ( 1).
13 Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 8, caractérisé en ce que l'étape de formation de la première couche de semicon- ducteur enterrée ( 3 a) est accomplie avant l'étape de forma- tion de la seconde couche de semiconducteur enterrée ( 51 a).10 14 Dispositif à semiconducteurs comprenant, dans un substrat semiconducteur, des transistors à effet de champ à grille isolée et des transistors bipolaires, carac- térisé en ce qu'il comprend: un substrat semiconducteur ( 1) ayant une surface principale; une première couche de semiconducteur enterrée ( 3 a) contenant des impuretés d'une première matière, et formée sur la surface principale du substrat semiconducteur; une seconde couche de semiconduc- teur enterrée ( 52 a), contenant des impuretés de la première matière et d'une seconde matière différente de la première20 matière, et formée sur la surface principale du substrat semiconducteur; une première couche de semiconducteur ( 10) du premier type de conductivité, formée sur la première couche de semiconducteur enterrée; une seconde couche de semiconducteur ( 12) du premier type de conductivité, formée25 sur la seconde couche de semiconducteur enterrée; un tran- sistor bipolaire ( 21) formé dans une région de la première couche de semiconducteur, et utilisant à titre de base une région de semiconducteur ( 19) d'un second type de conduc- tivité qui est formée dans la première couche de semicon-30 ducteur; et un transistor à effet de champ ( 23) du second type de conductivité qui est formé dans une région de la seconde couche de semiconducteur. 15 Dispositif à semiconducteurs selon la reven- dication 14, caractérisé en ce que la concentration en impuretés dans la seconde couche de semiconducteur enterrée
( 52 a) est supérieure à la concentration en impuretés dans la première couche de semiconducteur enterrée ( 3 a).
16 Dispositif à semiconducteurs selon la reven- dication 14, caractérisé en ce que la première couche de semiconducteur enterrée ( 3 a) contient de l'antimoine, et la seconde couche de semiconducteur enterrée ( 52 a) contient de l'arsenic et de l'antimoine. 17 Dispositif à semiconducteurs selon la reven- dication 14, caractérisé en ce que les première et seconde couches de semiconducteur enterrées ( 3 a et 52 a) contiennent des ions d'impuretés d'un premier type de conductivité, ayant une première solubilité solide dans le substrat semiconducteur ( 1), et la seconde couche couche de semicon- ducteur enterrée ( 52 a) contient des ions d'impuretés du15 premier type de conductivité; et en ce que la seconde matière a une seconde solubilité solide supérieure à la
première solubilité solide dans le substrat semiconducteur ( 1).
18 Dispositif à semiconducteurs comprenant, dans
un substrat semiconducteur, des transistors à effet de champ à grille isolée et des transistors bipolaires, carac-
térisé en ce qu'il comprend: un substrat semiconducteur ( 1) ayant une surface principale; une première couche de semiconducteur enterrée ( 3 a) contenant des impuretés d'une
première matière, et formée avec un premier type de conduc- tivité sur la surface principale du substrat semiconduc-
teur; une seconde couche de semiconducteur enterrée ( 52 a), contenant des impuretés de la première matière et d'une seconde matière différente de la première matière, et30 formée avec le premier type de conductivité sur la surface principale du substrat semiconducteur; une troisième couche de semiconducteur enterrée ( 8 a) contenant des impuretés d'un second type de conductivité, formée sur la surface principale du substrat semiconducteur; une première couche35 de semiconducteur ( 10) du premier type de conductivité, 32 formée sur la première couche de semiconducteur enterrée;
une seconde couche de semiconducteur ( 12) du premier type de conductivité, formée sur la seconde couche de semicon- ducteur enterrée; une troisième couche de semiconducteur 5 ( 11) du second type de conductivité, formée sur la troisiè- me couche de semiconducteur enterrée; un transistor bipo-
laire ( 21) formé dans une région de la première couche de semiconducteur, et utilisant à titre de base une région de semiconducteur ( 19) du second type de conductivité qui est10 formée dans la première couche de semiconducteur; un tran- sistor à effet de champ ( 23) du second type de conductivi-
té, formé dans une région de la seconde couche de semicon- ducteur; et un transistor à effet de champ ( 22) du premier type de conductivité, formé dans une région de la troisième15 couche de semiconducteur.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40095990 | 1990-12-07 | ||
| JP03298887A JP3126766B2 (ja) | 1990-12-07 | 1991-11-14 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2670324A1 true FR2670324A1 (fr) | 1992-06-12 |
| FR2670324B1 FR2670324B1 (fr) | 1997-04-25 |
Family
ID=26561694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9115158A Expired - Fee Related FR2670324B1 (fr) | 1990-12-07 | 1991-12-06 | Dispositif a semiconducteurs comprenant des transistors a effet de champ a grille isolee et des transistors bipolaires, et procede de fabrication |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5245209A (fr) |
| JP (1) | JP3126766B2 (fr) |
| FR (1) | FR2670324B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0751558A1 (fr) * | 1995-06-30 | 1997-01-02 | Motorola Semiconducteurs S.A. | Procédé de fabrication de circuits intégrés |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060084797A1 (en) * | 1990-06-11 | 2006-04-20 | Gilead Sciences, Inc. | High affinity TGFbeta nucleic acid ligands and inhibitors |
| GB9207472D0 (en) * | 1992-04-06 | 1992-05-20 | Phoenix Vlsi Consultants Ltd | High performance process technology |
| FR2736208B1 (fr) * | 1995-06-30 | 1997-09-19 | Motorola Semiconducteurs | Procede de fabrication de circuits integres |
| KR100252844B1 (ko) * | 1998-02-12 | 2000-04-15 | 김영환 | 스탠바이전류 감소회로 |
| DE19917155C1 (de) * | 1999-04-16 | 2000-06-21 | Bosch Gmbh Robert | Schutzvorrichtung gegen elektrostatische Entladungen |
| US7064416B2 (en) * | 2001-11-16 | 2006-06-20 | International Business Machines Corporation | Semiconductor device and method having multiple subcollectors formed on a common wafer |
| US6972466B1 (en) | 2004-02-23 | 2005-12-06 | Altera Corporation | Bipolar transistors with low base resistance for CMOS integrated circuits |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206153A (ja) * | 1982-05-27 | 1983-12-01 | Seiko Instr & Electronics Ltd | 半導体集積回路 |
| JPS60154655A (ja) * | 1984-01-25 | 1985-08-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01259554A (ja) * | 1988-04-11 | 1989-10-17 | Toshiba Corp | バイポーラ・ｍｏｓ混載半導体装置の製造方法 |
| JPH02252243A (ja) * | 1989-03-27 | 1990-10-11 | Seiko Epson Corp | 半導体装置 |
| EP0398247A2 (fr) * | 1989-05-17 | 1990-11-22 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur et son procédé de fabrication |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4637125A (en) * | 1983-09-22 | 1987-01-20 | Kabushiki Kaisha Toshiba | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
| JPH02106961A (ja) * | 1988-10-17 | 1990-04-19 | Mitsubishi Electric Corp | 半導体装置 |
-
1991
- 1991-11-14 JP JP03298887A patent/JP3126766B2/ja not_active Expired - Fee Related
- 1991-11-27 US US07/798,096 patent/US5245209A/en not_active Expired - Fee Related
- 1991-12-06 FR FR9115158A patent/FR2670324B1/fr not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206153A (ja) * | 1982-05-27 | 1983-12-01 | Seiko Instr & Electronics Ltd | 半導体集積回路 |
| JPS60154655A (ja) * | 1984-01-25 | 1985-08-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01259554A (ja) * | 1988-04-11 | 1989-10-17 | Toshiba Corp | バイポーラ・ｍｏｓ混載半導体装置の製造方法 |
| JPH02252243A (ja) * | 1989-03-27 | 1990-10-11 | Seiko Epson Corp | 半導体装置 |
| EP0398247A2 (fr) * | 1989-05-17 | 1990-11-22 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur et son procédé de fabrication |
Non-Patent Citations (4)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 16 (E-872)12 Janvier 1989 & JP-A-1 259 554 ( TOSHIBA CORP. ) 17 Octobre 1989 * |
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 580 (E-101)25 Décembre 1990 & JP-A-2 252 243 ( SEIKO EPSON CORP. ) 11 Octobre 1990 * |
| PATENT ABSTRACTS OF JAPAN vol. 8, no. 53 (E-231)(1490) 9 Mars 1984 & JP-A-58 206 153 ( DAINI SEIKOSHA K.K. ) 1 Décembre 1983 * |
| PATENT ABSTRACTS OF JAPAN vol. 9, no. 321 (E-367)(2044) 17 Décembre 1985 & JP-A-60 154 655 ( OKI DENKI KOGYO K.K. ) 14 Août 1985 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0751558A1 (fr) * | 1995-06-30 | 1997-01-02 | Motorola Semiconducteurs S.A. | Procédé de fabrication de circuits intégrés |
| FR2736207A1 (fr) * | 1995-06-30 | 1997-01-03 | Motorola Semiconducteurs | Procede perfectionne de fabrication de circuits integres |
| US5691224A (en) * | 1995-06-30 | 1997-11-25 | Motorola, Inc. | Method of making BiCMOS circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04348065A (ja) | 1992-12-03 |
| FR2670324B1 (fr) | 1997-04-25 |
| JP3126766B2 (ja) | 2001-01-22 |
| US5245209A (en) | 1993-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0071494B1 (fr) | Procédé de fabrication de transistors bipolaires intégrés de très petites dimensions | |
| FR2796757A1 (fr) | Procede de fabrication de substrat soi et dispositif a semiconducteur | |
| FR2748157A1 (fr) | Dispositif a semiconducteurs comportant une structure silicium sur isolant et procede de fabrication de ce dispositif | |
| US8017492B2 (en) | Method for fabricating semiconductor device and semiconductor device with separation along peeling layer | |
| US5841171A (en) | SOI Semiconductor devices | |
| FR2816109A1 (fr) | Circuit integre a transistor a grille isolee et procede de fabrication | |
| FR2496983A1 (fr) | Procede de fabrication par auto-alignement d'un dispositif semiconducteur comportant un igfet de dimension tres faible | |
| EP0067206A1 (fr) | Procede de fabrication de dispositifs semi-conducteurs complementaires. | |
| FR2756104A1 (fr) | Fabrication de circuits integres bipolaires/cmos | |
| FR2553576A1 (fr) | Dispositif a circuits integres a semi-conducteurs et procede de fabrication d'un tel dispositif | |
| US4707456A (en) | Method of making a planar structure containing MOS and bipolar transistors | |
| FR2498812A1 (fr) | Structure de transistors dans un circuit integre et son procede de fabrication | |
| FR2649831A1 (fr) | Dispositif soi-mos presentant une structure de paroi laterale conductrice et procede pour sa fabrication | |
| FR2575330A1 (fr) | Procede pour la formation d'une couche enterree et d'une region de collecteur dans un dispositif monolithique a semi-conducteur | |
| FR2525030A1 (fr) | Procede pour la fabrication de transistors mos complementaires dans des circuits integres a haute densite pour tensions elevees | |
| FR2670324A1 (fr) | Dispositif a semiconducteurs comprenant des transistors a effet de champ a grille isolee et des transistors bipolaires, et procede de fabrication. | |
| FR2735908A1 (fr) | Dispositif a semiconducteurs comportant un transistor a effet de champ et son procede de fabrication | |
| EP0581625B1 (fr) | Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant | |
| EP0843350A1 (fr) | Transistor bipolaire à émetteur inhomogène dans un circuit intégré BICMOS | |
| US5342803A (en) | Method for isolating circuit elements for semiconductor device | |
| FR3067516A1 (fr) | Realisation de regions semiconductrices dans une puce electronique | |
| FR2764733A1 (fr) | Transistor hyperfrequence a structure quasi-autoalignee et son procede de fabrication | |
| FR2673044A1 (fr) | Transistor a effet de champ comprenant une couche enterree, et procede de fabrication. | |
| EP1111684A1 (fr) | Procédé de fabrication de composants de puissance verticaux | |
| JPH09330990A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20110131 |