FR2736207A1 - Procede perfectionne de fabrication de circuits integres - Google Patents
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Abstract
L'invention concerne un procédé de fabrication d'un circuit intégré possédant une couche enterrée d'un certain type de conductivité faiblement dopée (2) et une couche enterrée du même type de conductivité fortement dopée (3), où on masque un substrat (1) de façon à définir des zones ouvertes sur le substrat là où on souhaite produire les deux couches enterrées et où l'on dope les zones ouvertes du substrat à l'aide d'une faible concentration d'agents de dopage afin de former la couche enterrée faiblement dopée (2). Ensuite, on masque la zone ouverte dans laquelle la couche enterrée faiblement dopée (2) est formée, et on dope l'autre zone ouverte à l'aide d'une forte concentration d'agents de dopage afin de former la couche enterrée fortement dopée (3).
Description
La présente invention concerne un procédé de fabrication de circuits
intégrés et, plus particulièrement, mais non exclusivement, un procédé de
fabrication de dispositifs bipolaires.
On fabrique ordinairement les dispositifs bipolaires dans un substrat au-dessus d'une couche enterrée, qui peut être une couche de l'un ou l'autre type de conductivité (P ou N) fortement dopée (+) ou faiblement dopée (-). Il existe donc quatre types possibles différents de couche enterrée (P+, P-, N+, N-). Pour rendre maximale la densité d'intégration de dispositifs sur la puce, il faut minimiser l'écartement entre les couches enterrées, qui doivent être isolées les unes des autres pour empêcher les courants parasites. Dans les procédés connus, si deux couches enterrées adjacentes sont du même type, elles peuvent alors être formées au même type à l'aide du même masque, de sorte que leur écartement ne dépend que des
variations des dimensions critiques du masque.
Toutefois, lorsque des couches enterrées de types différents doivent être adjacentes, on les fabrique au cours d'opérations séparées à l'aide de masques distincts, de sorte que l'écartement ne dépend pas seulement des variations des dimensions critiques des deux masques distincts, mais aussi des variations de l'alignement des masques par rapport à un point de référence. Ainsi, si des couches enterrées adjacentes sont de types différents, il faut alors augmenter leur
écartement pour tenir compte de toutes ces variations.
Cest donc un but de l'invention de proposer un procédé de fabrication de couches enterrées dans un substrat, qui surmonte, ou au moins réduit les
problèmes de la technique antérieure.
Par conséquent, l'invention propose un procédé de fabrication de circuit intégré possédant au moins une couche enterrée de l'un ou l'autre type de conductivité faiblement dopée et au moins une couche enterrée de l'un ou l'autre type de conductivité fortement dopée, le procédé comprenant les opérations suivantes: produire un substrat; masquer le substrat de façon à définir au moins deux zones ouvertes sur le substrat, o on souhaite former les deux, ou plus de deux, couches enterrées; doper les zones ouvertes du substrat à l'aide d'une faible concentration d'agents de dopage, de manière à former au moins le type faiblement dopé de couche enterrée; masquer la zone ouverte o le type faiblement dopé de couche enterrée est formé, doper l'autre zone ouverte à l'aide d'une concentration élevée en agents de dopage, de manière à former le type fortement dopé de couche enterrée;
retirer du substrat les deux masques.
Le procédé peut être utilisé dans un processus de fabrication purement bipolaire ou dans un processus de fabrication de BiCMOS, au cours duquel des dispositifs bipolaires et des dispositifs CMOS sont fabriqués ensemble sur la même puce.
La description suivante, conçue à titre d'illustration de l'invention, vise
à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: les figures 1 à 23 montrent les opérations intervenant dans le processus de fabrication permettant la formation d'un dispositif PMOS, d'un dispositif NMOS et d'un dispositif NPN sur le même substrat; la figure 24 montre une variante possible pour la structure du dispositif NPN; et la figure 25 montre un dispositif NPN sur le même substrat qu'un
dispositif PNP vertical.
Ainsi, comme représenté sur la figure 1, une pastille semiconductrice initiale 1 est faite d'un substrat de silicium monocristallin de type P, d'orientation cristallographique <100>, qui présente une résistivité en profondeur de 6 à 8,5 ohm.cm. On oxyde thermiquement le substrat 1 jusqu'à ce qu'une couche d'oxyde 20 d'une épaisseur approximative de 150 nm (1500 ) ait été produite sur celui-ci. On délimite ensuite les deux régions de couches enterrées de type N au moyen d'une première opération de masquage, ou formation de motif, à l'aide d'un agent photosensible de type réserve, ou photorésist, indiqué par la référence 21 sur la figure 2, que l'on fait suivre d'une gravure par voie humide de la couche d'oxyde exposée 20, jusqu'à ce que le substrat de silicium sous-jacent soit exposé, comme représenté. On effectue ensuite une implantation d'ions d'arsenic (As), comme représenté schématiquement sur la figure 2. La dose est d'environ 2,5 x 1013 atomes/cm2, et l'énergie est d'environ 50 keV. Après avoir complètement retiré le photorésist résiduel 21, on effectue un traitement de recuit, qui réoxyde légèrement la surface exposée du substrat de silicium 1 jusqu'à environ 20 nm (200 ). Le cycle de recuit est le suivant: tout d'abord, les pastilles sont entraînées pendant environ 90s dans une atmosphère d'oxygène (02); ensuite, de l'acide chlorhydrique (HCI) est introduit jusqu'à environ 3 % de l'atmosphère totale et une oxydation à sec a lieu pendant environ 19 min; enfin, les pastilles sont entraînées pendant environ 300 min dans une atmosphère d'azote (N2). L'arsenic qui a précédemment été implanté diffuse dans le substrat 1 de manière à former des couches enterrées de type N-, indiquées par la référence 2 sur la figure 3, dans les zones délimitées de la surface du substrat 1. On effectue ensuite une deuxième opération de masquage, ou formation de motif, à l'aide d'un photorésist 22, comme représenté sur la figure 4, en masquant la zone précédemment dopée qui est associée au dispositif NMOS et en laissant les zones NPN et PMOS non masquées. On effectue ensuite une forte implantation d'arsenic, comme représenté schématiquement sur la figure 4. La dose
est d'environ 5 x 1015 atomes/cm2, et l'énergie est d'environ 50 keV. Après enlè-
vement complet du photorésist résiduel 22, on réoxyde thermiquement les surfaces exposées: tout d'abord, une oxydation à sec est effectuée à l'aide de HCI à 3 % pendant environ 10 min à environ 890C; ensuite, on applique un cycle de vapeur pendant environ 39 min à environ 890'C; enfin, les pastilles sont entraînées pendant environ 95 min dans N2 à environ 1 200C de manière à former des régions de type N+ 3. De ce fait, sur les régions 2 de type N-, et sur les régions 3 de type N+, sont respectivement formées des couches d'oxyde d'environ 90 nm
(900 ) et d'environ 400 nm (4 000 ) d'épaisseurs respectives.
A ce moment du processus, les régions N- et N+ sont clairement définies. Les régions qui n'ont subi que la première opération d'implantation deviennent des couches 2 de type N- et les régions dans lesquelles les deux opérations d'implantation ont eu lieu deviennent des couches 3 de type N+. Les régions N- et N+ sont toutes deux auto-alignées, car leurs emplacements ont été définis à l'aide d'une unique opération de formation de motif, à savoir la première opération effectuée à l'aide de la couche de photorésist 21. Les couches enterrées 2 de type N- indiquent le futur emplacement du dispositif NMOS, et les couches enterrées 3 de type N+, qui forment le collecteur du dispositif NPN, indiquent le
futur emplacement du dispositif NPN ainsi que l'emplacement du dispositif PMOS.
On aura naturellement compris que, puisque l'alignement et l'écartement des régions N- et N+ sont définis au cours de la première opération de masquage, leur écartement peut être inférieur à ce qu'il serait s'il avait fallu deux opérations distinctes. Après enlèvement précis de l'oxyde de silicium, dans une solution 4:1 d'acide fluorhydrique (HF) pendant environ 5 min, on fait croître une couche d'oxyde thermique 23 d'environ 70 nm (700 ) d'épaisseur, destinée à être utilisée comme masque pour l'implantation suivante, comme représenté sur la figure 5. On effectue ensuite une troisième opération de masquage en recouvrant l'oxyde thermique 23 à l'aide d'une couche de photorésist 24. Des motifs appropriés sont ainsi ouverts dans la couche de photorésist 24, et on implante du bore (B) avec une énergie d'environ 40 keV et une dose d'environ 1,3 x 1014 atomes/cm2, comme représenté schématiquement sur la figure 5. On retire ensuite le photorésist 24 et on fait d'abord subir un recuit au bore implanté à une température d'environ 1080C dans N2 pendant environ 35 min, puis on l'entraîne dans 02 pendant environ 10 min à environ 1080 C, et enfin on l'entraîne dans une atmosphère (O2/1 % HCI) à environ 1080C pendant environ 10 min, si bien qu'on crée des régions 4
de type P+.
Après enlèvement précis de l'oxyde de silicium, on fait croître une couche épitaxiale de silicium dopé à l'arsenic, de type N, d'une épaisseur approximative de 2#um et d'une résistivité en profondeur d'environ 0,9 ohm.cm, comme représenté sur la figure 6. Sous l'effet de la croissance épitaxiale, qui s'effectue à une température relativement élevée, l'arsenic et le bore, qui étaient précédemment implantés et entraînés dans des zones définies, diffusent de nouveau pour former les couches enterrées N-, N+ et P+, qui sont respectivement indiquées
par les numéros de référence 2, 3 et 4 sur la figure 5. La couche 2 de type N-
résultante est plus profonde que la couche 4 de type P+, de sorte que, dans le dispositif NMOS, la couche enterrée 4 de type P+ est isolée du substrat 1 par la
couche enterrée 2 de type N-.
Après qu'on a fait croître, par oxydation thermique, une couche d'oxyde 25 d'environ 70 nm (700 ) d'épaisseur, comme représenté sur la figure 7, on dépose une couche de nitrure de silicium 26, d'environ 125 nm (1250 ), par un procédé de dépôt chimique sous forme vapeur à basse pression (LPCVD). Au cours d'une quatrième opération de masquage, on définit des zones destinées à former une isolation profonde entre les couches enterrées. On prépare ensuite des fenêtres à travers la couche d'oxyde 25 et la couche de nitrure 26, en appliquant une gravure à sec s'étendant jusqu'au silicium épitaxial 5. On grave ensuite le silicium épitaxial par voie humide afin de créer des creux d'environ 950 nm (9500 ) de
profondeur, comme on peut le voir sur la figure 7.
En appliquant un traitement thermique d'oxydation à la pastille, on forme une région profonde d'oxyde 6, d'environ 2150 nm (21500 À) d'épaisseur dans les creux précédemment définis, tandis que la couche de nitrure 26 fait
fonction de masque vis-à-vis de l'oxydation pour le reste de la pastille.
A ce stade du processus, la région profonde d'oxyde 6 s'étend entièrement à travers la couche épitaxiale 5, comme représenté sur la figure 8. Pour améliorer l'isolation entre deux couches enterrées de type N adjacentes 3, on peut utiliser la couche enterrée 4 de type P+ sous la région d'isolation d'oxyde profonde 6, comme représenté sur la figure 8. On arrache ensuite la couche de nitrure 26, en laissant la couche
d'oxyde 25 restante au-dessous d'elle, d'une épaisseur d'environ 50 nm (500 ).
On fait déposer par un processus LPCVD, une deuxième couche de nitrure 27, jusqu'à une épaisseur d'environ 125 nm (1250 ), comme représenté sur la figure 9. On définit, à l'aide d'une cinquième opération de masquage, des zones destinées à réaliser une isolation de surface des dispositifs MOS, de chaque côté de la région d'isolation d'oxyde profonde 6. On définit des fenêtres à travers la deuxième couche de nitrure 7 en appliquant une gravure à sec qui s'étend jusqu'aux
régions d'oxyde profondes 6 situées au-dessous, comme représenté sur la figure 9.
Ensuite, on applique un autre traitement thermique sous pression élevée et on fait croître une couche d'oxyde 7, d'environ 1000 nm (10 000 ) d'épaisseur, dans les fenêtres précédemment définies, la couche de nitrure restante 27 faisant fonction de masque pour le reste de la pastille, comme représenté sur la figure 10. On retire ensuite toute la structure tampon formée par la couche d'oxyde 25 et la couche de
nitrure 27.
Après avoir fait croître une couche d'oxyde thermique d'environ 20 nm (200 ) à la surface du silicium, que l'on utilisera comme couche d'oxyde d'écran vis-à-vis de l'implantation ultérieure, cette couche étant indiquée par le numéro de référence 28 sur la figure 11, on effectue une sixième opération de masquage en appliquant une couche de photorésist 29 dans laquelle on définit des fenêtres, qui délimitent des régions de puits P, c'est-à-dire en liaison avec le corps du transistor NMOS. On implante ensuite des ions de bore à travers les fenêtres, avec une dose d'environ 6 x 1012 atomes/cm2 et une énergie d'environ 170 keV, afin de former les régions 8 de puits P.
On retire ensuite l'oxyde résultant et le photorésist 29.
On effectue alors une oxydation thermique pour faire croître une couche d'oxyde d'environ 100 nm (1 000 ) et pour y déposer une couche de nitrure formée par LPCVD, ayant aussi une épaisseur approximative de 100 nm (1 000 ), comme représenté sur la figure 12, o l'empilement formé par la
combinaison de l'oxyde et du nitrure est indiqué par le numéro de référence 9.
A l'aide d'une septième opération de masquage et d'implantation, on implante une base de transistor NPN à travers les fenêtres définies dans une couche de photorésist 30, comme représenté sur la figure 13, et à travers l'empilement 9, afin de former une région 10 de base de type P. La dose d'implantation est d'environ 1,15 x 1014 atomes/cm2 et l'énergie d'implantation est d'environ 140 keV. On applique ensuite une opération de recuit à une température d'environ 900C, dans une atmosphère de N2. On retire ensuite, des zones des futurs dispositifs PMOS et NMOS, l'empilement d'oxyde et de nitrure 9, par gravure sèche/humide, au moyen d'une huitième opération de formation de motif, et on fait croître thermiquement, comme représenté sur la figure 14, une couche d'oxyde de grille 11 (d'une
épaisseur approximative de 40 nm (400 )).
On fait ensuite déposer une couche de silicium polycristallin 36, d'une épaisseur d'environ 350 nm (3500 ), à l'aide d'un procédé LPCVD, comme représenté sur la figure 15, et on la dope à l'aide de phosphore. On forme les grilles 12 des dispositifs MOS à partir de la couche de silicium polycristallin 36, et on les définit au cours d'une neuvième opération de formation de motif, comme représenté sur la figure 16, en enlevant la partie en excès de la couche de silicium
polycristallin 36.
Au cours d'une dixième opération de formation de motif, on définit des fenêtres appropriées à travers un masque de photorésist associé à la gravure à sec de l'empilement d'oxyde et de nitrure 9, afin de former les différentes ouvertures associées aux contacts d'émetteur, de base et de collecteur du dispositif NPN, comme indiqué par le numéro de référence 34 de la figure 17. Au cours d'une onzième opération de masquage et d'implantation, on applique une couche de photorésist 31, comme représenté sur la figure 18, et on ouvre des fenêtres afin de définir des zones dans lesquelles de l'arsenic doit être implanté. Le but de cette implantation forte est de former des zones de contacts électriques, indiquées par le numéro de référence 13 sur la figure 18, qui sont destinées aux régions de collecteur et d'émetteur du transistor NPN et aux régions de source et de drain du transistor NMOS, lesquelles sont protégées et auto-alignées par le bord relatif des grilles 12 de silicium polycristallin et de la couche d'isolation d'oxyde de surface 11. La dose d'arsenic est d'environ 1,4 x 1015 atomes/cm2 et l'énergie est d'environ keV. Après recuit de l'implantation d'arsenic, à environ 1 020C dans une atmosphère de N2 pendant environ 17 min, on effectue une douzième opération de masquage en appliquant une couche de photorésist 32, représentée sur la figure 19, et en définissant des fenêtres dans la couche de photorésist 32, o une implantation de bore est effectuée. Le but de cette forte implantation de bore est de former les zones de contacts électriques, indiquées par le numéro de référence 14 sur la figure 19, qui sont associées à la région de base du transistor NPN et aux régions de source de drain du transistor PMOS, lesquelles sont protégées et auto-alignées par le bord relatif des grilles de silicium polycristallin 12 et de la région d'isolation d'oxyde de surface 11. On recuit ensuite cette implantation dans une atmosphère de N2 à environ 900C pendant environ 30 min, et on retire la couche 32 de photorésist. On poursuit le processus en appliquant une opération de dépôt sous forme vapeur renforcée par plasma (PECVD) amenant le dépôt d'une première couche non dopée mince d'oxyde, dit orthosilicate de tétraéthyle (TEOS), que l'on fait suivre immédiatement du dépôt d'une seconde couche de TEOS dopé par du
phosphore et du bore (BPTEOS). On effectue ensuite un traitement de reflux.
L'empilement combiné de TEOS et BPTEOS est indiqué sur la figure 20 par le numéro de référence 15. Au cours d'une treizième opération de formation de motif, on forme des ouvertures de contact 35 dans l'empilement combiné de TEOS et BPTEOS par une opération d'enlèvement à sec appliquée à l'empilement combiné
, comme représenté sur la figure 21.
On forme ensuite, dans toutes les ouvertures de contact, un alliage de siliciure de platine (PtSi). On fait ensuite déposer une couche de titane/tungstène
(TiW), après quoi on fait déposer un alliage cuivre/silicium/aluminium (AlCuSi).
On applique à ces deux couches un tracé de motif au cours d'une quatorzième opération de masquage et on attaque les deux couches de manière à produire les interconnexions métalliques des différents contacts. La couche composite totale, formée de PtSi/TiW/AlCuSi, est indiquée sur la figure 22 par le numéro de
référence 16.
On dépose une couche de passivation isolante faite de nitrure de silicium 17 par un procédé de dépôt sous forme vapeur renforcé par plasma (PECVD), comme représenté sur la figure 23, et on définit les zones de plots au moyen d'une quinzième opération de masquage. Une attaque de la couche de passivation 17 et un polissage de l'arrière de la pastille 1 mettent fin à la série des
opérations de fabrication.
On a donc ainsi fabriqué, selon l'invention, des dispositifs bipolaires et des dispositifs MOS sur un seul circuit intégré en utilisant le même processus de fabrication.
On aura compris que la description précédente n'est qu'une illustration
et ne vise pas à limiter l'invention. Par exemple, pendant la suite d'opérations du processus de fabrication, on peut facilement former des éléments de circuits passifs, comme des résistances, des condensateurs, des diodes, etc. qui sont nécessaires au circuit intégré particulier en train d'être réalisé. On peut aussi modifier le processus de fabrication en ajoutant d'autres opérations de masquage permettant d'améliorer les dispositifs existants. Par exemple, pour diminuer l'accès au collecteur du transistor NPN, on peut former un contact électrique de type N+ profond 18, comme représenté sur la figure 24, permettant d'atteindre l'intérieur de la couche enterrée N+, c'est-à- dire le collecteur du transistor NPN. Une autre
possibilité est constituée par une opération facultative de masquage et d'implan-
tation visant à ajuster les tensions de seuil des dispositifs MOS à une valeur voulue particulière. Dans certaines applications spécifiques, d'autres dispositifs actifs, par exemple des transistors PNP verticaux à collecteur isolé, peuvent être facilement formés. Une opération de masquage supplémentaire, ainsi qu'une opération d'implantation de type N, juste avant la forte implantation d'arsenic, est nécessaire pour former la région de base du type N. On peut facilement former l'émetteur de
type P+ en utilisant l'implantation des régions source/drain des transistors PMOS.
Enfin, la couche enterrée P+ fait fonction de collecteur, isolé du substrat par la toute première couche enterrée de type N. On peut même utiliser une implantation de puits P pour former une région de contact de type P électrique profonde atteignant l'intérieur de la couche enterrée P+, ce qui diminue l'accès au collecteur du transistor PNP verticalement isolé. Un exemple d'un tel transistor PNP vertical est présenté sur la figure 25, o la base de type N est indiquée par le numéro de référence 19, le reste de la structure portant les mêmes numéros de référence que ceux indiqués en liaison avec les opérations d'implantation correspondantes du
processus ci-dessus décrit.
Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du
procédé dont la description vient d'être donnée à titre simplement illustratif et
nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention.
Claims (8)
1. Procédé de fabrication d'un circuit intégré possédant au moins une couche enterrée, de l'un ou l'autre type de conductivité, faiblement dopée (2) et au moins une couche enterrée, du même type de conductivité que la première couche enterrée, fortement dopée (3), le procédé étant caractérisé en ce qu'il comprend les opérations suivantes: produire un substrat (1); masquer le substrat de façon à définir au moins deux zones ouvertes sur le substrat, là o l'on souhaite former les deux, ou plus de deux, couches enterrées; doper les zones ouvertes du substrat à l'aide d'une faible concentration d'agents de dopage, de manière à former au moins la couche enterrée faiblement dopée; masquer la zone ouverte o la couche enterrée faiblement dopé est formée; doper l'autre zone ouverte à l'aide d'une concentration élevée d'agents de dopage, de manière à former la couche enterrée fortement dopée; et
retirer du substrat les deux masques.
2. Procédé de fabrication d'un circuit intégré selon la revendication 1, caractérisé en ce que le processus est un processus de fabrication purement bipolaire.
3. Procédé de fabrication d'un circuit intégré selon la revendication 1, caractérisé en ce que le processus est un processus de fabrication de BiCMOS, o
l'on fabrique sur une même puce des dispositifs bipolaires et des dispositifs CMOS.
4. Procédé de fabrication d'un circuit intégré possédant, sur une même puce, des dispositifs bipolaires et des dispositifs CMOS, selon la revendication 3, caractérisé en ce que le substrat est un substrat de silicium de type P-, la couche enterrée faiblement dopée est une région de couche enterrée de type N-, et la couche enterrée fortement dopée est une région de couche enterrée de type N+; le procédé comprenant les opérations suivantes: produire une région P+ dans la région de couche enterrée N- et dans le substrat P- pour au moins un dispositif NMOS; produire une couche épitaxiale N- par dessus les régions P+, N+ et
N-;
produire une région de puits P dans la couche épitaxiale N- du dispositif NMOS s'étendant jusqu'à la région P+; produire une région de base P dans une première partie de la couche épitaxiale N- pour au moins un dispositif NPN; produire simultanément: une région N+ sur une partie de la région de base P du dispositif NPN afin de former son émetteur,
une région N+ sur une deuxième partie de la couche épitaxiale N-
du dispositif NPN afin de former son contact de collecteur, et des régions N+ sur les première et deuxième parties de la région de puits P du dispositif NMOS afin de former sa source et son drain; et produire simultanément: des régions P+ sur les première et deuxième parties de la couche épitaxiale N- pour au moins un dispositif NMOS afin de former sa source et son drain, et une région P+ sur une partie de la région de base P du dispositif
NPN afin de former son contact de base.
5. Procédé de fabrication d'un circuit intégré selon la revendication 4, caractérisé en ce qu'il comprend en outre l'opération consistant à produire une région N+ profonde dans la deuxième partie de la couche épitaxiale N- du
dispositif NPN avant de former la région N+ qui forme son contact de collecteur.
6. Procédé de fabrication d'un circuit intégré selon la revendication 4 ou 5, caractérisé en ce qu'une région de couche enterrée N- est produite dans le
substrat P- pour le dispositif NMOS avant que la région P+ y soit produite.
7. Procédé de fabrication d'un circuit intégré selon l'une quelconque
des revendications 4, 5 ou 6, caractérisé en ce que la région de base P du dispositif
NPN est produite sur une région P++ produite dans la deuxième partie de la couche
épitaxiale N- du dispositif NPN.
8. Procédé de fabrication d'un circuit intégré selon l'une quelconque
des revendications 4 à 7, caractérisé en ce qu'il comprend en outre les opérations
suivantes: produire une région de couche enterrée N- pour au moins un dispositif PNP vertical dans le substrat de silicium P-; produire une couche épitaxiale N- par dessus la région de couche enterrée N-; produire une région de puits P dans une première partie de la couche épitaxiale Ndu dispositif PNP vertical; produire une région de base N dans une deuxième partie de la couche épitaxiale N- du dispositif PNP vertical; produire une région N+ de la région de base N du dispositif PNP vertical pour former son contact de base; et produire des régions P+ sur les régions de puits P et de base N du
dispositif PNP vertical afin de former ses contacts de collecteur et d'émetteur.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9507905A FR2736207B1 (fr) | 1995-06-30 | 1995-06-30 | Procede perfectionne de fabrication de circuits integres |
| EP96109954A EP0751558A1 (fr) | 1995-06-30 | 1996-06-20 | Procédé de fabrication de circuits intégrés |
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