KR101132823B1 - 인장 스트레인을 가지며 전하 캐리어 이동도가 증가된 결정 배향을 따라 배향된 채널을 구비한 트랜지스터 - Google Patents

인장 스트레인을 가지며 전하 캐리어 이동도가 증가된 결정 배향을 따라 배향된 채널을 구비한 트랜지스터 Download PDF

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KR101132823B1
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Abstract

실리콘층(102)의 결정 특성들에 대해 채널 길이 방향을 적합하게 배향함으로써, 스트레인된 실리콘/카본 물질(109)의 스테레스-유발 효과(stress-inducing effects)가 종래의 기법들에 비하여 현저하게 향상될 수 있다. 일 예시적인 실시예에서, 채널(103)은 표면 배향(100)에 대해 방향<100>을 따라 배향될 수 있으며, 그럼으로써 약 4배 증가된 전자 이동도를 제공할 수 있다.

Description

인장 스트레인을 가지며 전하 캐리어 이동도가 증가된 결정 배향을 따라 배향된 채널을 구비한 트랜지스터{A TRANSISTOR HAVING A CHANNEL WITH TENSILE STRAIN AND ORIENTED ALONG A CRYSTALLOGRAPHIC ORIENTATION WITH INCREASED CHARGE CARRIER MOBILITY}
일반적으로, 본 발명은 집적회로의 형성에 관한 것이며, 보다 상세하게는, MOS 트랜지스터의 채널 영역의 전하 캐리어 이동도를 향상시키기 위하여, 드레인 및 소스 영역 내에서 매립 스트레인층(embeded strained layer)과 같은 스트레인-유발 소스들(strain-inducing sources)를 이용함으로써, 스트레인된 채널 영역들을 구비한 트랜지스터를 형성하는 것에 관한 것이다.
집적회로를 제조하기 위해서는, 소정의 회로 레이아웃에 따라 주어진 칩 면적(chip area)에 다수의 회로 소자들을 형성해야 한다. 일반적으로, 마이크로프로세서, 저장칩 등과 같은 복잡한 회로들에 대하여 다수의 공정 기술들이 현재 구현되고 있다. 그중에서 CMOS 기술이 현재 가장 유망한 기술인바, 이는 구동 속도 및/또는 소비전력 및/또는 비용 효율 측면에서 우수한 특성을 갖기 때문이다. CMOS 기술을 이용하여 복잡한 집적 회로들을 제조할때, 수 백만개의 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 상관없이, MOS 트랜지스터는, 일명 PN 접합(PN junctions)을 포함한다. PN 접합은, 고농도로 도핑된(highly doped) 드레인 및 소스 영역들과 상기 드레인 및 소스 영역 사이에 배치된 반대로 도핑된(inversely doped) 채널 영역간의 인터페이스(interface)에 의해 형성된다.
채널영역의 전도성, 즉 전도성 채널의 전류 구동 능력(drive current capability)은, 채널영역 위에 형성되어 있으며 얇은 절연층에 의해 상기 채널영역으로부터 분리되어 있는 게이트 전극에 의해 제어된다. 적절한 제어 전압을 게이트 전극에 인가하여 전도성 채널이 형성되면, 채널영역의 전도성은, 도판트(dopant) 농도, 및 다수 전하 캐리어들의 이동성에 따라 달라지며, 또한 트랜지스터 폭 방향으로 채널영역이 소정만큼 확장된 부분에 대해서는, 채널 길이라고도 하는 소스 및 드레인 영역들간의 거리에 따라 달라진다. 따라서, 제어 전압을 게이트 전극에 인가하자마자 절연층 하부에 전도성 채널을 빠르게 형성하는 능력과 함께, 채널영역의 전체적인 전도성은 MOS 트랜지스터의 성능을 실질적으로 결정한다. 그러므로, 채널 길이의 감소 및 이와 관련하여 채널 저항이 감소함에 따라, 채널 길이는, 집적회로의 동작 속도를 증가시키기 위한 주요한 설계 기준이 된다.
트랜지스터 치수(transistor dimensions)의 계속적인 축소는 이와 관련된 복수의 문제점(issue)들(예를 들어, 단채널 효과라고도 지칭되는 채널 제어성 저하 등)을 수반하는바, MOS 트랜지스터의 채널 길이를 지속적으로 축소시킴으로써 얻을 수 있는 장점이 과도하게 상쇄되지 않게하려, 이러한 문제점들이 해결되어야 한다. 임계치수(critical dimensions), 즉, 트랜지스터의 게이트 길이의 지속적인 축소는, 예를 들어, 단채널 효과를 보상하기 위해, 매우 복잡한 공정 기법들을 적용할 것과 경우에 따라서는 이러한 기법들을 새로 개발할 것을 요구하므로, 주어진 채널 길이에 대하여 채널영역 내에서 전하 캐리어의 이동성을 증가시켜 트랜지스터 소자들의 채널 전도성을 향상시키는 것이 제안되어 왔으며, 이에 의해 디바이스 스케일링(device scaling)과 관련된 공정 적용들로 인한 많은 문제점들을 회피하거나 적어도 지연시킬 수 있는 한편, 미래의 기술 노드로의 진전에 비할 수 있는 성능 향상을 성취할 수 있는 잠재성을 갖게 될 수 있다.
전하 캐리어 이동도를 증가시키기 위한 하나의 효율적인 메커니즘은, 예를 들면 채널 영역 내에 대응하는 스트레인을 생성하기 위하여 채널 영역의 인근에서 인장(tensile) 혹은 압축(compressive) 스트레스(stress)를 생성함으로써 채널 영역내의 격자 구조를 변경하는 것이며, 이는 전자 및 정공(hole)들에 대한 이동도를 각각 변경할 수 있다. 예를 들어, 채널 영역의 압축 스트레인은 정공들의 이동도를 증가시키므로 P형 트랜지스터들의 성능을 향상시킬 잠재성을 제공할 수 있다. 다른 한편으로, N 채널 트랜지스터의 채널 영역에 인장 스트레인을 형성하는 것은 전자 이동도를 증가시켜줄 수 있다. 집적회로 제조에 스트레스 혹은 스트레인 기법을 도입시킨 것은, 차세대 디바이스를 위한 매우 유망한 기법이다. 왜냐하면, 예를 들어, 스트레인된 실리콘(strained silicon)은 "새로운" 타입의 반도체 물질로서 여겨질 수 있으며, 이에 의하면 많은 잘 정립된 제조 기술들을 여전히 사용하면서, 고가의 반도체 물질을 필요로 하지 않고도 빠르고 강력한 반도체 디바이스들을 제조할 수 있기 때문이다.
그러므로, 일부 기법들에서, 스트레인된 실리콘/게르마늄 층을 트랜지스터의 드레인 및 소스 영역들 내에 형성함으로써 PMOS 트랜지스터의 정공 이동도가 향상되며, 여기서 압축적으로 스트레인된 드레인 및 소스 영역들은 인접한 실리콘 채널영역 내에 스트레인을 생성한다. 이를 위하여, PMOS 트랜지스터들의 드레인 및 소스 확장 영역들이 이온 주입을 바탕으로 형성된다. 그후에, 다음 제조 단계에서 깊은 드레인 및 소스 접합(deep dain and source junction) 및 금속 실리사이드를 정의하기 위해 요구되는 바와 같이, 게이트 전극에 각각의 측벽 스페이서들이 형성된다. 깊은 드레인 및 소스 접합들의 형성 전에, 이 영역들이 측벽 스페이서들을 바탕으로 선택적으로 리세스되는 한편 NMOS 트랜지스터들은 마스크된다. 그후에, 에피텍셜 성장 기법에 의해, 고농도로 인시츄 도핑된(highly in situ doped) 실리콘/게르마늄 층이 상기 PMOS 트랜지스터 내에 선택적으로 형성된다. 실리콘/게르마늄의 본래의 격자 간격(natural lattice spacing)은 실리콘의 격자 간격 보다 넓기 때문에, 실리콘 격자 간격을 채택한 에피텍셜하게 성장한 실리콘/게르마늄층은 압축 스트레인하에서 성장하고, 이 압축 스트레인은 채널 영역으로 효율적으로 전해져서, 채널 영역 내의 실리콘을 압축적으로(compressively) 변형시킨다. 이러한 통합 방식(integration senario)은 P-채널 트랜지스터들의 성능을 현저하게 향상시킨다. 그러므로, 실리콘에 비해 좁은 격자 간격을 갖는 실리콘/카본 물질을 사용하여, N-채널 트랜지스터들에도 동일한 개념이 제시되어왔다. 그러나, 결과적인 성능 향상은 기대했던 것에 못미친다. 추가적인 디바이스 스케일링은, 채널 영역 내의 증가된 도판트 레벨, 게이트 절연층 내의 높은-k 유전율 등과 같이, 단채널 효과(short channel effects) 방지에 대한 성능을 더 감소시키는 메커니즘을 수반할 수 있기 때문에, 스트레인된 실리콘/카본 물질등과 같은 스트레인 유발 메커니즘을 사용하여 N-채널 트랜지스터들의 전하 캐리어 이동도를 효율적으로 증가시킴으로써 그러한 이동도 저하(mobility-degrading)를 보상 또는 과잉보상(over-compensating)하기 위한 효율적인 기법들을 제공하는 것이 매우 중요하다.
본 발명은 상기 언급된 문제점들 전부 혹은 그 중 몇가지를 해결하거나 또는 적어도 감소시킬 수 있는 다양한 방법 및 시스템에 관한 것이다.
앞으로 설명될 내용은 본 발명에 대한 개요로서, 이는 본 발명의 몇몇 양상에 대한 기본 이해를 제공하기 위한 것이다. 이러한 요약은 본 발명에 대한 완전한 개괄은 아니다. 이러한 요약은 본 발명의 핵심적인 또는 중요한 요소들을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 의도된 것이 아니다. 이러한 개요의 목적은, 후술될 발명의 상세한 설명에 앞서서, 본 발명의 몇가지 개념들을 간단한 형식으로 제공하기 위한 것이다.
일반적으로, 본 발명은 스트레인을 발생시키는 메커니즘 및 전하 캐리어 이동도 관점에서 실리콘-기반의 반도체 물질의 결정학상의 차이점들을 고려함으로써, 효율적으로 향상된 전하 캐리어 이동도를 제공할 수 있는 기법에 관한 것이다. 예시적인 실시예들에서, 스트레인된 실리콘/카본 물질과 같은 어떤 스트레스 소스들은 채널 길이 방향을 따라 각각의 채널 영역 내에 실질적으로 인장성인 스트레인(tensil strain)을 제공할 수 있으며, 반면 상당히 많은 양의 압축 스트레인이 트랜지스터의 폭 방향으로 생성될 수 있고, 이는 종래의 결정 배향(crystallographic orientation)의 채널 영역을 가진 N-채널 트랜지스터들에 대한 성능 이득을 과도하게 감소시킬 수 있다. 결정 특성들과 함께 스트레인을 발생시키는 메커니즘을 적합하게 평가함으로써, 이동도를 보다 확실하게 향상시키기 위하여 채널 영역들이 적합하게 배향될 수 있다. 일 예시적인 실시예에서, 이 기법은 N-채널 전계 효과 트랜지스터들의 드레인 및 소스 영역들 내의 매립된 실리콘/카본 영역들에 효율적으로 적용될 수 있으며, 여기서 베이스 실리콘 물질의 결정 배향에 대해 대응하여 채널 배향을 조정하는 것은, 트랜지스터 길이 방향에 따른 인장 스트레인에 의해, 그리고 폭 방향에 따라 작용하는 각각의 압축 스트레인에 의해, 이동도가 증가되게 할 수 있다. 결론적으로, N-채널 트랜지스터들의 채널 영역에 인접하여 매립 실리콘/카본 영역들을 형성하기 위한 복수의 효율적인 기법들이, 전자 이동도 증가에 대한 영향과 관련하여 크게 강조된다.
본 발명의 일 실시예에 따르면, 반도체 디바이스는 제 1 채널 길이 방향을 정의하는 제 1 채널 영역을 구비한 제 1 트랜지스터를 포함하며, 여기서 상기 채널 영역은 제 1 채널 길이 방향을 따라 배향된 인장 스트레인 성분(component)으로된 결정질 실리콘 물질을 포함하여 구성된다. 또한, 상기 제 1 채널 길이 방향은 실질적으로 결정<100> 방향을 따라 배향된다.
본 발명의 또 다른 실시예에 따르면, N-채널 트랜지스터가 실리콘-기반의 반도체 층 내에 형성될 수 있도록 인장 스트레인을 구비한 채널 영역의 채널 길이 방향의 제 1 배향을 선택하는 것을 포함하는 방법이 개시되며, 여기서 상기 반도체층은 특정한 표면 배향을 가지며, 제 1 배향은 채널 영역 내의 적어도 두개의 선형적으로 독립적인(linearly independent) 스트레인 성분들을 근거로 하여 선택된다. 상기 방법은 채널 영역을 정의하기 위하여 제 1 트랜지스터의 드레인 및 소스 영역들을 형성하는 단계를 더 포함하며, 여기서, 상기 채널 길이 방향은 실질적으로 제 1 배향을 따라 배향된다. 또한, 제 1 채널 길이 방향을 따라 인장 스트레인이 채널 영역 내에 유도된다.
또 다른 예시적인 실시예에 따르면, 스트레인된 실리콘/카본 물질을 트랜지스터의 채널 영역 가까이에 형성하는 단계를 포함하는 방법이 개시되며, 여기서, 상기 채널 영역은 실질적으로 실리콘-기반층의 결정 배향<100>을 따라 길이 방향을 정의한다.
본 발명은 첨부된 도면과 관련하여 제시된 하기의 설명을 통해 이해될 것이며, 상기 도면들에서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 1a는 본 발명의 예시적인 실시예들에 따라, 특정한 결정 배향을 따라 배향된 채널 길이 방향을 갖는 채널 영역에 근접하게 드레인 및 소스 영역 안으로 매립된 스트레인된 실리콘/카본 물질을 포함하는 N-채널 트랜지스터의 사시도를 개략적으로 도시한다.
도 1b는 채널 영역 내에 단축의(uniaxia) 인장 스트레인 및 단축의 압축적 스트레인의 발생을 설명하기 위해 도 1a의 디바이스의 평면도를 개략적으로 도시한다.
도 1c 내지 도 1g는 각각의 스트레인을 발생시키는 소스들이 제공되는 동안 N-채널 트랜지스터의 단면도를 개략적으로 도시하며, 여기서 채널 길이 방향은 본 발명의 예시적인 실시예에 따라 선택된 특정한 결정 배향에 따라 배향된다.
도 2a-2b는 그 위에 트랜지스터 디바이스가 형성되어 있는 실리콘-기반의 기판의 평면도를 도시하며, 그것의 채널 길이 방향은 본 발명의 예시적인 실시예들에 따라 배향된다.
본 발명은 다양한 수정예들 및 대안 형태들이 가능하며, 이에 대한 특정한 실시예들이 상기 도면들에 예시되어 도시되어 있으며 이하에서 상세히 설명된다. 그러나, 특정 실시예들에 대한 하기의 설명은, 본 발명을 개시된 특정한 형태에 한정시키고자 의도된 것이 아니며, 첨부된 특허청구범의에 정의된 바와 같이 본 발명의 사상 및 범위 내에서 모든 수정예들, 동등물 및 대안적 형태들을 모두 커버하도록 의도되었다는 점을 유의해야 한다.
이하에서, 본 발명의 실시예들이 설명된다. 명료성을 위하여, 실제 구현에서의 모든 특징들을 본 명세서에 기술하지는 않는다. 임의의 그러한 실제 구현을 개발하는데 있어서, 시스템 관련 제약사항 및 사업상의 제약사항을 따르는 것과 같은 개발자들의 특정 목적을 달성하기 위해, 구현예별로 특정한 많은 사항들이 결정되어야만 한다는 점이 이해되어야 한다. 더 나아가, 이러한 개발 노력은 복잡하고 시간이 걸리는 일일 수 있지만, 그럼에도 불구하고 본 개시의 이점을 갖는 당업자들에게는 이러한 개발 노력이 통상적인 작업일 수도 있음이 이해되어야만 한다.
이하, 첨부된 도면을 참조하여 본 발명이 설명될 것이다. 다양한 구조, 시스템 및 장치들이 설명만을 위한 목적으로 도시되었으며, 그리고 당업자들에게 잘 정립된 상세한 내용으로 본 발명의 의미를 모호하게 만들지는 않기위하여 상기 도면들에 개략적으로 묘사되어 있다. 그럼에도 불구하고, 상기 첨부된 도면들은 본 발명의 실시예들을 기술 및 설명하기 위해 포함된 것들이다. 본 명세서에서 이용되는 용어 및 구절들은, 관련기술의 당업자들에 의해 상기 용어 및 구절들이 이해되는 바와 일관된 의미를 갖도록 이해 및 해석되어야 한다. 용어 혹은 구절에 대한 특별한 정의 즉, 당업자들이 이해하는 바와 같은 일반적이고 통상적인 의미와는 다른 정의는, 여기의 상기 용어 혹은 구절의 일관된 사용에 의해 내포되지는 않을 것이다. 용어 혹은 구절이 특별한 의미, 즉, 당업자들에 의해 이해되는 바와는 상이한 의미를 갖도록 의도된 점에서, 그러한 특정 정의는 상기 용어 혹은 구절의 특정 정의를 직접 및 간접적으로 제공하는 정의 방식으로 본 명세서에서 설명될 것이다.
일반적으로, 본 발명은 실리콘-기반 반도체 물질의 결정 특성들(crystallographic specifics)에 따라 채널 길이 방향을 적절히 선택함으로써, N-채널 트랜지스터들의 전하 캐리어 이동도를 보다 효율적으로 향상시키기 위한 기법에 관한 것이다. 앞서 설명한 바와 같이 매립된 실리콘/카본 물질을 형성하는 기법은, P-채널 트랜지스터들에서 성공적으로 사용된 것과 같은 유사한 통합 기법들(integration schemes)(스트레인된 실리콘/게르마늄 물질을 드레인 및 소스 영역들 내로 매립하여 각각의 채널 영역 내의 정공(hole) 이동도를 현저하게 증가시키는 기법)에 따라, N-채널 트랜지스터들의 성능을 향상시키기 위한 유망한 기법으로 여겨진다. 그러나, 실제로는, 드레인 및 소스 영역 내에 매립된 실리콘/카본 물질을 포함하는 종래의 N-채널 트랜지스터들의 성능은 예상했던 것에 비해 그리고 미래 기술 노드에 필요한 정도에 비해 현저히 작은 성능 향상을 보여준다. 본 발명을 다음의 설명으로 제한하려 의도하는 것은 아니나, 매립된 실리콘/카본 물질을 구비한 종래의 N-채널 트랜지스터들의 성능 향상이 덜 효과적인 것은 해당 채널 내의 2-차원 스트레인 효과로 인한 것이라고 여겨진다. 결정질 실리콘 물질 보다 작은 자연 격자 상수(natural lattice constant)를 갖는 매립된 실리콘/카본 물질은, 실리콘 템플릿 위에 형성되고, 그럼으로써 어느 정도의 이축(biaxial) 스트레인, 즉 인접한 채널 영역에 대해 대응하는 스트레스 소스로서 동작하는 2-차원의 인장 스트레인을 받게된다. 결과적으로, 채널 영역 내의 실리콘 물질은 채널 길이 방향을 따라 실질적인 인장 스트레인이 발생되는 반면, 채널 폭 방향을 따라서는 어느 정도의 압축 스트레인이 유도되는 스트레스 포스(stress force)를 겪을 수 있다. 결론적으로, 전하 캐리어 이동도(즉, 채널 영역 내의 전자 이동도)의 전체적인 변경 은 두가지 다른 유형의 스트레인의 중첩(superposition)으로 고려될 수 있으며, 종래의 기법에서, 일반적으로 표면 배향(surface orientation){100}을 갖는 종래의 반도체층에 대해 채널은 결정질 결정 배향<110>을 따라 배향된다. 그러나, 종래의 N-채널 트랜지스 설계는, 서로 다른 스트레인 타입이 캐리어 이동도에 미치는 서로의 영향을 적어도 부분적으로 상쇄시켜버릴 수 있기 때문에 이동도 증가를 현저하게 감소시킬 수 있으며, 이에 의해 결과적으로 스트레인된 매립 실리콘/카본 영역을 구비한 종래의 트랜지스터 소자들과 같은 상황을 겪게된다.
결과적으로, 본 발명에 의하면, 전자 이동도에 미치는 모든 역효과를 현저하게 감소시키기 위하여 또는 서로 다른 스트레인 성분들의 상승효과(synergetic effect)를 얻기 위해 트랜지스터 소자의 적합한 배향을 제공할수 있도록 하기 위하여 스트레인-유발 메커니즘의 2-차원 효과를 고려하여 채널 길이 방향의 배향이 선택된다.
도 1a 내지 1f 및 2a 내지 2b를 참조로 하여, 이제 본 발명의 예시적인 실시예들이 보다 자세히 설명될 것이며, 또한 채널 영역 내의 2-차원적 스트레인 분포를 결정하기 위한 효율적인 기법이 제공될 것이다.
도 1a는 예시적인 N-채널 트랜지스터(100)의 사시도를 개략적으로 도시한다. 이 트랜지스터(100)는 매립된 실리콘/카본 물질을 구비한 전형적인 트랜지스터 소자로서 여겨질 수 있고, 트랜지스터(100)의 전류 구동 능력(drive current capability)을 향상시키기 위해 매립된 스트레인 실리콘/카본을 사용할 때의 종래의 트랜지스터 소자들의 임의의 결점들(insufficiencies)을 설명하는 데에도 사용될 것이다. 상기 디바이스(100)는 적합한 기판(101)을 포함하며, 이 기판은 예시적인 실시예들에서, 그 위에 실질적으로 결정질 실리콘-기반의 층(102)이 형성되어 있는 벌크 실리콘 기판을 나타낼 수 있고, 여기서 실리콘-기반의 반도체 물질은 약 50 원자 퍼센트 또는 그 이상의 실리콘과 같은 상당한 양의 실리콘을 포함하는 반도체로서 이해될 수 있으며, 여기서, 도판트 종등과 같은 다른 비-실리콘 물질들이 또한 상기 층(102) 내에 존재할 수 있다. 다른 예시적인 실시예들에서, 상기 기판(101)은 반도체층(102)과 함께, SOI(silicon-on-insulator) 구조를 나타낼 수 있으며, 여기서 매립 절연층(도시되지 않음)이 상기 기판(101)과 상기 반도체층(102) 사이에 제공될 수 있다.
또한, 상기 디바이스(100)는 게이트 전극(104)을 포함할 수 있으며, 이 제조 단계에서 상기 게이트 전극은 게이트 절연층(105) 위에 형성될 수 있는 강하게 도핑된 폴리실리콘 물질을 포함하여 구성될 수 있으며, 상기 게이트 절연층(105)은 실리콘 이산화물, 실리콘 질화믈, high-k 유전체 물질, 그것들의 혼합물등으로 구성될 수 있다. 예를 들어, 더 진보된 응용에서, 상기 게이트 절연층(105)은 (104L)로 나타낸 게이트 전극의 길이에 따라서 1 nm 또는 수 nm미만의 두께를 갖는 실리콘 이산화물로 형성될 수 있다. 예를 들어, 아주 복잡한 디바이스들에서, 게이트 길이(104L)는 100nm 또는 이보다 상당히 작은 길이, 예를 들어 50nm 혹은 심지어 이보다 더 작은 길이일 수 있다. 일반적으로, 게이트 절연층(105) 아래의 반도체층(102) 내에 형성된 채널 영역(103)에 대해 고도의 제어가능성을 제공하기 위하여, 채널 길이(104L)의 감소는 게이트 절연층(105)의 두께가 대응하여 감소될 것을 요구할 수 있다. 그러나, 잘 정립된 실리콘 이산화 물질로 형성되었을 때, 50nm 보다 작은 채널 길이에 대해서, 게이트 절연층(105)의 감소는, 필요한 채널 제어가능성을 제공하기 위하여 더 이상 줄어들지 않는다. 결과적으로, 채널 영역(103)의 도핑을 증가시키는것 및/또는 게이트 절연층(105)등에 대해 high-k 유전체 물질들을 사용하는 것 등과 같은 몇가지 기법들이 단채널 효과에 대한 대응책으로서 제시되었으나, 이 기법들은 채널 영역(103)내의 전하 캐리어의 이동도에 부정적인 영향을 미친다. 이러한 이유 및 위에 설명된 이유들로 인하여, 채널 영역(103) 내의 전하 캐리어 이동도를 더 증가시키는 것이 매우 바람직하며, 스트레인된 실리콘/카본 물질의 제공은 매우 유망한 기법이다.
상기 디바이스(100)는 공정 방법에 따라, 예를 들어, 실리콘 이산화물, 실리콘 질화물등으로 구성되는 각각의 측벽 스페이서 구조(106)를 포함한다. 또한, 깊은 드레인 및 소스 영역들(107)과 그것에 연결된 각각의 확장 영역들(108)은 게이트 전극(104)에 인접한 반도체층(102) 및 채널 영역(103) 내에 정의될 수 있다. 상기 영역들(108, 107)의 수직 및 측면의 도판트 프로파일은 디바이스 요구사항들에 따라 적용될 수 있으며, 일반적으로, 확장 영역들(108)은 단채널효과들을 줄이는 것을 돕도록 얕은 위치 및 적합한 도판트 프로파일을 가질 수 있다. 또한, 스트레인된 실리콘/카본 물질(109)은 채널 영역(103) 근처에서 반도체층(102) 내에 형성될 수 있으며, 도시한 실시예에서, 상기 물질(109)은 채널 영역(103) 내로 확장되지 않으면서 실질적으로 드레인 및 소스 영역들(107) 내에 위치하여 해당 PN 접합들(110)이 실질적으로 실리콘 물질 내에 형성되도록 한다. 도 1b를 참조로 하여 보다 자세히 설명될 바와 같이, 스트레인된 실리콘/카본 물질(109)에 의해 생성될 수 있는 채널 영역(103) 내의 스트레인으로 인하여, 채널 길이 방향(즉, 채널 길이(104L)에 대응하며, 도 1a에서 X-방향으로 나타낸 방향)은 전하 캐리어 이동도를 향상시키기 위하여, 반도체층(102)의 결정 특성에 대하여 선택된다. 일 예시적인 실시예에서, X-방향은 실질적으로 결정 방향<100>을 따라 배향되고, 이 실시예에서, 상기 반도체층(102)은 <100>의 표면 배향을 가질 수 있다. 이러한 결정질층(102)의 구성에서, 도 1a에 Y-방향으로 나타낸 채널 폭 방향 또한 결정 방향<100>에 대응한다.
도 1a에 보인 반도체 디바이스(100)는 다음의 공정들에 따라 형성될 수 있다. 위에 반도체층(102)이 형성되어 있는 기판(101)의 제공 후, 또는 에피텍셜 성장 기법을 바탕으로하여 층(101) 위에 반도체층(102)을 형성한 후, 요구되는 채널 영역(103)의 배향에 대응하기 위하여 트랜지스터(100)를 포함한 각각의 집적 회로의 디자인이 선택될 수 있다. 즉, 사실상 어떤 제조 공정을 수행하기 전에, X-방향을 따라 인장 스트레인을 생성하는것에 관한 측면에서, 그리고 해당 스트레인을 발생시키는 메커니즘의 2-차원적 효과들을 고려하여 상기 층(102)의 결정 특성들이 결정될 수 있다.
도 1b는 디바이스(100)에 관한 디자인 또는 사실상의 평면도를 개략적으로 도시하며, 스트레인된 실리콘/카본 물질(109)이 채널 영역(103) 상에서 작용할 때의 상황을 나타낸다. 도시한 바와같이, 매립된 실리콘/카본 물질(109)은 채널 영역(103)(즉, 게이트 전극(104) 아래에 위치한 영역) 내에, 세로방향의(longitudial) 인장 스트레스(도 1b에서 (Sxx)로 나타냄)를 형성할 수 있다. 이 인장 스트레스(Sxx)는 대응하는 인장 스트레인의 소스가 될 수 있으며, 상기 인장 스트레인은 채널 영역(103) 내의 전하 캐리어 이동도에 각각 영향을 미칠 수 있다. 동시에, 스트레인된 실리콘/카본 물질(109)은 가로방향의(transverse) 스트레스 성분(즉, 채널 폭 방향(즉, Y-방향)을 따라 동작하는 스트레스 성분 Syy)를 생성할 수 있으며, 여기서 해당 스트레스 성분은 압축(compressive)이다. 즉, 스트레스 상호작용(stress interaction)을 위해서 사용 가능한 트랜지스터 폭 방향에 따른 영역이 트랜지스터 길이 방향의 사용 가능한 영역들에 비하여 현저하게 크기 때문에, 영역(109)의 대응하는 스트레인(실질적으로 2축(biaxial) 스트레인으로 이해될 수 있음)은 채널 영역(103)의 길이를 따라 더 강하게 작용하여 인장 스트레스 및 스트레인 Sxx를 제공하며, 그럼으로써 또한 채널(103)의 폭 방향을 따라 실리콘 물질 에 각각의 압축 스트레스를 형성한다. 다시 말하면, 영역(109)의 자연적인 수축(natural contraction)은 채널 길이를 따라 채널(103)에 "풀링(pulling)"효과를 발생시키며, 채널 길이에 대한 횡방향(transverse direction)으로 "수축(contraction)"효과를 발생시킨다. 결과적으로, 이에 관한 인장 성분(Sxx) 및 압축 성분(Syy)이 채널 영역(103) 내에 생성된다. 각각의 스트레스 계산에 따르면, (Syy)의 크기는 트랜지스터 폭에 의존하며, 많은 경우에서 약 0.3 Sxx 에서 1.3 Sxx의 범위일 수 있다. 전자 이동도에서 스트레스 성분들(Sxx, Syy)의 결합된 효과는 실리콘에 대한 압전기 계수(piezoelectric coefficients)를 사용함으로써 추정될 수 있다. 예를 들어, MOSFET 트랜지스터(즉, 표면 배향(100)을 갖는 실리콘층 위에 형성된 MOSFET 트랜지스터)에 대하여, 상기 디바이스들은 일반적으로 결정 방향<110>을 따라 배향된다. 이러한 종래의 배향에 대하여, 각각의 압전기 계수들은
Figure 112008082476391-pct00001
μ/μ = 0.31 Sxx + 0.18 Syy (1)
을 발생시킬 수 있으며, 각각의 스트레스 성분들이 GPa 단위로 표현될 때, 위에 상술한 계수들에 대해 전자 이동도(
Figure 112010029538338-pct00002
μ/μ)가 상대적으로 변경된다. 위의 식(1)로부터, 세로 방향의 인장 (양(positive)의) 스트레스 성분(Sxx)은 채널 영역(103)내의 전자 이동도를 0.31 배로 향상시킨다. 그러나, 가로방향의 압축 (음(negative)의) 스트레스 성분(Syy)은 0.18의 계수를 가지며 음의 부호로 인하여, 전자 이동도를 감소시킨다. 결과적으로, 종래의 구성에서, 전자 이동도에 대한 결합된 스트레스 효과는 현저하게 상쇄되며, 또는 어떤 디바이스 구성에서는, 즉, 감소된 트랜지스터 폭에 대해서는 더 나쁘게 될 수도 있다. 결과적으로, 에피텍셜하게 성장한 실리콘 물질 내에 적절하게 낮은 카본 도핑을 제공하는 실리콘/카본에 대한 현재의 정립된 선택적 에피텍셜 성장 기법을 바탕으로하여, 상대적으로 무의미한 성능 이득이 얻어지거나 또는 전류 구동 능력이 감소될 수 도 있다. 본 발명에 대하여, 압전기 계수들을 바탕으로 한 동일한 분석 및 2-차원의 스트레스 계산은 만약 상기 층(102)이 그 표면(100)의 결정 배향을 가지고 트랜지스터 채널 길이가 결정 방향[100]을 따라 층(102) 내에 배향된다면, 세로방향의 스트레스 성분(Sxx)과 압축 스트레스 성분(Syy)은 전자 이동도에 대해 다음의 효과를 가질 수 있다는것을 보여준다.
Figure 112010029538338-pct00003
μ/μ = 1.02 Sxx - 0.53 Syy (2) 즉, 인장 스트레스 성분에 대한 전자 이동도
Figure 112010029538338-pct00004
μ/μ의 상대적인 증가는 계수 1.02와 관련될 수 있는 반면, 가로방향의 압축, 즉, 음의 스트레스 성분(Syy)은 음의 계수 0.53과 관련될 수 있다. 결과적으로, 두 스트레스 성분(Sxx, Syy)이 모두 이동도 증가에 긍정적으로 기여할 수 있으며, 따라서 트랜지스터의 길이와 폭에 대한 트랜지스터 구성에 관계 없이 전체적인 성능이 현저하게 향상된다.
상술한 내용을 고려하여, 도 1a를 다시 참조하면, 필요한 전자 이동도 증가를 제공하는 채널 영역(103) 배향을 얻기 위하여, 그 위에 반도체층(102)이 형성되어 있는 기판(101)이 제조 시퀀스동안 적합하게 위치될 수 있다. 예를 들어, 상술한 경우에, 채널 길이 방향(X)의 배향은 채널 영역(103)에 대하여 최대의 전자의 이동도 증가를 얻도록하기 위하여 선택될 수 있다. 그러나, P-채널 트랜지스터등과 같은 다른 회로 소자들에 대한 요구사항에 따라, 결정질 특성들에 대하여 다른 X-배향들이 선택될 수 있다. 예를 들어, 서로 다른 트랜지스터 유형에 대하여 서로 다른 배향을 요구함이 없이, 기판(101) 위에 형성될 임의의 트랜지스터의 유형에 대해, 요구되는 이동도를 증가 시키는 배향(mobility increasing orientaion)을 얻기 위하여, 복수의 다른 배향들에 대해 각각의 2-차원 스트레인 계산이 수행될 수 있다. 다른 예시적인 실시예들에서, 이러한 유형의 디바이스(100)의 트랜지스터 전체 혹은 적어도 상당한 부분의 X-배향은 상술한 2-차원적 계산을 바탕으로 선택될 수 있으며, 반면 다른 트랜지스터 소자들은 다른 방향으로 배향될 수 있다.
다음에, 반도체층(102) 내에 각각의 실리콘-기반의 영역을 정의하기 위하여, 잘 정립된 포토리쏘그래피(photolithography), 식각, 증착 및 평탄화 기법을 기초로한, 트랜치 절연등과 같은 대응하는 분리 구조(도시하지 않음)를 기초로, 해당 제조 공정들이 수행될 수 있다. 이후, 잘 정립된 기법들을 바탕으로 각각 정의된 실리콘 영역들 내에 필요한 도판트 농도를 제공하기 위하여, 해당 주입 공정들이 수행될 수 있다. 예를 들어, 각각의 드레시홀드 전압 주입 공정들 및 이와 유사한 공정들이 수행될 수 있다. 다음에, 게이트 절연층(105) 및 게이트 전극(104)에 적합한 물질들이 산화 및/또는 적층에 의하여 형성될 수 있고, 이후 개선된 포토리쏘그래피 및 식각 기법을 바탕으로 패턴될 수 있으며, 다음 단계에서, 스트레인된 실리콘/카본 물질(109)을 형성하기 위하여 게이트 전극(104)의 상단에 대응하는 캡핑층이 또한 제공될 수 있다. 공정 방법에 따라, 게이트 전극(104)을 캡슐화하기 위하여 적합한 스페이서 구조들(도시하지 않음)이 형성될 수 있으며 층(102) 내에 적합한 모양의 리세스들을 형성하기 위하여 각각의 식각 공정들이 수행될 수 있고, 이후 상기 리세스는 선택적 에피텐셜 성장 기법들을 바탕으로 하여 스트레인된 실리콘/카본 물질(109)로 채워질 수 있다. 상기 물질(109)을 형성할 때, 복수의 다른 공정 방법들이 후속될 수 있으며, 물질(109)의 치수 및 형상, 그리고 채널 영역(103)으로부터의 물질(109)의 오프셋 등은 각각의 제조 공정들을 대응적으로 선택하고 제어하기 위한 각각의 디바이스 파라미터들을 나타낼 수 있다는 것이 이해될 것이다.
예를 들어, 도시한 실시예에서, 실리콘/카본 물질(109)은 채널 영역(103)에 적절하게 높은 오프셋으로 형성되어, 실리콘/카본 물질(109)을 드레인 및 소스 영역들(107) 내에 완전히 위치하게 하는 한편, 다른 실시예들에서는, 스트레스 전달 메커니즘을 향상시키기 위하여 물질(109)이 채널 영역(103)에 가까이 위치될 수 있다. 공정의 사전, 사후, 혹은 도중에 각각의 공정 시퀀스가 P-채널 트랜지스터들의 성능을 향상시키기 위하여, 선택적으로 성장한 실리콘/게르마늄 물질을 형성하도록, 다른 디바이스 영역들 내에 수행될 수 있다. 더욱이, 몇가지 예시적인 실시예들에서, 상기 물질(109)를 형성하기 위한 선택적 에피텍셜 성장 공정은 인시츄 도핑된 물질을 제공하도록 설계될 수 있으며, 그럼으로써 스트레인된 물질(109) 내의 주입에 의해 야기된 손상을 줄이기 위하여 상기 영역들(107, 108) 을 형성하기 위한 주입 공정들을 줄일 수 있는 가능성을 제공한다. 예를 들어, 상기 확장 영역(108)이 상기 물질(109)의 선택적 성장 공정 전에 형성되었을 수 있다. 상기 물질(109)의 선택적 에피텍셜 성장 후에, 깊은 드레인 및 소스 영역(107)을 형성하기 위하여, 실리콘/카본 물질(109)로부터 상기 층(102) 내부로 도판트들을 확산시키도록 대응적으로 설계된 어닐링 공정이 수행될 수 있다. 다른 예시적인 실시예들에서, 깊은 드레인 및 소스 영역들(107)은, 확장 영역(108)과 마찬가지로, 상기 물질(109)의 형성 이후에 수행될 수 있는 주입 공정을 바탕으로 형성될 수 있으며, 또는 상기 물질(109)의 선택적 성장 전에 형성될 수 있다. 이를 위하여, 예를 들어, 잘 정립된 주입 기법들을 바탕으로 한 깊은 드레인 및 소스 영역들(107)의 형성에 대해 효율적인 주입 마스크로서 작용하도록 스페이서 구조(106)가 적합한 치수로 형성될 수 있다. 이후, 니켈, 백금, 코발트 또는 이들의 혼합물과 같은 적합한 내화금속(refractory metal)이 고 전도성 금속 실리사이드로 전환될 수 있는 동안, 예를 들어 게이트 전극(104)과 드레인 및 소스 영역들(107) 내에 임의의 적합한 실리사이드화 기법에 따라 스페이서 구조(106)를 바탕으로 금속 실리사이드 영역들을 형성함으로써 디바이스(100)의 추가적인 공정이 계속될 수 있다.
결과적으로, 디바이스(100)의 완성 후에, 채널 영역(103)은 X-방향의 인장 스트레인을 경험할 수 있으며, 결정 배향을 따라 배향될 수 있고 그 결과 전자 이동도가 증가될 수 있다. 반면, 예를 들어 식 2를 참조로 설명된 바와 같이, Y-방향을 따르는 각각의 압축 스트레스는 전자 이동도를 현저하게 감소시키지 않을 수 있거나, 또는 이동도를 현저하게 증가시킬 수도 있다.
도 1c는 또 다른 실시예들에 따른 트랜지스터(100)를 개략적으로 도시한다. 여기서, 스트레인된 실리콘/카본 물질이 채널 영역(103)에 매우 가까이 위치하며, 그럼으로써, 상기 채널 영역(103) 내에 인장 및 압축 스트레인을 보다 효율적으로 생성할 수 있다. 도 1c에 보인 제조 단계에서, 트랜지스터(100)는 게이트 전극(104)의 상단에 형성된, 예를 들어 실리콘 질화물로 구성된 캡핑층(112)를 포함할 수 있다. 또한, 예를 들어 실리콘 질화물 또는 임의의 다른 적합한 물질로 구성된 측벽 스페이서(113)는 게이트 전극(104)의 측벽에 형성될 수 있으며, 여기서 필요하다면, 실리콘 이산화물 라이너와 같은 적합한 라이너(111)가 게이트 전극(104)과 상기 스페이서(113)의 사이에 형성될 수 있다. (113W)로 나타낸 상기 스페이서(113)의 폭은 스트레인된 실리콘/카본 물질을 채널 영역(103)에 보다 가까이 위치시키기 위하여 디바이스-특정 요구사항들에 따라 선택될 수 있다. 이러한 목적을 위하여, 캡핑층(12)과 스페이서(113)가 신뢰적으로 게이트 전극(104)을 보호하는 동안, 트랜지스터(100)가 적합하게 설계된 선택적 식각 공정에 노출될 수 있으며, 반면, 다른 디바이스 영역들에서, 각각의 캐비티 식각 공정이 이 디바이스 영역들 내에 요구되지 않을 때, 적합한 캡핑층이 제공될 수 있다. 또한, 이에 관한 식각 공정의 이방성 정도는 디바이스 요구사항들을 바탕으로 선택될 수 있으며, 여기서, 약 5nm 또는 그보다 훨씬 짧은 범위의 적절하게 짧은 스페이서 폭(113W)에 대해, 게이트 절연층(105) 부근의 과도한 식각 손상을 피하기 위하여, 식각 공정의 실질적인 이방성 특성이 선택될 수 있다. 몇몇 예시적인 실시예들에서, 선택적 식각 공정 전에, 적합하게 설계된 오프셋 스페이서(도시하지 않음)를 바탕으로 또는 스페이서(113)를 바탕으로 확장 영역들(108)이 형성되었을 수 있다. 다음에, 물질(109)을 성장시키기 위하여 선택적 에피텍셜 성장 공정(114)이 수행될 수 있으며, 앞서 설명한 바와 같이, 주입 공정들을 바탕으로 깊은 드레인 및 소스 영역들이 형성되는 경우, 상기 물질(109)은 높은 도판트 농도로 제공될 수 있거나 또는 실질적으로 진성(intrinsic) 실리콘/카본 물질로서 제공될 수 있다.
도 1d는 더 진행된 제조 단계에서, 깊은 드레인 및 소스 영역들(107) 그리고 확장 영역들(108) 및 측벽 스페이서 구조(106)가 형성된 도 1c의 디바이스(100)를 개략적으로 도시한다. 이 도시된 실시예에서, 상기 깊은 드레인 및 소스 영역들(107)은 물질(109) 내의 높은 도판트 농도를 바탕으로 확산에 의하여 형성될 수 있으며, 그럼으로써 상기 물질(109) 내에서 주입에 의해 야기된 손상(implantation-induced damage)을 피하거나 적어도 현저하게 감소시킬 수 있다. 더욱이, 스페이서들(106)을 바탕으로 각각의 금속 실리사이드 영역들(115)이 상기 물질(109) 및 게이트 전극(104) 내에 형성될 수 있다. 결과적으로, 스트레인된 실리콘/카본 물질(109A)은 채널 영역(103)에 아주 가까이 위치할 수 있으며, 그럼으로써 높은 스트레스 전달 메커니즘을 제공할 수 있다. 더욱이, 확장 영역(108)이 선택적 에피텍셜 성장 공정(114) 전에 형성되었고 깊은 드레인 및 소스 영역들(107)이 확산을 바탕으로 형성되었을 때, 물질 영역(109A)은 현저하게 감소된 결함율을 제공할 수 있으며, 그럼으로써 물질 영역(109A)내에 높은 정도의 인장 스트레인을 유지한다. 그러므로, 금속 실리사이드 영역들(115)에 의해 발생될 수 있는 임의의 스트레인 이완(strain relaxation)은 스트레스를 발생시키는 전체적인 메커니즘에 덜 두드러진 효과(less pronounced effect)를 미친다. 결과적으로, 도 1d에 보인 트랜지스터(100)는 매우 효율적인 스트레인을 발생시키는 메커니즘을 포함하며, 여기서, 상기 채널 길이 방향(즉, X-방향)은 영역(103) 내의 전자 이동도에 매우 긍정적인 효과를 제공하는 결정 배향을 따라 배향될 수 있다. 도시된 실시예에서, X-방향은 방향<100>을 따라 배향될 수 있으며, 여기서 층(102)의 (100)표면 배향에 대해, 채널 폭은 또한 방향<100>을 따라 배향되며, 그럼으로써 식(2)를 참조로 설명된 바와 같이 매우 효율적인 이동도 증가 메커니즘을 제공한다.
도 1e는 또 다른 예시적인 실시예들에 따른 트랜지스터(100)를 개략적으로 도시하며, 스트레인된 실리콘/카본 물질(109)를 형성하기 위한 다른 공정 방법이 적용된다. 이 실시예에서, 트랜지스터(100)는 깊은 드레인 및 소스 영역들(108)과 확장 영역들(108)을 포함할 수 있으며, 다른 실시예들에서, 이 영역들은 적합한 주입 기법들을 바탕으로 더 형성되어야만 할 것이다. 더욱이, 일 예시적인 실시예에서, 디바이스(100)는 적합한 어닐링 공정 거쳤을것이며, 따라서 상기 영역들(108, 107)내의 도판트들은 적합한 프로파일을 갖는 PN 접합들(110)을 정의하기 위하여 층(102) 내의 의도된 위치로 확산되었을 것이다. 유사하게, P-채널 트랜지스터들등과 같은 다른 디바이스 영역들 내의 트랜지스터 소자들 또는 임의의 다른 트랜지스터들은 도 1e에 보인 형태에 비하여 매우 진보된 제조 단계에 있을 수 있다. 이 단계에서, 드레인 및 소스 영역들(107) 내에 필요한 정도의 카본 농도를 포함시키기 위하여, 주입에 의해 적합한 공정 시퀀스(116)가 수행될 수 있다. 일 예시적인 실시예에서, 공정 시퀀스(116)는 드레인 및 소스 영역들(107) 내에 실질적으로 비정질화된 영역을 제공하기 위하여, 예를 들어 실리콘을 바탕으로한 비정질화 주입 공정(amorphization implantation)을 포함할 수 있다. 여기서, 게이트 전극(104)에 대한 각각의 비정질화 영역의 요구되는 오프셋은, 예를 들어 실리콘 이산화물로 구성된 적합하게 디자인된 라이너 물질(117)을 바탕으로 확립될 수 있다. 예를 들어, 상기 라이너(117)는 상기 스페이서들(106)과 같은 적합한 스페이서 구조와 함께 형성되었을 수 있고, 이를 바탕으로 깊은 드레인 및 소스 영역들(107)이 이온 주입에 의해 형성되었을 수 있다. 이후, 예를 들어 높은 선택적 습식 또는 건식 화학적 식각 공정들을 바탕으로 해당 스페이서들이 제거되었을 수 있으며, 그리고 이에 관한 비정질화 주입이 수행될 수 있다. 이후, 다른 디바이스 영역들의 대응하는 비정질화가 요구되지 않을 수 있다면, 레지스트 마스크와 같은 대응하는 주입 마스크가 잘 정립된 기법을 바탕으로 형성될 수 있다.
다음에, 적합하게 형성된 주입 공정이 실질적으로 비정질화된 부분에 요구되는 카본 원자 농도를 주입하기 위하여 수행될 수 있다. 예를 들어, 1.5-4.0 원자 퍼센트 카본 농도를 포함하기 위하여 약 5 ×1015 - 5 × 1016 ions/㎠의 주입량(implantation dose)이 적합할 수 있다. 주입공정 이후, 적절히 높은 카본 농도를 포함하는 실질적으로 비정질화된 부분이 개선된 어닐링 기법을 바탕으로 재결정화 될 수 있으며, 이것은 레이저-기반의 또는 플레쉬 기반의 어닐링 방법을 포함할 수 있다. 플레쉬-기반의 또는 레이저-기반의 어닐링 공정 중에, 펄스 방사(pulsed radiation)가 디바이스(100) 위로 향할 수 있으며, 그럼으로써 재-결정화를 시작하고 카본 원자들의 활성화에 영향을 주기 위한 충분한 에너지를 축적하는 반면, 실질적으로 확장 영역(108)과 깊은 드레인 및 소스 영역들(107)의 도판트종들 그리고 다른 디바이스들의 도판트들이 외부로 확산되는 것(out-diffusion)을 억제하거나 피함으로써, PN 접합들(110)의 프로파일을 실질적으로 유지할 수 있다. 더욱이, 추가적인 어닐링 공정은 트랜지스터(100) 내의 드레인 및 소스 영역들(107) 및 확장부(108), 그리고 또한 카본 주입을 받지 않았을 수도 있는 다른 디바이스 영역들 내에 제공된 다른 트랜지스터 소자들 내의 도판트들의 활동을 향상시킬 수 있다.
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도 1f는 더 진행된 제조 단계의 트랜지스터(100)를 개략적으로 도시하며, 여기서 금속 실리사이드 영역들(115)은 추가의 스페이서 요소(118)를 바탕으로 영역들(109) 및 게이트 전극(104) 내에 형성되며, 추가의 스페이서 요소는 임의의 적합한 물질을 바탕으로 라이너(117) 위에 혹은 라이너(117)의 제거 후에 형성될 수 있다. 예를 들어, 스페이서(118)는 감소된 유전율 상수를 갖는 물질로부터 형성될 수 있으며, 그럼으로써 기생 커패시턴스들을 줄일 수 있다. 결과적으로, 도 1f에 도시한 것과 같은 디바이스(100)는 채널 영역(103) 가까이에 스트레인된 실리콘/카본 물질(109)을 포함할 수 있으며, 여기서, 앞서 설명한 바와 같이, 금속 실리사이드 영역들(115)은 물질(109) 내에 스트레인 이완(strain relaxation)을 과도하게 생성하지 않을 것이다. 더욱이, 물질(109)의 형성은 전체 공정 시퀀스 내의 복수의 다른 포인트들에서 고도로 공간적으로 선택적인 방식으로 수행될 수 있기 때문에, 선택적 에피텍셜 성장 공정보다는 이온 주입을 바탕으로한 물질(109)의 형성이 종래의 CMOS 기법과 고도의 유연성 및 호환성을 제공한다. 예를 들어, P-채널 트랜지스터의 제조 흐름 또는 성능에 영향을 미치지 않고 트랜지스터 제조 시퀀스의 마지막 단계에서 공정(116)이 수행될 수 있기 때문에, 공정(116)은 에피텍셜하게 성장한 실리콘/게르마늄 물질을 바탕으로한 P-채널 트랜지스터들의 형성과 함께 고도의 유연성을 제공한다. 오히려, P-채널 디바이스들 또는 스트레인된 실리콘/카본 물질을 수용하지 않는 다른 구성요소들에서 트랜지스터 성능의 추가적인 향상은 확산이 감소된 추가적인 어닐링 공정을 제공함으로써 그리고 감소된 상대적 유전율(ralative permittivity)를 갖는 각각의 스페이서들(118)을 제공함으로써 달성될 수 있다. 채널 영역(103) 내의 전자 이동도 향상에 대해서 앞서 설명된 바와 같은 동일한 기준이 적용된다.
도 1g는 다른 예시적인 실시예들에 따른 트랜지스터(100)를 개략적으로 도시한다. 이 실시예들에서, 상기 트랜지스터(100)는 스트레인된 실리콘/카본 물질(109)을 포함하거나 포함하지 않을 수 있으며, 추가적으로 또는 대안적으로, 그 위에 높은 고유(intrinsic) 인장 스트레스를 갖는 실리콘 질화물로 구성될 수 있는 접촉 식각 정지층과 같은 스트레스된 중첩층(119)이 형성되어 있을 수 있다. 도 1g에 보인 실시예에서, 트랜지스터(100)는 그 안에 물질(109)이 형성되어 있지 않을 수 있으며, 여기서 층(119)은 가능하게는 스페이서(106)와 함께, 스트레인된 물질(109)과 유사한 스트레스 소스로서 동작할 수 있다. 예를 들어, 층(119)의 2축 스트레스는 해당 스트레스를 영역(115) 내로 전달함으로써 드레인 및 소스 영역들(107) 내로 전달할 수 있으며, 스페이서들(106)을 통해서 채널 영역(103) 위에 작용할 수 있다. 결과적으로, 대응하는 스트레스는 채널 영역(103)의 길이 방향에서 또한 실질적으로 인장 성분을 제공할 수 있는 반면, 채널 폭 방향(즉, Y-방향)에 대응하는 압축 성분을 발생시킬 수 있다. 비록 해당 성분들의 작용은 스트레인된 물질(109)의 보다 직접적인 작용에 비해서는 덜 할 수 있지만, 예를 들어 (100)의 표면 배향을 위한 결정 배향<100>으로 채널 길이 방향의 배향을 적합하게 선택함으로써, 스트레스된 중첩층들을 구비한 종래의 기법에 비하여 현저한 향상이 달성될 수 있다. 그러므로, 스트레인된 실리콘/카본 물질의 형성에 대한 요구 없이도 전자 이동도가 현저히 증가될 수 있다. 더욱이, 스트레스된 중첩층(119)은 스트레인된 물질(109)과 함께, 보다 향상된 메커니즘을 제공한다.
앞서 설명된 바와 같이, 채널 길이 방향은 2-차원의 스트레인 계산에 따라 선택될 수 있으며, 그후 앞서 설명된 바와 같이 N-채널 트랜지스터들 내의 필요한 전자 이동도를 얻기 위하여 P-채널 트랜지스터들 및 N-채널 트랜지스터들과 같은 트랜지스터들이 배향될 수 있다. 다른 실시예들에서, 각각의 N-채널 트랜지스터들의 수 중 일부만이 특정한 결정 배향에 대해 배향될 수 있으며, 그것의 성능을 현저하게 저하시키지는 않게 하거나 향상(그러나, 덜 두드러지게)시키기 위해 다른 트랜지스터 소자들이 다르게 위치될 수 있다. 그러므로, 각각의 스트레스 소스들의 2-차원적 스트레인 특성들을 고려하여 검토중인 회로 레이아웃의 설계가 적합하게 채택될 수 있으며, 채널 길이 방향을 따라 인장 스트레인을 유도할 수 있으며, 채널 폭 방향을 따라 압축 스트레인을 유도할 수 있다.
도 2a는 표면 배향(100)을 가질 수 있는 실리콘-기반의 층(202)이 위에 형성되어 있는 기판(250)을 개략적으로 도시한다. 종래의 기법과는 대조적으로, 상기 기판(250)은 대응하는 노치(251)가 방향<110> 대신에 결정 방향<100>을 나타내도록 준비될 수 있으며, 그럼으로써 트랜지스터 소자들의 해당 채널 영역들이 방향<100>을 따라 자동적으로 배향되는 종래의 회로 디자인들 및 공정 기법들을 채택할 수 있게 한다. 결과적으로, N-채널 트랜지스터들 내의 전자 이동도의 각각의 증가는 기존의 회로 레이아웃 및 제조 시퀀스의 수정 없이도 실질적으로 얻어질 수 있다. 다른 예시적인 실시예들에서, 도 1a-1g를 참조로 설명된 것과 유사한 구성을 가질 수 있는 제 1 트랜지스터 소자들(200)은 도 2a에 나타낸 각각의 채널 길이 방향들로 제공될 수 있으며, 다른 트랜지스터들(230), 예를 들어 P-채널 트랜지스터들이 다른 결정 배향의 그들의 각각의 채널 길이 방향들, 예를 들어, 방향<110>에 따라 배향될 수 있다. 이러한 경우에, 회로 레이아웃 및 특정한 공정들에 관한 재디자인이 수행되어야 할 것이다. 제 1 및 제 2 트랜지스터들(200 및 230)의 각각의 방향들은 단지 예시적인 성질의 것이며, 그리고 증가된 전자 이동도를 제공하는 채널 길이 방향의 다른 각각의 배향들은 앞서 설명된 바와 같은 2-차원의 스트레인에 대하 고려를 바탕으로 선택될 수 있다.
도 2b는 대응하는 결정 배향들(<110>, <100>)이 90도의 각도 오프셋(angular offset)을 갖게끔된 표면 배향이 (110)인 또 다른 예시적인 실시예에 따른 기판(250)을 개략적으로 도시한다. 결과적으로, 제 1 및 제 2 트랜지스터들(200, 230)이 90도의 각도 오프셋으로 배향될 수 있으며, 이는 45도 등과 같은 다른 각도 오프셋에 비하여 더욱 효율적인 회로 레이아웃이 되게 할 수 있다. 예를 들어, 제 1 트랜지스터(200)가, 예를 들어 도 1a-1g를 참조로하여 설명된 것과 같은 스트레스를 발생시키는 메커니즘(stress-inducing mechanism)을 포함하는 N-채널 트랜지스터를 나타낼 때, 인장 스트레스 성분은 결정 방향<110>을 따라 실질적으로 배향되는 반면, 각각의 압축 스트레스는 방향<100>을 따라 배향될 수 있다. 이 경우에, 회로 레이아웃이 보다 효율적이게 되는 이점이 있으나 전자 이동도 향상은 덜 효율적이게 된다. 그러나, 여기서도 전자 이동도의 전체적인 향상은 종래의 기법들에 비해서는 여전히 상당히 크다. 유사하게, 트랜지스터들(230)이 N-채널 트랜지스터들을 나타낼 때, 예를 들어 식 2에서 설명한 바와 같이, 결정 배향<110>에 따른 결과적인 압축 스트레스는 전체적인 이동도 증가에 효과적으로 기여할 수 있다. 결과적으로, 표면 배향(110)을 구비한 기판(250)을 사용하는 것은 채널 길이 방향에 대해 적합한 결정 배향을 선택하는 데 있어서 높은 유연성을 제공하며, 여기서 다른 트랜지스터 유형들은 동일한 방향 또는 다른 방향으로 적합하게 배향될 수 있으며, 방향(<100>, <110>)의 각도 오프셋(angular offset)은 각각의 회로 레이아웃들의 복잡도가 줄어들게 할 수 있다. 또한, 이러한 경우들에서, 과도한 디자인 복잡성 없이 복수의 다른 배향 조합들이 사용가능하기 때문에, 앞서 설명된 바와같이, 예를 들어 도 2a-2b의 그룹들(200, 230)중 하나에, 특정 트랜지스터 소자들이 각각의 N-채널 트랜지스터들과 함께 스트레인된 실리콘/게르마늄 물질로 제공될 때, 고도의 유연성이 얻어질 수 있다.
결론적으로, 본 발명은 실리콘-기반의 반도체 물질의 결정 특성들에 대해 채널 길이 방향을 적합하게 선택함으로써 N-채널 트랜지스터 내의 전자 이동도를 향상시키기 위한 N-채널 트랜지스터들의 형성을 위한 발전된 기법을 제공한다. 2-차원의 스트레인 특성을 고려함으로써, 각각의 압전기 계수들이 각각의 스트레인을 발생시키는 소스를 바탕으로 N-채널 트랜지스터에 대해 적합한 배향을 결정하는데에 사용될 수 있다. 예시적인 실시예들에서, 스트레인을 발생시키는 소스는 에피텍셜 성장 기법, 주입 기법등에 의해 형성된 스트레인된 실리콘/카본 물질일 수 있으며, 채널 길이 방향은 채널 영역 내의 인장 및 압축 스트레인의 결합된 효과를 더 효과적으로 증가시키기 위하여 배향된다. 그러므로, N형 트랜지스터들이 결정 배향<110>을 따라 배향된 종래의 기법들과는 대조적으로, 배향<100>을 사용함으로써 종래의 구성과 비교하여 약 4배 또는 그 이상의 전자 이동도가 향상되어 현저한 증가가 달성될 수 있다.
앞서 개시된 특정한 실시예들은 단지 예시적인 것으로, 본 발명은 본 명세서에 개시된 내용의 이점을 갖는 해당 기술분야의 당업자들에게는 자명한, 상이하지만 등가적인 방식으로 수정 및 실행될 수 있다. 예를 들면, 앞서 설명된 공정 단계들은 다른 순서로 실행될 수도 있다. 또한, 하기의 특허청구범위에 기술된 바를 제외하면, 여기에 도시한 구성 혹은 디자인의 세부사항에 어떠한 제한도 없다. 따라서, 상기 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며, 그러한 모든 변형예들은 본 발명의 범위 및 정신 내에 있다고 고려된다. 따라서, 본 명세서에서 보호받고자 하는 사항은 하기의 특허청구범위에 서술된 바와 같다.

Claims (17)

  1. 반도체 디바이스로서,
    제 1 채널 길이 방향을 정의하는 제 1 채널 영역을 구비한 제 1 트랜지스터와, 상기 제 1 채널 영역은 상기 제 1 채널 길이 방향을 따라 배향된(oriented) 인장 스트레인 성분(tensil strain component)을 가진 결정질 실리콘을 포함하고, 상기 제 1 채널 길이 방향은 결정 방향 <100>을 따라 배향되며; 그리고
    상기 제 1 채널 길이 방향에 대해 상이한 배향을 가진 제2 채널 길이 방향을 정의하는 제2 채널 영역을 구비한 제2 트랜지스터를 포함하고, 상기 제2 채널 영역은 상기 제2 트랜지스터의 채널 길이 방향을 따라 결정 배향 <110>을 가진 실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1 항에 있어서,
    상기 제1 채널 영역 내의 상기 실리콘 물질은 제1 채널 폭 방향을 따라 작용하는 압축 스트레인을 더 나타내는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 반도체 디바이스는 상기 제 1 채널 영역에 인접하여 형성된 드레인 및 소스 영역들을 더 포함하며, 상기 드레인 및 소스 영역들은 스트레인된(strained) 반도체 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 스트레인된 반도체 물질은 실리콘/카본 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 스트레인된 실리콘/카본 물질의 카본 농도는 1.5 이상의 원자 퍼센트인 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제2 채널 영역은 상기 제2 채널 길이 방향을 따라 압축 스트레인을 가지는 스트레인된 실리콘 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 반도체 디바이스는 상기 제1 트랜지스터 위에 형성된 제1 스트레스된 유전체 층을 더 포함하며, 상기 제1 스트레인된 유전체층은 인장 스트레스를 가지는 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 결정질 실리콘 물질은 (110) 표면 평면(surface plane)을 가지는 것을 특징으로 하는 반도체 디바이스.
  9. 채널 영역 내의 적어도 두개의 선형적으로 독립적인 스트레인 성분들에 근거하여, 특정한 표면 배향을 가진 실리콘 기반 반도체 층 내에 형성될 n-채널 트랜지스터에 대해, 인장 스트레인을 가진 채널 영역의 채널 길이 방향의 제1 배향 <100>을 선택하는 단계와;
    상기 채널 영역을 정의하기 위하여 상기 제1 트랜지스터의 드레인 및 소스 영역들을 형성하는 단계와, 상기 채널 길이 방향은 상기 제1 배향을 따라 배향되며;
    상기 채널 길이 방향을 따라 상기 채널 영역 내에 인장 스트레인을 유발하는 단계와; 그리고
    제2 채널 영역을 가진 제2 트랜지스터를 제조하는 단계를 포함하며, 상기 제2 채널 영역은 <110> 배향으로 정렬되고, 상기 제2 채널 영역의 실리콘-기반 물질은 상기 제1 배향에 대하여 상기 채널 길이 방향을 따라 상이한 결정 배향을 정의하는 것을 특징으로 하는 방법.
  10. 제9 항에 있어서,
    상기 제1 배향을 선택하는 단계는, 상기 채널 길이 방향에서 최대 전자 이동도를 제공하는 상기 반도체 층의 결정 배향을 결정하는 단계와 상기 결정된 결정 배향을 상기 제1 배향으로서 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제9 항에 있어서,
    채널 폭 방향을 따라 압축 스트레인을 유발하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제9 항에 있어서,
    상기 인장 스트레인은 적어도 상기 드레인 및 소스 영역들의 일부분에 스트레인된 실리콘/카본 물질을 형성함으로써 유발되는 것을 특징으로 하는 방법.
  13. 제10 항에 있어서,
    상기 스트레인된 실리콘/카본 물질은 선택적 에피텍셜 성장 기법에 의해 형성되는 것을 특징으로 하는 방법.
  14. 제10 항에 있어서,
    상기 스트레인된 실리콘/카본 물질은 카본을 상기 반도체층 내에 주입함으로써 형성되는 것을 특징으로 하는 방법.
  15. 제14 항에 있어서,
    상기 카본을 주입하는 것은, 상기 반도체층 내에 적어도 1.5 원자 퍼센트의 국부적 카본 농도를 얻도록 수행되는 것을 특징으로 하는 방법.
  16. 제14 항에 있어서,
    상기 카본을 주입하기 전에 상기 반도체층의 일부분을 비정질화하는 단계 및 비정질화된 상기 반도체 층의 일부분 내에 상기 카본을 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제9 항에 있어서,
    상기 특정 표면 배향은 (110) 표면 평면(surface plane)을 포함하는 것을 특징으로 하는 방법.
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