CN101432882B - 具有具拉伸应变且沿着具增加的载流子迁移率的晶体学定向的沟道的晶体管 - Google Patents

具有具拉伸应变且沿着具增加的载流子迁移率的晶体学定向的沟道的晶体管 Download PDF

Info

Publication number
CN101432882B
CN101432882B CN2007800148647A CN200780014864A CN101432882B CN 101432882 B CN101432882 B CN 101432882B CN 2007800148647 A CN2007800148647 A CN 2007800148647A CN 200780014864 A CN200780014864 A CN 200780014864A CN 101432882 B CN101432882 B CN 101432882B
Authority
CN
China
Prior art keywords
transistor
orientation
channel
channel region
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007800148647A
Other languages
English (en)
Other versions
CN101432882A (zh
Inventor
A·魏
I·佩多斯
T·卡姆勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Innovation Core Making Co ltd
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority claimed from PCT/US2007/007843 external-priority patent/WO2007130240A1/en
Publication of CN101432882A publication Critical patent/CN101432882A/zh
Application granted granted Critical
Publication of CN101432882B publication Critical patent/CN101432882B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

通过适当地相对于硅层(102)之结晶特性(crystallographiccharacteristic)而定向沟道长度方向，应变硅/碳材料(109)之应力引发效果在与传统的技术相比较可有明显的增进。在一个例示实施例中，该沟道(103)可沿着<100>方向予以定向以用于(100)表面定向，因此提供了大约1/4的电子迁移率的增加。

Description

具有具拉伸应变且沿着具增加的载流子迁移率的晶体学定向的沟道的晶体管
技术领域
一般而言，本发明系关于集成电路的形成，且更详言之，系关于通过在漏极及源极区使用应变引发源(诸如嵌入式应变层)而具有应变沟道区的晶体管的形成，以增进在金氧半导体(MOS)晶体管的沟道区中之载流子迁移率。
背景技术
集成电路的制造需要依据特定的电路布局而在给定的芯片区域上形成大量的电路组件。一般而言，许多的处理技术现正实施中，其中，对于复杂的电路，诸如是微处理器储存芯片以及其相似物品，鉴于互补金氧半导体(CMOS)之操作速度及/或功率消耗及/或成本效益之优越的特性，CMOS技术是目前最有前景的方法之一。在使用CMOS技术来制造复杂集成电路时，数百万个晶体管，亦即N沟道晶体管以及P沟道晶体管，是形成在包括结晶半导体层的基板上。一个MOS晶体，不论其是否为N沟道晶体管或是P沟道晶体管，包括了所谓的PN接面，该PN接面是通过高浓度掺杂的漏极及源极区，并具有位在漏极区及源极区之间的相反掺杂沟道区的接口而形成。
沟道区的导电率，即是导电沟道的驱动电流能力，是由形成在靠近于沟道区以及由薄的绝缘层于该处予以分离的栅极电极加以控制的。因为施加适切的电压到该栅极电极而在导电沟道形成时，该沟道区的导电率依于掺杂物的浓度、大多数载流子的迁移率，以及在晶体管宽度方向且在该沟道区的给定范围内，依于源极以及漏极区之间的距离(一般亦称之为沟道长度)而定。因此，结合了对栅极电极施加控制电压，在绝缘层下方迅速建立导电沟道的能力，该沟道区的整体导电率实质上决定了MOS晶体管的性能。因此，沟道长度的减少，以及其相伴随之沟道电阻率的减少造成了成为用以达成增加集成电路操作速度之沟道长度之主要的设计标准。
然而，晶体管尺寸的持续缩小，包括了许多伴随而来的问题，譬如对沟道减少的可控制性，其也称之为短沟道效应等，亦必须要加以阐述，以免不当地抵销了通过持续地减少MOS晶体管沟道长度所得到的优点。由于持续在临界尺寸(亦即晶体管的栅极长度)上的尺寸缩小，因此必须要去适应以及高度复杂制程技术的可能新研发，例如，对短沟道效应的补偿，其亦建议经由在沟道区内给定的沟道长度中通过增加载流子迁移率，而亦加强晶体管组件的沟道导电率，因此提供了达成性能改良的潜力，该性能改良可与未来先进技术节点相比较，且又避开或至少延缓因为器件尺寸变化所引发之许多问题。
增加载流子迁移率的一种有效的机制是在沟道区内对晶格结构作的改变，例如是通过在沟道区的附近制造拉伸或是压缩应力，以便在沟道区内产生相对应的应变，如此则会分别对电子以及电洞造成改良的迁移率。例如，在沟道区内的压缩应变或可增加电洞的迁移率，由此提供强化P型晶体管性能的潜力。在另一方面，在N型晶体管之沟道区内拉伸应变的产生或可增加电子的迁移率。将应力或是应变工程引入集成电路制造对于其它器件的形成而言是一种极为有效的途径，由于，例如，应变硅可能会被视为是一种“新”型的半导体材料，其使得在不需要昂贵的半导体材料下制造快速、强大的半导体器件成为可能，而仍然可以使用着许多建立完备的制造技术。
因此，在某些方法中，PMOS晶体管的电洞迁移率则是通过在晶体管的漏极和源极区内形成应变硅/锗层而获得强化，其中该压缩的应变漏极以及源极区在邻近的硅沟道区形成应变。就此点而言，PMOS晶体管之漏极和源极延伸区是在离子注入的基础下而形成。此后，个别的侧壁间隔件当需要时则是形成在栅极电极处，来供后续制造阶段中界定深漏极以及源极接面和金属硅化物。在形成深漏极以及源极接面之前，这些区域均依据侧壁间隔件而选择性地予以凹入，而该NMOS晶体管则是予以覆罩。其后，一种在原处之高度掺杂硅/锗层则是通过外延生长技术而选择性地形成在PMOS晶体管之内。由于硅/锗之自然晶格间隙大于硅的自然晶格间隙，因此外延生长的硅/锗层，采用硅的晶格间隙，是在压缩应变下而成长，其有效地转换到沟道区，因此压缩应变在其内的硅。这种整合的情况造成了P沟道晶体管的显著性能增强。因此，通过使用与硅相比较具有较小晶格间隙的硅/碳材料，一种类似的概念亦已引入N沟道晶体管。然而，所得到效能的增强并不如预期的好。由于进一步之减少器件尺寸也许涉及对抗短沟道效应之进一步之效能减少机制，譬如增加在沟道区内之掺杂程度、在栅极绝缘层中之高k介电质等，然而，对于通过使用譬如应变硅/碳材料等之应变引发机制来有效地增加对于N沟道晶体管之载流子迁移率以提供有效的技术来补偿或是过度补偿此类迁移率降低的方式，是相当重要的。
本发明是针对可解决或至少降低前述某些或是全部问题之不同的方法和系统。
发明内容
以下所呈现的是本发明的一个简化的概述，以提供对本发明态样的一些基本认知。此一概述并不是本发明的一份详尽综览。其并不是要辨认本发明之主要或是关键的组件，或是描绘出本发明的范畴。其唯一的目的即在于对于后文中所加以描述的详细说明提出一份作为前序的简要形式的概念。
一般而言，本发明是针对一种可有效提供增进载流子迁移率的技术，其通过对于应变引发机制将鉴于载流子迁移率特性的硅基半导体材料的结晶差异纳入考虑。在例示实施例中，某些应力源(诸如应变硅/碳材料)可于个别沟道区中沿着沟道长度方向提供实质上拉伸应变，而大量的压缩应变可在晶体管宽度方向产生，如此可过度地降低具有传统晶体学定向的沟道区的N沟道晶体管之效能增益(performance gain)。通过适当地评估应变引发机制以及结晶特性，该沟道区可适当地予以定向，以便获致更为明显的迁移率增加。在一个例示实施例中，此技术可有效地适用在N沟道场效晶体管之漏极和源极区内的嵌入式硅/碳区，其中，相对于基底硅材料之晶体学定向所作之沟道定向的对应调整可提供由沿着晶体管长度方向的拉伸应变所导致的及由作用在宽度方向的个别压缩应变所导致的迁移率增加。因此，复数种用于在邻近于N沟道晶体管之沟道区形成嵌入式硅/碳区域的有效技术可在关于其对增加电子迁移率的效果予以有效地“放大”。
根据本发明的一个例示实施例，一种半导体器件包括具有界定第一沟道长度方向的第一沟道区的第一晶体管，其中，该沟道区包括具有沿着该第一沟道长度方向的拉伸应变分量的结晶硅材料。此外，该第一沟道长度方向实质上沿着晶体学<100>方向而定向。
根据本发明的另一例示实施例，一种方法包括选择沟道区之沟道长度方向的第一定向，该沟道区具有用于将形成在硅基半导体层中的N沟道晶体管的拉伸应变，其中，该半导体层具有特定的表面定向，且其中，该第一定向是基于在该沟道区中之至少两种线性独立的应变分量来加以选定的。该方法复包括形成该第一晶体管的漏极及源极区，以界定该沟道区，其中，该沟道长度方向实质上沿着该第一定向而定向的。此外，拉伸应变是在沟道区中沿着该第一沟道长度方向而予以引发的。
根据本发明之再一例示实施例，一种方法包括在靠近晶体管之沟道区处形成应变硅/碳材料，其中，该沟道区界定实质上沿着硅基层之<100>晶体学定向的长度方向。
附图说明
从下列详细说明配合所附图式将了解到本发明，其中相似的参考数字代表着相似的组件，其中：
图1a示意地显示依照本发明之例示实施例N沟道晶体管的透视图，该晶体管包括内嵌在靠近于具有沟道长度方向的沟道区内之漏极以及源极区之应变硅/碳材料，该沟道长度方向系沿着特定的晶体学方向定向；
图1b示意地显示图1a之器件的顶视图，因此展现了在该沟道区内发生之单轴拉伸应变以及单轴压缩应变；
图1c至图1g示意地显示N沟道晶体管在供应个别的应变引发源时的剖视图，其中，该沟道长度方向是和本发明之例示实施例所选定的特定晶体学方向一致；以及
图2a至图2b示意地显示硅基基板的平面图，该基板具有形成在其上之晶体管器件，其沟道长度方向是和本发明之例示实施例者一致。
虽然本明易受到不同的修改和替换形式，但是特定的实施例己通过图标范例来加以显示，并于上文中加以详细说明。然而，吾人应了解到，对特定实施例所作的说明并非要限制本发明于所揭露的特定形态，相反地，其系在于涵括所有的修改、均等物和落入由所附申请专利范围所界定之精神以及范畴内的替代物。
具体实施方式
下文中将详细说明本发明之范例实施例。为了清晰起见，在此说明书中，并不是所有的实际实施特征均会予以详实的说明。应了解的是，在任何此等实际实施例发展时，必须作出许多特定实施的决定，以达成发展者特定的目的，诸如是和系统相关以及商业相关的限制，其与其它的实施例大不相同。此外，吾人应了解到这类的努力或许相当的复杂以及耗时，但是对于那些在本领域具有通常知识者而言在具有本文揭露的益处后，亦是显得相当的平凡无奇了。
现将参照所附图式而详细说明本发明。不同的结构、系统以及器件是在图式中以示意方式描绘出，以仅作为解释的目的，并避免那些对于此行业具有通常知识者所熟知之细节造成本发明的混淆。纵然如此，所附的图式是在于描述以及解释本发明的范例。在此其中所使用的词和句子均应了解并解释成和那些在本行业中具有通常知识者所了解的词和句子相同。对于词或是句子没有不同的特殊定义(例如：不同于在本行业中具有通常知识者所了解的一般以及习惯上的定义)企图通过对那些词或句子一致的使用来加诸在其中。若是词或是句子欲有其特殊的意义，亦即不同于在熟悉此项技术者所了解的意义时，则此种特殊的定义将会以直接以及明确的方式在详细说明中提供对这些词或是句子的特殊定义。
一般而言，本发明系关于一种通过适切地选择沟道长度方向来和硅基半导体材料的结晶特性一致而可更有效地在N沟道晶体管内加强载流子迁移率的技术。如同前面所解释的，内嵌式硅/碳材料的形成由于已成功地运用在P沟道晶体管，故而依据类似的整合计划，其被视为是一种用以强化N沟道晶体管效能之有前景的技术，其中应变硅/碳材料或可内嵌到漏极以及源极区之内，由此可以在个别的沟道区内显著地增强电洞迁移率。然而，实际上，包括在漏极和源极区内之内嵌式硅/碳材料的习知N沟道晶体的效能或可能出现一种显著地少于预期，并或许在未来技术节点会有需要的效能增进。在不限制本发明于下列的说明下，吾人相信具有内嵌式硅/碳材料之传统N沟道晶体管在效能上获得较少有效的改善可归因于在对应沟道内之二维应变效果。具有少于结晶硅材料之自然晶格常数之内嵌式硅/碳材料是形成在硅模板上，因此接受了一定程度之双轴应变，亦即一种二维拉伸应变，该应变作用为对于邻近的沟道区之对应的应力源。结果，在沟道区内的硅材料或许会遭到应力，然而，其可导致沿着沟道长度方向的实质张力应变，但在另一方面而言，沿着沟道宽度方向则是引发出某一程度的压缩应变。结果则是载流子迁移率之整体修改，亦即在沟道区内电子的迁移率，可以视为是两种不同类型应变的重叠，其中，在传统的方法中，对于传统具有{100}表面定向的半导体层而言，该沟道典型地是朝向结晶<110>的晶格结构方向。然而，一种对应之N沟道晶体管的传统设计可显著地减少迁移率的增加，因为不同型态的应变或许会至少部分地在载子的迁移率上抵消彼此的效果，因此造成具有应变的内嵌式硅/碳区之传统晶体管组件所遭遇到的状况。
因此，根据本发明，该沟道长度方向的定向是基于一种应变引发机制之二维效果的考虑而予以选定，以便显著地减少对电子迁移率的负面的影响，或是甚至是提供晶体管组件的适当定向，以便获致不同应变分量之协同效果。
参看图1a至图1f和图2a至图2b，现将更详细的说明本发明之另一例示实施例，因此也会提供一种在沟道区内用以决定二维应变分布之有效的技术。
图1a示意地显示范例N沟道晶体管100的透视图，其可视为是一种典型的具有内嵌式硅/碳材料之晶体管组件，其亦可在当使用内嵌式应变硅/碳以强化晶体管100之驱动电流能力时，用以描述传统晶体管组件的任何不足。在例示实施例中之该器件100可包括一个适切的基板101，，其可代表一大块具有形成在其上部之实质结晶的硅基层102的硅基板，其中，应了解的是硅基半导体材料为一种具有诸如是大约50原子百分比或更多硅之大量硅的半导体，其中其它诸如是掺杂的种类以及类似对象之非硅材料亦可出现在该层102之内。在其它的例示实施例中，该基板101在和半导体层102结合时可代表着一种绝缘体上覆硅(SOI)结构，其中埋藏式绝缘层(未显示)亦可出现在基板101与半导体层102之间。
此外，器件100可包括栅极电极104，其在此制造阶段可包括有高度掺杂的多晶硅材料，该多晶硅材料可形成在包括二氧化硅、氮化硅、高k介电材料、上述各项之组合以及类似物之栅极绝层105上。例如，在先进的应用上，该栅极绝缘层105可由二氧化硅制成，该二氧化硅之厚度是1nm或是少于数nm，其全赖标示为104L之栅极电极的长度而定。例如，该栅极长度104L可以是100nm或少许多，例如对高度精密的器件而言可以是50nm或更少。典型地，该沟道长度104L的减少可需要栅极绝缘层105厚度之对应的减少，以便提供形成在半导体层102内，且在栅极绝缘层105之下之高度可控制性的沟道区103。然而对于沟道长度少于50nm而言，当由已建立完备之二氧化硅材料制成的栅极绝缘层105之减少可能即不再缩小其尺寸，以便提供所需之沟道可控制性。结果，诸如是增加沟道区103之掺杂及/或使用高k介电材料来作为栅极绝缘层105等之各种方法均建议用来作为对短沟道效应的反制措施，然而其亦可能会带给在沟道区103内载流子迁移率的负面冲击。为了此一原因以及上述所解释的原因，高度地需要额外地增加在沟道区103内之载流子的迁移率，其中提供应变硅/碳材料是最为有希望的方法。
该器件100依据制程策略尚可具有个别的侧壁间隔件结构106，其包括例如是二氧化硅、氮化硅以及类似之对象。此外，深漏极和源极区107，以及连接到该处的个别延伸区108均可界定在靠近于栅极电极104和沟道区103的半导体层102内。延伸区108和深漏极和源极107之垂直以及侧面掺杂分布均加以调适以和器件的需求一致，其中一般而言，该延伸区108可具有浅的位置以及适切的掺杂分布，因此亦可在减少短沟道效应上加以协助。再者，应变硅/碳材料109可形成在靠近于沟道区103的半导体层102之内，其中，在如图所示的实施例中，该材料109实质上是位在漏极和源极区107之内，而没有延伸到沟道区103之内，所以相对应的PN接面110实质上是形成在硅材料之内。在参考图1b下将会有更为详尽的说明，该沟道长度方向，亦即对应于沟道长度104L的方向，在图1a中亦指示为X方向，因为在该沟道区103内可由应变硅/碳材料109所产生之应变，所以是相关于半导体层102之结晶特性来加以选择的，以提供加强的载流子迁移率。在一个例示实施例中，该X方向实质上是朝向<100>晶体学方向，其中，在此实施例中，该半导体层102或可具有(100)的表面定向。对于这种的结晶层102之结构，在图1a中显示为Y方方之该沟道宽度方向亦对应着晶体学<100>方向。
如图1a所示之该半导体器件100可依据下列的制程来加以形成。在提供了可能有半导体层102形成于其上的基板101，或是在将该半导体层102依据外延生长技术而形成在基板101之后，包括晶体管100之个别集成电路的设计则可加以选定，以便对应于所需要的沟道区103的定向。也就是说，在真正进行任何的制造程序之前，该层102的结晶特性可相对于沿着X方向产生之拉伸应变和通过考虑对应的应变引发机制之二维效果来加以决定。
对应的图1b示意地显示了对应设计或是该器件100的实际平面图，其中，所显示的状况是当应变的硅/碳材料109作用在沟道区103时。如图所示，内嵌式硅/碳材料109可在该沟道区103内产生长轴方向的拉伸应力，其在图1b则显示为Sxx，亦即，在栅极电极104下方的区域。该对应之长轴方向的拉伸应力亦可是对应拉伸应变的来源，其可对在沟道区103内的载流子迁移率具有个别的效果。同一时间，该应变硅/碳材料109可产生横向的应力分量，亦即沿着该沟道宽度方向(亦即，Y方向)作用的应力分量Syy，其中，对应的应力分量是可压缩的。也就是说，由于沿着可作为应力交互作用之晶体管宽度方向的面积在和晶体管长度方向内可用的面积相比较下大的很多，因此实质上了解为双轴应变之对应应变区域109则沿着沟道区103的长度而作用的更为密集，以提供拉伸应力以及应变Sxx，因此亦沿着该沟道区103的宽度方向，并在该硅材料内产生个别的压缩应力。换句话说，区域109的自然压缩则会在沿着沟道长度上对该沟道103产生一种“拉力”(pulling)效果，以及在该沟道长度上，于横向方向上产生“收缩”的效果。结果，对应的拉伸分量Sxx以及压缩分量Syy均是在该沟道区103内形成的。根据个别的应力计算，Syy的数值大小是依赖着晶体管的宽度，并在许多情况，可由大约是0.3Sxx到1.3Sxx。对于电子迁移率之Sxx和Syy应力分量的合并效果可通过使用硅的压电系数(piezoelectric coefficient)来加以推估。例如，对于一个典型的传统设计之MOSFET晶体管而言，即对于一个形成在具有(100)表面定向的硅层的MOSFET晶体管，该器件典型地是朝向晶体学方向<110>来加以定向。对于这种传统的定向，个别的压电系数可产生：
&dtri; &mu; / &mu; = 0.31 Sxx + 0.18 Syy - - - ( 1 )
其中，当个别的应力分量是以单位Gpa来表示时，即获得了电子迁移率之相对修改来作为上述特定的系数。由上述的方程式1，很明显地该长轴方向的拉伸(正向)应力分量Sxx在该沟道区103内以因子0.31加强了电子迁移率。然而，该横向压缩(负向)应力分量Syy则有系数0.18，并且因为负符号，该应力分量Syy降低了电子迁移率。结果，在传统的配置里，对于电子迁移率的合并应力效果对于某些器件结构而言是明显的加以，或是可加以补偿，也就是说，对于减少的晶体管宽度而言，其甚至可以是负的。结果则是基于对硅/碳之已建立之选择性的外延生长技术，在外延生长硅材料内提供相当低的碳掺杂，则或可得到相当微量效能增进，或是可获得一种减少驱动电流能力。根据本发明，基于压电系数和二维应力计算的相同分析显示了：若是层102有在其表面(100)的晶体学方向，并该晶体管沟道长度是沿着晶体学方向[100]而朝向该层102，则长轴应力分量Sxx和压缩应力分量Syy在电子迁移率上或可有着下列的效果：
&dtri; &mu; / &mu; = 1.02 Sxx - 0.53 Syy - - - ( 2 )
也就是说，当横向压缩，也就是负向的应力分量Syy是关联于负系数0.53时，则关于拉伸应力分量之电子迁移率的相对增加
Figure G2007800148647D0009101630QIETU
可关联于系数1.02。因此，两者应力分量Sxx和Syy均可正向的贡献迁移率的增加，以致于明显地提升了整体的效能，而不论关乎晶体管长度以及晶体管宽度的晶体管配置。
再次参看图1a，基于上述的考虑，具有半导体层102形成于其上之该基板101在制造程序中应予以适当的定位，以便获致提供电子迁移率所需增强的沟道区103的方位。例如，在上述特定的情况中，该沟道长度方向X的方位可以选择，以对沟道区103获得最大的电子迁移率增加。然而吾人亦应了解的是，其它的X方位可和结晶特性相关来加以选择，其全赖其它电路组件之所需，诸如是P沟道晶体管和相似之对象。例如，个别的二维应变计算可针对许多不同的方位加以实施，以便对任何欲形成在上述基板101上的晶体管获得所需之迁移率增加方位，而不需要实质上对不同的晶体管态样要求不同的方位。在其它的例示实施例中，所有或至少是为该器件100态样之绝大部分的晶体管的X方位可基于前述的二维计算来加以选择，而其它的晶体管组件则可朝向不同的方向。
其次，基于已建立完备的光学微影术、蚀刻、沉积以及平面化技术可执行对应的制造程序，以在半导体层102内依诸如是沟槽隔离以及相类似之对象的相对应隔离结构(未显示)来界定出个别的硅基区。此后，则可执行相对应的注入程序，以便可在分别界定的硅区基于建立完备的技术来提供所需要的掺杂浓度。例如，可执行个别的临界电压注入程序以及相类似的程序。其次，用于栅极绝缘层105以与门极电极104之适切的材料则可通过氧化及/或沉积来加以形成，并且亦可在后续的制程中基于先进的光学微影术以及蚀刻技术来加以图案化，其中，为了在后续的阶段里形成应变硅/碳材料109，对应的覆盖层亦可供应在栅极电极104之上。依据制程策略，可形成适切的间隔件结构(未显示)，以覆盖栅极电极104，并且可执行分别的蚀刻程序，以便在层102内形成适当形状的凹槽，其可在日后以应变硅/碳材料109基于选择性的外延生长技术来予以填满。应了解的是当形成材料109时，可接着执行复数种不同的制程策略，其中材料109的尺寸以及形状，连同由沟道区103及其类似之对象的补偿，对于对应地选择以及控制个别制造程序，可代表个别的器件参数。
例如，在所示的实施例中，该硅/碳材料109对于沟道区103具有适度的高补偿，因此可将硅/碳材料109完全的定位在漏极和源极区107内，而在其它的实施例中，该材料109可定位在靠近于沟道103的附近，以强化应力传递机制。尚应了解的是在其它器件区内之前、之后或间歇地可执行个别的制程系列，以分别地形成长成的硅/锗材料，以便强化P沟道晶体管的效能。此外，在某些示范性的实施例中，用以形成材料109之选择性的外延生长制程可设计成用以提供在原处的掺杂材料，因此提供了用以形成区108和107之减少注入制程的可能性，以便在应变材料109内减少注入引发伤害。例如，延伸区108可在材料109选择性的生长之前形成。在材料109之选择性的外延生长之后，可执行对应设计的退火程序，以将掺杂物由硅/碳材料109处扩散到层102里面，以便形成深漏极和源极区107。在其它示范性的实施例中，深漏极和源极区107，连同着延伸区108，可基于注入制程而形成，该注入制程可在材料109形成后再执行，或在材料109选择性的生长之前来执行。为此，该间隔件结构106在形成时可具有适当的尺寸，以便作为一种有效的注入罩，例如是基于建立完备之注入技术的深漏极和源极区107的形成。此后，器件100之其它的程序可通过，例如，在栅极电极104及漏极和源极区107内基于间隔件结构106，根据任何适切的硅化作用技术来形成金属硅化物区而得以继续，在这段时期，适切的耐火金属，诸如是镍、白金、钻或其组合物可转变成为一种高度导电性的的金属硅化物。
结果，在该器件100完成之后，该沟道区103会遭受到在X方向上的拉伸应变，其可朝向结晶的方向，以致产生显著的电子迁移率增加，而在另一方面，沿着Y方向的个别的压缩应力不会显著地减少电子的迁移率，甚而会显著地强化迁移率，其就好比是在方程式2所作的解释一般。
图1c示意地描述根据其它示范性实施例的晶体管100，其中应变硅/碳材料是定位在相当靠近于沟道区103，因此可更有效地在沟道区103内产生拉伸以及压缩应变。在如图1c所示之制造阶段中，晶体管100可包括覆盖层112，例如含有氮化硅，其是形成在栅极电极104的上方。此外，侧壁间隔件113，例如包含氮化硅或其它适合的材料，可形成在栅极电极104的侧壁，其中，在需要时，诸如是二氧化硅衬里(liner)之适切的衬里111形成在栅极电极104和间隔件113之间。间隔件113的宽度，标示为113W，依据器件特定的需求来加以选定，以便将应变硅/碳材料定位在更近于沟道区103。为了此一目的，该晶体管100可在适切设计选择的蚀刻制程中予以暴露出来，在此时期，该覆盖层112以及间隔件113能够可靠地保护着栅极电极104，而在其它的器件区中，当个别的凹处蚀刻程序在这些器件区中不需要时，则可提供适切的覆盖层。此外，对应蚀刻制程之非结晶性的程度可依器件需求而加以选择，其中，对于大约是5nm或更小之适度短的间隔件宽度113W，蚀刻制程之实质非结晶性的特征可予以选择，以便避免在栅极绝缘层105的附近造成过度蚀刻损害。在一些示范性的实施例中，于选择性的蚀刻程序之前，该延伸区108可基于适切设计的补偿间隔件(未显示)或甚至是基于该间隔件113而早已形成。其次，可执行选择性的取向附生的生长程序114，以便生长材料109，其中，如同之前所解释者，材料109可具有高掺杂浓度，或着，若在深漏极以及源极区是基于注入制程而形成时，其可作为一种实质内在的硅/碳材料。
图1d示意地以更进一步的先进制造阶段来说明图1c的器件100，其中形成了深漏极和源极区107，连同着延伸区108和侧壁间隔件结构106，其中，在所示的实施例中，该深漏极和源极区107可基于在材料109内之高掺杂浓度而以扩散形成，因此避免了，或至少是显著地减少在材料109内的注入引发伤害。此外，个别的金属硅化物区115可基于间隔件106而在材料109以与门极电极104内形成。因此，标示为109A之应变硅/碳材料可位于靠近沟道区103的附近，因此可提供高应力传递机制。此外，当延伸区108在选择性的外延生长制程114之前即已形成，并且该深漏极以及源极区107亦可基于扩散而形成时，材料区109A可具有明显减少的缺陷率，因此在其内部维持了高度的拉伸应变。因此，任何可由金属硅化物区115所造成的应变解除在整体应力引发机制上具有较不明显的效果。所以，如在图1d中所示的晶体管100包括了高度有效的应变引发机制，其中该沟道长度，亦即X方向，可延沿着晶体学方向来定向，以在区域103内对电子迁移率提供高度正向效果。在如图所示的实施例中，X方向可朝向<100>的方向，其中，对于层102的(100)表面定向，该沟道宽度亦是朝向<100>的方向，因此提供了如同在参考方程式2所描述之高度有效之迁移率增加机制。
图1e示意地解释着根据再一示范性实施例的电昌体100，其中，提供了另种形成应变硅/碳材料109的制程策略。在此实施例中，该晶体管100可包括深漏极和源极区107以及延伸区108，而在另一实施例中，这些区域仍然要基于适当的注入技术来形成。此外，在一个范例性的实施例中，器件100或会经历适当退火程序，如此在区域108和107的掺杂物则或许会扩散到在层102内的预定位置，以便界定出具有适当掺杂分布的PN接面。同理，在其它器件区的晶体管组件，譬如是P沟道晶体管等，或是任何其它的晶体管，在和如图1e所示的配置比较下是处在相当先进的制造阶段。在此阶段，可执行适当的制程次序116以便将所需程度之碳浓度通过注入方式来并入到漏极和源极区107。在一个示范性的实施例中，该制程次序116可包括非结晶化注入(amorphization implantation)(例如基于硅)，以便在漏极和源极区107内提供实质上为非结晶化部分，其中，关于栅极电极104之个别非结晶性的部分所需要的补偿可基于适当设计的衬里材料117来建立，例如包括了二氧化硅。例如，衬里117可结合诸如间隔件106之适当的间隔件结构基于可通过离子注入已形成深漏极和源极区107而一起形成。此后，对应的间隔件则予以移除，例如基于高度选择性的湿或干化学蚀刻制程，且可执行对应的非结晶性注入。若是并不需要其它器件面积之对应的非结晶性，则对应的注入罩，譬如光阻罩，可轻易地基于已建立完备的技术而加以形成。
其次，可执行适切架构好的注入制程，以将所需要的碳原子浓度加入到实质上为非结晶的部分，其中，例如，大约是5×1015至5×1016离子/公分2(ion/cm2)注入剂量对于合并浓度为1.5至4.0原子百分比碳可以是适当的。在注入之后，包含着普通高碳浓度之实质上为非结晶的部分可基于先进的退火技术，其可包括基于雷射(laser-based)或是基于快闪(flash-based)之退火方法，而再次的结晶。在基于快闪或基于雷射的退火程序中，脉冲的辐射可导向到该器件100上，因此沉积了足够的能量来起动再结晶，并有效激化碳原子，同时实质上抑制了或是避免了延伸区108之掺杂物种类、以及深漏极和源极区107、还有其它器件的掺杂物的向外扩散，因此实质上维持了PN接面的掺杂分布。此外，额外的退火程序可强化在晶体管100内的漏极和源极区107和延伸区108，还有在其它装区内的其它晶体管组件的激化，其可能尚未接受碳注入。
图1f示意地显示了晶体管100在更先进的制造阶段，其中该金属硅化物区115系根据另一间隔件组件118而形成在区109和栅极电极104之内，该间隔件组件118可形成在衬里117上或是在移除了衬里117后，根据任何适当的材料而形成。例如，间隔件118或可由具有减少介电常数的材料所制成，因此减少了寄生电容。结果是在图1f中所示的器件100在靠近沟道区103处可包括应变硅/碳材料109，其中，如同先前所解释者，该金属硅化物区115或许不会在材料109内产生过度的应变松弛。尤有甚者，由于材料109可以高度空间选择性的方式，在整个制程顺序内于许多不同的点来形成，因此基于离子注入而不是选择性的外延生长制程所形成的材料109提供了高度的弹性以及和传统的CMOS技术间的兼容性。例如，制程116在结合基于外延生长硅/锗材料而形成P沟道晶体管时提供了高度的弹性，这是因为制程116可在晶体管制造程序的最后阶段来执行，而不会影响到P沟道晶体管的效能或是制造流程。更明确地说，通过提供额外的退火程序且仅有少量的扩散，并通过提供个别具有减少的相关介电常数(permitivity)的间隔件118，可在P沟道器件或是未接收应变硅/碳材料之其它组件内完成一种更加强化了的晶体管效能。有关于在沟道区103内电子迁移率强化适用于前述的基准。
图1g示意地解释了根据另一例示实施例的晶体管100。在这些实施例中，该晶体管100可具有或是不具有该应变硅/碳材料109，且可额外地或是替换地具有形成在其上的应力覆盖层119，其则譬如是一种接触蚀刻终止层，该终止层可具有内含高本质拉伸应力的氮化硅。在如图1g所示的实施例中，该晶体管100可能不会有形成在其内部的材料109，其中，或许和间隔件106合并之该层119可作用为类似于应变材料109的应力源。例如，在层119内的双轴应力或可传递对应应力到区115，并因此进入漏极和源极区107，其同时亦可透过该间隔件106而作用在该沟道区103。结果，该对应的应力亦可在沟道区103的长度方向提供实质上拉伸分量，而同时在沟道宽度方向，亦即Y方向，造成对应的压缩分量。虽然这些对应分量在和透过适当选取该沟道长度方向的定向，例如对(100)的表面定向的<100>晶体学方向的应变材料109之更为直接的作用相比较下显得较少，但是在和传统应力覆盖层相比较下，可得到显著的改良。因此，可获得明显的电子迁移率增加，而不会需要应变硅/碳材料的形成。此外，在和应变材料109结合时，应力覆盖层119提供了更为增加的机制。
如前面说明，该沟道长度方向可依二维应变计算来选取，其中该晶体管，诸如是P沟道晶体管和N沟道晶体管则可加以定向，以便在N沟道晶体管内获得如前所述之所需要的电子迁移率。在其它的实施例中，仅有小部分的个别N沟道晶体管可相关于特定的晶体学方向来加以定向，同时，其它的晶体管组件可不同地加以定位，以便可不明显地减少或是甚至强化(然而较不显著地)强化其效能。因此，设计基于考虑下的电路布局或可恰当地调适个别应力源的二维应变特征，其可包括沿着沟道长度方向的拉伸应变以及沿着沟道宽度方向的压缩应变。
图2a示意地显示具有形成在其上之个别的硅基层202的基板250，该硅基层202可具有表面定向(100)。相反于传统的技术，该基板250的备制是可让对应的缺口251表示着<100>晶体学方向，而不是<110>方向，因此可适用于传统的电路设计以及制程技术，其中晶体管组件之对应的沟道区是沿着<100>方向而自动地定向。结果，或可实质上得到在N沟道晶体管内电子迁移率个别的增加，而不需对现存的电路布局以及制造程序作出任何的修正。在其它的例示实施例中，具有类似于参照图1a至图1g中所描述之结构的第一晶体管组件200或许具有如图2a中指示之个别沟道长度方向的定向，而其它的晶体管230，例如是p沟道晶体管，或许会在不同的晶体学方向内朝向其个别的沟道长度方向，例如是沿着<110>的方向。在这种状况下，或许需要执行电路布局和特定制程之对应的重新设计。应了解到的是第一和第二晶体管200和230的各自导向仅是作为范例而已，而其它沟道长度方向的个别导向、提供增强的电子迁移率可如前所述之依据二维应变考量来加以选定。
图2b示意地显示根据另一个例示实施例的基板250，其中该面导向是(110)，以致于对应的晶体学方向<110>和<100>有90度的角度补偿。结果，第一和第二晶体管200和230可具有90度的角度补偿的定向，其在和其它诸如45度等之角度补偿相比较可形成更有效的电路布局。例如，当第一晶体管200代表着含有如同在参考图1a至图1g所描述例子之应力引发机制之N沟道晶体管时，拉伸应力分量实质上是沿着<100>晶体学方向而导向，而个别的压缩应力可沿着<100>方向导向。在这种状况下，可达成电子迁移率之较无效率的增强来作为完成较为有效的电路布局，然而，其中电子迁移率之整体的强化在和传统的方法来比仍然是显著地提升了。同样状况，当晶体管230代表着N沟道晶体管时，对应所产生沿着<110>晶体学方向的压缩应力可有效地贡献于整体迁移率的增加，其则如在方程式2所描述例子之一般。结果，使用含有表面导向(100)之基板250在沟道长度方向上选择适切的晶体学方向提供了高度的弹性，其中其它晶体管型态亦可恰当地朝向相同方向或是不同方向来予以定向，其中对于方向<110>和<100>的补偿可提供较不复杂的电路布局。此外，在这些状况中，当特定晶体管组件有着应变硅/碳材料时，可达成高度的弹性，例如在图2a至图2b中群组200、230中之一，如前所述之和个别的N沟道晶体管合并下，由于复数个不同导向的合并在不需要额外设计的复杂性下是可能的。
因此，本发明提供了一种用以形成N沟道晶体管之改良的技术，以便通过适当地选择和硅基半导体材料之结晶特性有关之沟道长度方向来强化其内部之电子迁移率。藉考虑二维应变行为，可使用个别的压电系数，并基于个别的应变引发源来决定适当的N沟道晶体管的导向。在范例实施例中，该应变引发源可以是一种以外延生长技术、注入技术等而形成的应变硅/碳材料，其中，该沟道长度方向是在沟道区内朝向更有效增进拉伸和压缩应变的合并效果。因此，不同于习用技术，其中N型晶体管的沟道是朝向<110>晶体学方向，通过使用<100>方向而可达成显著的增进，该<100>方向在和传统结构比较后，可视为是电子迁移率增强四分之一或是更大的因子。
上述特定实施例的揭露仅在于解释的目的，此是因为本发明可以使用对那些在本行业中具有通常知识者在看了本发明的教示后，而以不同但均等的方式来加以改良以及实施。例如，前述的实施步骤可以不同的顺序来加以实施。此外，关于在此所显示之结构或设计均没有任何限制的意图，除了在下列的申请专利范围之外。因此吾人可明白的是上述所揭露的特定实施例可予以修改或改良，而这类的变动均应视为是本发明的范畴以及精神之内。因此在此所寻求的保护就如同于下列所示的申请专利范围一般。

Claims (8)

1.一种半导体器件，包括：
第一晶体管(100、200)，具有界定第一沟道长度方向的第一沟道区(103)，该第一沟道区(103)包括具有沿着该第一沟道长度方向定向的拉伸应变分量的结晶硅材料，该第一沟道长度方向实质上沿着晶体学<100>方向而定向；以及
第二晶体管(230)，具有界定第二沟道长度方向的第二沟道区，该第二沟道长度方向相对于该第一沟道长度方向具有不同定向，且沿着非该晶体学<100>方向的第二晶体学方向而定向，其中，该第二沟道区包括具有沿着该第二沟道长度方向的压缩应变的应变硅材料。
2.如权利要求1所述的半导体器件(100)，其中，在该第一沟道区(103)中的该硅材料进一步展现沿着第一沟道宽度方向作用的压缩应变。
3.如权利要求1所述的半导体器件，进一步包括靠近于该第一沟道区(103)形成的漏极和源极区(107、108)，该漏极和源极区(107、108)包括应变半导体材料(109)。
4.如权利要求1所述的半导体器件，进一步包括形成在该第一晶体管(100、200)之上的第一应力介电层(119)，该第一应力介电层(119)具有拉伸应力。
5.如权利要求1所述的半导体器件，其中，该第二晶体学方向是<110>方向。
6.如权利要求5所述的半导体器件，其中，该第一和第二沟道长度方向具有90度的角度补偿。
7.如权利要求1所述的半导体器件，其中，该第二晶体管是P沟道晶体管。
8.如权利要求1所述的半导体器件，其中，该第二晶体管是N沟道晶体管。
CN2007800148647A 2006-04-28 2007-03-29 具有具拉伸应变且沿着具增加的载流子迁移率的晶体学定向的沟道的晶体管 Expired - Fee Related CN101432882B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102006019835A DE102006019835B4 (de) 2006-04-28 2006-04-28 Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE102006019835.2 2006-04-28
US11/567,268 2006-12-06
US11/567,268 US7767540B2 (en) 2006-04-28 2006-12-06 Transistor having a channel with tensile strain and oriented along a crystallographic orientation with increased charge carrier mobility
PCT/US2007/007843 WO2007130240A1 (en) 2006-04-28 2007-03-29 A transistor having a channel with tensile strain and oriented along a crystallographic orientation with increased charge carrier mobility

Publications (2)

Publication Number Publication Date
CN101432882A CN101432882A (zh) 2009-05-13
CN101432882B true CN101432882B (zh) 2011-06-15

Family

ID=38542342

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800148647A Expired - Fee Related CN101432882B (zh) 2006-04-28 2007-03-29 具有具拉伸应变且沿着具增加的载流子迁移率的晶体学定向的沟道的晶体管

Country Status (7)

Country Link
US (2) US7767540B2 (zh)
JP (1) JP2009535808A (zh)
KR (1) KR101132823B1 (zh)
CN (1) CN101432882B (zh)
DE (1) DE102006019835B4 (zh)
GB (1) GB2450838B (zh)
TW (1) TWI409949B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158739A1 (en) * 2006-01-06 2007-07-12 International Business Machines Corporation Higher performance CMOS on (110) wafers
JP2009076731A (ja) * 2007-09-21 2009-04-09 Renesas Technology Corp 半導体装置およびその製造方法
DE102007052053B4 (de) * 2007-10-31 2012-02-02 Advanced Micro Devices, Inc. Eine Zugverformungsquelle unter Anwendung von Silizium/Germanium-Material in global verformtem Silizium
JP2009152391A (ja) * 2007-12-20 2009-07-09 Fujitsu Microelectronics Ltd 半導体装置の製造方法及び半導体装置
DE102008035806B4 (de) * 2008-07-31 2010-06-10 Advanced Micro Devices, Inc., Sunnyvale Herstellungsverfahren für ein Halbleiterbauelement bzw. einen Transistor mit eingebettetem Si/GE-Material mit einem verbesserten Boreinschluss sowie Transistor
FR2935539B1 (fr) * 2008-08-26 2010-12-10 Commissariat Energie Atomique Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation
US8211784B2 (en) * 2009-10-26 2012-07-03 Advanced Ion Beam Technology, Inc. Method for manufacturing a semiconductor device with less leakage current induced by carbon implant
US8551845B2 (en) * 2010-09-21 2013-10-08 International Business Machines Corporation Structure and method for increasing strain in a device
DE102011005641B4 (de) * 2011-03-16 2018-01-04 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Leistungssteigerung in Transistoren durch Reduzierung der Absenkung aktiver Gebiete und durch Entfernen von Abstandshaltern
US8466513B2 (en) 2011-06-13 2013-06-18 Semiconductor Components Industries, Llc Semiconductor device with enhanced mobility and method
US9040399B2 (en) 2011-10-27 2015-05-26 International Business Machines Corporation Threshold voltage adjustment for thin body MOSFETs
US8778764B2 (en) 2012-07-16 2014-07-15 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure and structure therefor
US9012956B2 (en) * 2013-03-04 2015-04-21 Globalfoundries Inc. Channel SiGe removal from PFET source/drain region for improved silicide formation in HKMG technologies without embedded SiGe
KR102160100B1 (ko) * 2014-05-27 2020-09-25 삼성전자 주식회사 반도체 장치 제조 방법
US9269779B2 (en) 2014-07-21 2016-02-23 Semiconductor Components Industries, Llc Insulated gate semiconductor device having a shield electrode structure
KR20170099444A (ko) 2016-02-23 2017-09-01 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102669149B1 (ko) * 2019-01-10 2024-05-24 삼성전자주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1478297A (zh) * 2000-11-29 2004-02-25 ض� 利用特定晶体管取向的cmos制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5139078B1 (zh) * 1969-02-28 1976-10-26
JP3038939B2 (ja) * 1991-02-08 2000-05-08 日産自動車株式会社 半導体装置
JP3017860B2 (ja) * 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
JP3305197B2 (ja) 1995-09-14 2002-07-22 株式会社東芝 半導体装置
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP4030383B2 (ja) * 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7220656B2 (en) * 2003-04-29 2007-05-22 Micron Technology, Inc. Strained semiconductor by wafer bonding with misorientation
JP3927165B2 (ja) * 2003-07-03 2007-06-06 株式会社東芝 半導体装置
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7303949B2 (en) 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7138320B2 (en) 2003-10-31 2006-11-21 Advanced Micro Devices, Inc. Advanced technique for forming a transistor having raised drain and source regions
US7319258B2 (en) * 2003-10-31 2008-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip with<100>-oriented transistors
US20050116360A1 (en) * 2003-12-01 2005-06-02 Chien-Chao Huang Complementary field-effect transistors and methods of manufacture
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
SG119256A1 (en) * 2004-07-28 2006-02-28 Taiwan Semiconductor Mfg Semiconductor-on-insulator chip with <100> oriented transistors
US7122435B2 (en) * 2004-08-02 2006-10-17 Texas Instruments Incorporated Methods, systems and structures for forming improved transistors
JP5017771B2 (ja) 2004-08-20 2012-09-05 日本電気株式会社 相補型電界効果型トランジスタ、および電界効果型トランジスタの製造方法
US7268399B2 (en) 2004-08-31 2007-09-11 Texas Instruments Incorporated Enhanced PMOS via transverse stress
US7485544B2 (en) * 2006-08-02 2009-02-03 Micron Technology, Inc. Strained semiconductor, devices and systems and methods of formation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1478297A (zh) * 2000-11-29 2004-02-25 ض� 利用特定晶体管取向的cmos制造方法

Also Published As

Publication number Publication date
TW200746431A (en) 2007-12-16
JP2009535808A (ja) 2009-10-01
US7767540B2 (en) 2010-08-03
DE102006019835A1 (de) 2007-10-31
GB2450838B (en) 2011-06-08
DE102006019835B4 (de) 2011-05-12
GB0819846D0 (en) 2008-12-03
KR101132823B1 (ko) 2012-04-02
US20070252144A1 (en) 2007-11-01
GB2450838A (en) 2009-01-07
KR20090018078A (ko) 2009-02-19
US20100252866A1 (en) 2010-10-07
TWI409949B (zh) 2013-09-21
CN101432882A (zh) 2009-05-13
US8039878B2 (en) 2011-10-18

Similar Documents

Publication Publication Date Title
CN101432882B (zh) 具有具拉伸应变且沿着具增加的载流子迁移率的晶体学定向的沟道的晶体管
CN101405848B (zh) 具有增加的阈值稳定性而没有驱动电流降级的晶体管器件
CN101322228B (zh) 通过倾斜式预非晶化而减少受应变的晶体管中的晶体缺陷的技术
CN100444336C (zh) 一种p型mosfet的结构及其制作方法
TWI459557B (zh) 包含雙應激物的ｎ通道ｍｏｓｆｅｔｓ及其形成方法
CN101241929B (zh) 半导体结构及形成该半导体结构的方法
US6881635B1 (en) Strained silicon NMOS devices with embedded source/drain
CN104662666B (zh) 具有屏蔽层的深耗尽型mos晶体管及其方法
EP1820211B1 (en) Gate engineered fermi-fets with strained silicon channel and manufacturing method
US20030080361A1 (en) Semiconductor transistor having a stressed channel
CN101136435B (zh) 半导体的结构
US7825003B2 (en) Method of doping field-effect-transistors (FETs) with reduced stress/strain relaxation and resulting FET devices
KR100630767B1 (ko) 에피택셜 영역을 구비하는 모스 트랜지스터의 제조방법
US20060014354A1 (en) Method of making transistor with strained source/drain
CN101432859A (zh) 具有埋置应变层和减少的浮体效应的soi晶体管及其形成方法
CN105070716A (zh) 具有穿通抑制的先进晶体管
TWI240335B (en) Modification of carrier mobility in a semiconductor device
US20120223389A1 (en) Semiconductor structure with improved channel stack and method for fabrication thereof
US7416931B2 (en) Methods for fabricating a stress enhanced MOS circuit
US20090140338A1 (en) Method of fabricating patterned soi devices and the resulting device structures
US20160035832A1 (en) Transistor design
US20120235213A1 (en) Semiconductor structure with a stressed layer in the channel and method for forming the same
US8273642B2 (en) Method of fabricating an NMOS transistor
CN102468166B (zh) 晶体管及其制造方法
CN102468165B (zh) 晶体管及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20181120

Address after: New Hampshire

Patentee after: Innovation Core Making Co.,Ltd.

Address before: California, USA

Patentee before: ADVANCED MICRO DEVICES, Inc.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110615