JP2004047547A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ＬＤＤ構造のＭＯＳトランジスタにおいてサイドスペーサ（酸化膜）形成のために、ＣＶＤ工程とエッチング工程が必要であり、製造時間とコストがかかり、製造上の課題を有していた。
【解決手段】ＬＤＤ構造を有するＭＯＳトランジスタのゲート電極部サイドスペーサをポリシリコンで形成した。製造方法は、ゲート電極を形成後、ゲート電極上に熱酸化膜を形成する。その後、全面にポリシリコンを堆積させ、異方性エッチングによりゲート電極側壁にスペーサ、及びポリ抵抗を同時に形成することとした。この時、 ＬＤＤ構造を有するＭＯＳトランジスタのゲート電極部サイドスペーサをポリシリコン抵抗部作成と同時に形成可能となり、ゲート電極側壁に熱酸化膜を介してポリシリコンサイドスペーサを有することで、ゲート電極とポリシリコンサイドスペーサが電気的に分離できる。
【選択図】 図１
【解決手段】ＬＤＤ構造を有するＭＯＳトランジスタのゲート電極部サイドスペーサをポリシリコンで形成した。製造方法は、ゲート電極を形成後、ゲート電極上に熱酸化膜を形成する。その後、全面にポリシリコンを堆積させ、異方性エッチングによりゲート電極側壁にスペーサ、及びポリ抵抗を同時に形成することとした。この時、 ＬＤＤ構造を有するＭＯＳトランジスタのゲート電極部サイドスペーサをポリシリコン抵抗部作成と同時に形成可能となり、ゲート電極側壁に熱酸化膜を介してポリシリコンサイドスペーサを有することで、ゲート電極とポリシリコンサイドスペーサが電気的に分離できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に係わり、特に、同一基板上にＬＤＤ構造のＭＯＳトランジスタと、ポリシリコン抵抗を備えた同一基板上に作成する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ型半導体装置の製造方法において、ＭＯＳトランジスタの耐圧を上げるために、ソース電極のチャネル側、およびドレイン電極のチャネル側の基板に不純物濃度の薄い領域を設ける所謂ＬＤＤ構造を有するＭＯＳトランジスタが知られている。
【０００３】
ここに、従来のＬＤＤ構造のＭＯＳトランジスタを作成する製造方法を図４から図６に基づいて説明する。図４において、半導体基板１１表面には、素子分離のためのＬＯＣＯＳ１０がパターニングされている。半導体基板１１表面にゲート酸化膜９を介して設けられたゲート電極１をマスクとして半導体基板１１に低濃度イオン注入を行い、半導体基板１１に不純物濃度の低い領域である低濃度基板不純物領域２を形成する。次に熱酸化工程によりゲート電極１上、および半導体基板１１表面付近に熱酸化膜３を形成し、その上からＣＶＤにより基板全面にシリコン酸化膜１２を堆積させる。
【０００４】
次に、図５のようにＣＶＤにより成膜されたシリコン酸化膜１２を異方性エッチングで取り除くことにより、ゲート電極１の側壁にサイドスペーサ７が残ることになる。図示しないが、この残ったシリコン酸化膜のサイドスペーサ７をマスクとして、高濃度イオン注入を行い、半導体基板１１に不純物濃度の高い高濃度基板不純物領域８を形成する。
【０００５】
また、図６、７のように、ポリシリコン抵抗配線６の形成は、ポリシリコン４をＣＶＤによりウェハ全面に堆積させ、フォトレジスト５によりその形状を型取り、異方性エッチングによって形成される。
【０００６】
【発明が解決しようとする課題】
従来技術は、上記した従来技術において、特に、ＬＤＤ構造のサイドスペーサ（酸化膜）生成におけるＣＶＤの工程と、それに伴うエッチング工程があり、ＬＤＤ型ＭＯＳトランジスタ作成に必要な時間とコストが大変多く製造上の課題を有していた。
【０００７】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、以下の手法を用いた。
【０００８】
同一の半導体基板上にＬＤＤ構造を有するＭＯＳトランジスタと、ポリシリコン抵抗部を形成する半導体装置において、ＬＤＤ構造を有するＭＯＳトランジスタのゲート電極部サイドスペーサをポリシリコンで形成した。
【０００９】
その製造過程は、ゲート電極を形成後、ゲート電極上に熱酸化膜を形成する。その後、全面にポリシリコンを堆積させ、異方性エッチングによりゲート電極側壁にスペーサ、及びポリ抵抗を同時に形成する製造方法とした。
【００１０】
この時、ＬＤ Ｄ構造を有するＭＯＳトランジスタのゲート電極部サイドスペーサをポリシリコン抵抗部作成と同時に形成可能となり、ゲート電極側壁に熱酸化膜を介してポリシリコンサイドスペーサを有することで、ゲート電極とポリシリコンサイドスペーサが電気的に分離できる。
【００１１】
【発明の実施の形態】
以下に本発明の半導体装置とその製造工程の具体例を図１から図４に示しながら説明する。
【００１２】
図１のように、半導体基板１１表面には、素子分離のためのＬＯＣＯＳ１０がパターニングされている。半導体基板１１上にゲート酸化膜９を介して形成されたゲート電極１を３０００Å形成後、半導体基板１１に不純物濃度の低い領域である低濃度基板不純物領域２を形成させるために低濃度イオン注入を行う。
【００１３】
次に熱酸化工程によりゲート電極１上、および半導体基板１１表面付近に熱酸化膜３を形成する。次に熱酸化膜３の上にＣＶＤにより基板全面にポリシリコン４を３５００Å堆積させる。堆積させたポリシリコン４上に、ポリ抵抗配線となる領域のみにフォトレジスト５を塗布し、異方性エッチングを行う。図２のように、異方性エッチングを行うことにより、ポリ抵抗配線６が形成されると同時に、ゲート電極１の側壁にポリシリコンによるサイドスペーサ７が形成される。
【００１４】
図３のように、このポリシリコンサイドスペーサ７をマスクとして、半導体基板１１に高濃度イオン注入を行い高濃度不純物領域８を形成する。従来同様のＬＤＤ構造のＭＯＳトランジスタの作製が完成する。
【００１５】
【発明の効果】
本発明は、ＭＯＳ型半導体装置の製造方法において、ＬＤＤ構造を有するトランジスタのサイドスペーサの形成工程を簡略化することを可能としたものである。従って、製造コスト削減、ならびにＴＡＴ短縮を実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す工程順断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】従来の半導体装置の製造方法を示す工程順断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【符号の説明】
１ ゲート電極
２ 低濃度基板不純物領域
３ 熱酸化膜
４ ポリシリコン
５ フォトレジスト
６ ポリ抵抗配線
７ サイドスペーサ
８ 高濃度基板不純物領域
９ ゲート酸化膜
１１ シリコン基板
１０ ＬＯＣＯＳ
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に係わり、特に、同一基板上にＬＤＤ構造のＭＯＳトランジスタと、ポリシリコン抵抗を備えた同一基板上に作成する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ型半導体装置の製造方法において、ＭＯＳトランジスタの耐圧を上げるために、ソース電極のチャネル側、およびドレイン電極のチャネル側の基板に不純物濃度の薄い領域を設ける所謂ＬＤＤ構造を有するＭＯＳトランジスタが知られている。
【０００３】
ここに、従来のＬＤＤ構造のＭＯＳトランジスタを作成する製造方法を図４から図６に基づいて説明する。図４において、半導体基板１１表面には、素子分離のためのＬＯＣＯＳ１０がパターニングされている。半導体基板１１表面にゲート酸化膜９を介して設けられたゲート電極１をマスクとして半導体基板１１に低濃度イオン注入を行い、半導体基板１１に不純物濃度の低い領域である低濃度基板不純物領域２を形成する。次に熱酸化工程によりゲート電極１上、および半導体基板１１表面付近に熱酸化膜３を形成し、その上からＣＶＤにより基板全面にシリコン酸化膜１２を堆積させる。
【０００４】
次に、図５のようにＣＶＤにより成膜されたシリコン酸化膜１２を異方性エッチングで取り除くことにより、ゲート電極１の側壁にサイドスペーサ７が残ることになる。図示しないが、この残ったシリコン酸化膜のサイドスペーサ７をマスクとして、高濃度イオン注入を行い、半導体基板１１に不純物濃度の高い高濃度基板不純物領域８を形成する。
【０００５】
また、図６、７のように、ポリシリコン抵抗配線６の形成は、ポリシリコン４をＣＶＤによりウェハ全面に堆積させ、フォトレジスト５によりその形状を型取り、異方性エッチングによって形成される。
【０００６】
【発明が解決しようとする課題】
従来技術は、上記した従来技術において、特に、ＬＤＤ構造のサイドスペーサ（酸化膜）生成におけるＣＶＤの工程と、それに伴うエッチング工程があり、ＬＤＤ型ＭＯＳトランジスタ作成に必要な時間とコストが大変多く製造上の課題を有していた。
【０００７】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、以下の手法を用いた。
【０００８】
同一の半導体基板上にＬＤＤ構造を有するＭＯＳトランジスタと、ポリシリコン抵抗部を形成する半導体装置において、ＬＤＤ構造を有するＭＯＳトランジスタのゲート電極部サイドスペーサをポリシリコンで形成した。
【０００９】
その製造過程は、ゲート電極を形成後、ゲート電極上に熱酸化膜を形成する。その後、全面にポリシリコンを堆積させ、異方性エッチングによりゲート電極側壁にスペーサ、及びポリ抵抗を同時に形成する製造方法とした。
【００１０】
この時、ＬＤ Ｄ構造を有するＭＯＳトランジスタのゲート電極部サイドスペーサをポリシリコン抵抗部作成と同時に形成可能となり、ゲート電極側壁に熱酸化膜を介してポリシリコンサイドスペーサを有することで、ゲート電極とポリシリコンサイドスペーサが電気的に分離できる。
【００１１】
【発明の実施の形態】
以下に本発明の半導体装置とその製造工程の具体例を図１から図４に示しながら説明する。
【００１２】
図１のように、半導体基板１１表面には、素子分離のためのＬＯＣＯＳ１０がパターニングされている。半導体基板１１上にゲート酸化膜９を介して形成されたゲート電極１を３０００Å形成後、半導体基板１１に不純物濃度の低い領域である低濃度基板不純物領域２を形成させるために低濃度イオン注入を行う。
【００１３】
次に熱酸化工程によりゲート電極１上、および半導体基板１１表面付近に熱酸化膜３を形成する。次に熱酸化膜３の上にＣＶＤにより基板全面にポリシリコン４を３５００Å堆積させる。堆積させたポリシリコン４上に、ポリ抵抗配線となる領域のみにフォトレジスト５を塗布し、異方性エッチングを行う。図２のように、異方性エッチングを行うことにより、ポリ抵抗配線６が形成されると同時に、ゲート電極１の側壁にポリシリコンによるサイドスペーサ７が形成される。
【００１４】
図３のように、このポリシリコンサイドスペーサ７をマスクとして、半導体基板１１に高濃度イオン注入を行い高濃度不純物領域８を形成する。従来同様のＬＤＤ構造のＭＯＳトランジスタの作製が完成する。
【００１５】
【発明の効果】
本発明は、ＭＯＳ型半導体装置の製造方法において、ＬＤＤ構造を有するトランジスタのサイドスペーサの形成工程を簡略化することを可能としたものである。従って、製造コスト削減、ならびにＴＡＴ短縮を実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す工程順断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】従来の半導体装置の製造方法を示す工程順断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【符号の説明】
１ ゲート電極
２ 低濃度基板不純物領域
３ 熱酸化膜
４ ポリシリコン
５ フォトレジスト
６ ポリ抵抗配線
７ サイドスペーサ
８ 高濃度基板不純物領域
９ ゲート酸化膜
１１ シリコン基板
１０ ＬＯＣＯＳ
Claims (3)
- ゲート電極を形成する第一の工程と、
ゲート電極上に熱酸化膜を形成する第二の工程と、
全面にポリシリコンを堆積し、異方性エッチングにより、ゲート電極側壁にスペーサ、およびポリ抵抗を同時に形成する第三の工程と、
を含むことを特徴とする半導体装置の製造方法。 - ゲート電極を形成する第一の工程と、
ゲート電極上に熱酸化膜を形成する第二の工程と、
全面にポリシリコンを堆積し、異方性エッチングにより、ゲート電極側壁にスペーサ、およびポリ抵抗を同時に形成する第三の工程と、
を含む工程により製造されたことを特徴とする半導体装置 - ゲート電極側壁に熱酸化膜を介して設けられたポリシリコンサイドスペーサを有することを特徴とする請求項２の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002200061A JP2004047547A (ja) | 2002-07-09 | 2002-07-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002200061A JP2004047547A (ja) | 2002-07-09 | 2002-07-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004047547A true JP2004047547A (ja) | 2004-02-12 |
Family
ID=31707028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002200061A Pending JP2004047547A (ja) | 2002-07-09 | 2002-07-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004047547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI413183B (zh) * | 2008-08-28 | 2013-10-21 | Taiwan Semiconductor Mfg | 半導體元件以及其製作方法 |
-
2002
- 2002-07-09 JP JP2002200061A patent/JP2004047547A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI413183B (zh) * | 2008-08-28 | 2013-10-21 | Taiwan Semiconductor Mfg | 半導體元件以及其製作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040304 |