CN110047830A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括连接至同一电源的第一晶体管和第二晶体管。第一晶体管和第二晶体管的每一个，在设置在第一导电类型的源极区与漏极区之间的低浓度沟道区下方包括第二导电类型的浓度较高的杂质区。使第一晶体管和第二晶体管之一的栅极绝缘膜的厚度大于另一个的栅极绝缘膜的厚度。根据本公开，可以将晶体管中的截止电流抑制得较低。

Description

半导体器件
本申请是中国申请号为201610109054.0、申请日为2016年2月26日、发明名称为“半导体器件”的发明专利申请的分案申请。
技术领域
本文讨论的实施例涉及一种半导体器件。
背景技术
已知这样一种技术，即将晶体管组用于内部电路和电源保护电路，以相同电源电压使MOS(金属氧化物半导体)型场效应晶体管组工作，该MOS型场效应晶体管组具有不同厚度的栅极绝缘膜、具有通过栅极绝缘膜正下方的沟道区中的杂质浓度控制的不同的阈值电压、以及具有不同的截止电流。
另外，对于MOS型场效应晶体管，已知这样一种技术，即通过形成非掺杂或具有非常低的杂质浓度的沟道区并且在这种沟道区下方设置浓度高于沟道区的杂质区来控制阈值电压的技术。这种技术预期为抑制阈值电压的变化且实现电源电压减小以及功耗减少的技术。
例如，参见第2004-39775号和第2014-72512号日本特开专利公开。
同时，晶体管的截止电流包括亚阈值漏电流和结漏电流之和。
在具有设置在沟道区下方的、浓度高于沟道区的杂质浓度的杂质区的晶体管中，通过调节较高浓度杂质区的浓度来控制阈值电压。在这种情况下，由于亚阈值漏电流和结漏电流根据杂质区的浓度而改变，存在结果不能将包括这两种漏电流之和的截止电流抑制得较低的可能性。从功耗减少角度来看，可取的是减小截止电流。
发明内容
根据本公开一个方案，提供了一种半导体器件，包括连接至第一电源的第一晶体管和第二晶体管。第一晶体管包括：第一栅极绝缘膜，设置在半导体衬底上方；第一栅极电极，设置在第一栅极绝缘膜上方；第一源极区和第一漏极区，在半导体衬底中分别设置在第一栅极电极的两侧，且包含第一导电类型的杂质；第一沟道区，在半导体衬底中设置在第一源极区与第一漏极区之间；以及第一杂质区，在半导体衬底中设置在第一沟道区下方，且包含与第一导电类型不同的第二导电类型的杂质，浓度高于第一沟道区。第二晶体管包括：第二栅极绝缘膜，设置在半导体衬底上方；第二栅极电极，设置在第二栅极绝缘膜上方；第二源极区和第二漏极区，在半导体衬底中分别设置在第二栅极电极的两侧，且包含第一导电类型的杂质；第二沟道区，在半导体衬底中设置在第二源极区与第二漏极区之间；以及第二杂质区，在半导体衬底中设置在第二沟道区下方，且包含第二导电类型的杂质，浓度高于第二沟道区。其中，第一栅极绝缘膜的厚度大于第二栅极绝缘膜的厚度。
根据本公开的另一个方案，一种半导体器件，包括连接至第一电源的第一晶体管和第二晶体管，
所述第一晶体管包括：
第一栅极绝缘膜，设置在半导体衬底上方；
第一栅极电极，设置在所述第一栅极绝缘膜上方；
第一源极区和第一漏极区，在所述半导体衬底中分别设置在所述第一栅极电极的两侧，且包含第一导电类型的杂质；
第一沟道区，在所述半导体衬底中设置在所述第一源极区与所述第一漏极区之间；以及
第一杂质区，在所述半导体衬底中设置在所述第一沟道区下方，且包含与所述第一导电类型不同的第二导电类型的杂质，杂质浓度高于所述第一沟道区，以及
所述第二晶体管包括：
第二栅极绝缘膜，设置在所述半导体衬底上方；
第二栅极电极，设置在所述第二栅极绝缘膜上方；
第二源极区和第二漏极区，在所述半导体衬底中分别设置在所述第二栅极电极的两侧，且包含所述第一导电类型的杂质；
第二沟道区，在所述半导体衬底中设置在所述第二源极区与所述第二漏极区之间；以及
第二杂质区，在所述半导体衬底中设置在所述第二沟道区下方，且包含所述第二导电类型的杂质，杂质浓度高于所述第二沟道区，其中
所述第一栅极绝缘膜的厚度大于所述第二栅极绝缘膜的厚度；其中
所述第一晶体管具有第一特性，所述第一特性为：随着施加到所述半导体衬底的偏压的增大，第一亚阈值漏电流降低并且第一结漏电流增大；
所述第二晶体管具有第二特性，所述第二特性为：随着施加到所述半导体衬底的偏压的增大，第二亚阈值漏电流降低并且第二结漏电流增大；
在所述第一晶体管中，第一偏压施加到所述半导体衬底时的所述第一亚阈值漏电流和所述第一结漏电流的第一总和具有第一最小值；
在所述第二晶体管中，第二偏压施加到所述半导体衬底时的所述第二亚阈值漏电流和所述第二结漏电流的第二总和具有第二最小值；以及
所述第一总和的第一最小值小于所述第二总和的第二最小值。
根据本公开，在沟道区下方包括杂质浓度高于沟道区的杂质区以控制阈值电压的晶体管中，可以将截止电流抑制得较低，并且可以实现包括将截止电流抑制得较低的这种晶体管的半导体器件。
附图说明
图1示出根据实施例的半导体器件的构造示例；
图2至图4示出体偏压Vbb与截止电流Ioff之间的关系的示例；
图5示出根据第一实施例的晶体管中体偏压Vbb与截止电流Ioff之间的关系的第一示例；
图6示出栅极绝缘膜的厚度T与阈值电压Vth的变化估计值AVT之间的关系的示例；
图7示出根据第一实施例的晶体管中体偏压Vbb与截止电流Ioff之间的关系的第二示例；
图8示出根据第一实施例的晶体管中体偏压Vbb与截止电流Ioff之间的关系的第三示例；
图9示出根据第一实施例的半导体器件的构造示例；
图10示出根据第二实施例的半导体器件的第一制造步骤的示例；
图11示出根据第二实施例的半导体器件的第二制造步骤的示例；
图12示出根据第二实施例的半导体器件的第三制造步骤的示例；
图13示出根据第二实施例的半导体器件的第四制造步骤的示例；
图14示出根据第二实施例的半导体器件的第五制造步骤的示例；
图15示出根据第二实施例的半导体器件的第六制造步骤的示例；
图16示出根据第二实施例的半导体器件的第七制造步骤的示例；
图17示出根据第二实施例的半导体器件的第八制造步骤的示例；
图18示出根据第二实施例的半导体器件的第九制造步骤的示例；
图19示出根据第二实施例的半导体器件的第十制造步骤的示例；
图20示出根据第二实施例的半导体器件的第十一制造步骤的示例；
图21示出根据第二实施例的半导体器件的第十二制造步骤的示例；
图22示出根据第二实施例的半导体器件的第十三制造步骤的示例；
图23示出根据第二实施例的半导体器件的第十四制造步骤的示例；
图24示出根据第二实施例的半导体器件的第十五制造步骤的示例；
图25示出根据第二实施例的半导体器件的第十六制造步骤的示例；
图26示出根据第二实施例的半导体器件的第十七制造步骤的示例；
图27示出根据第二实施例的半导体器件的第十八制造步骤的示例；
图28示出根据第二实施例的半导体器件的第十九制造步骤的示例；
图29示出根据第二实施例的半导体器件的第二十制造步骤的示例；
图30示出根据第二实施例的半导体器件的第二十一制造步骤的示例；
图31示出根据第二实施例的半导体器件的第二十二制造步骤的示例；
图32示出根据第三实施例的半导体器件的构造示例；以及
图33示出根据第四实施例的半导体器件的构造示例。
具体实施方式
下文将参考附图描述一些实施例，其中附图中类似的附图标记表示类似的元件。
首先，将说明根据实施例的晶体管及其截止电流。
图1示出根据实施例的半导体器件的构造示例。图1示意性地示出根据实施例的半导体器件的示例中相关部件的横截面。
图1所示的半导体器件1包括晶体管10。晶体管10形成在p型或n型半导体衬底2上。硅(Si)、硅锗(SiGe)等构成的多种半导体衬底用作半导体衬底2。形成晶体管10的区域(元件区)10a由通过使用STI方法等在半导体衬底2上形成的元件隔离区3限定。
要注意，虽然图1示出一个晶体管10，然而半导体器件1可以包括多个晶体管10或至少一个晶体管10和其它晶体管。
如图1所示，晶体管10包括：栅极绝缘膜11，设置在半导体衬底2上方；栅极电极12，设置在栅极绝缘膜11上方；以及侧壁绝缘膜13，设置在栅极电极12的侧壁和半导体衬底2上方。晶体管10还包括：杂质区14a和杂质区14b，其分别设置在半导体衬底2中的栅极电极12的两侧(沿栅极长度方向的两侧)，且用作源极区或漏极区。晶体管10可以包括：LDD区15a和LDD区15b，位于侧壁绝缘膜13下方的半导体衬底2中的杂质区14a和杂质区14b的内侧。晶体管10还包括：沟道区16，设置在杂质区14a与杂质区14b之间的(或LDD区15a与LDD区15b之间的)区域中，且在栅极电极12下方；以及杂质区17，设置在沟道区16下方。
在本文中，多种绝缘材料(诸如氧化硅)可以用于栅极绝缘膜11。多种导体材料(诸如多晶硅)可以用于栅极电极12。另外，氧化物膜(诸如氧化硅膜)和氮化物膜(诸如氮化硅膜)可以用于侧壁绝缘膜13。
杂质区14a和杂质区14b的每一个包含预定浓度的n型或p型导电类型的杂质(导电类型与半导体衬底2的导电类型不同的杂质)。LDD区15a和LDD区15b的每一个包含导电类型与杂质区14a和杂质区14b中包含的杂质的导电类型相同的杂质，而杂质浓度低于杂质区14a和杂质区14b的杂质浓度。
沟道区16是有意不掺杂杂质的非掺杂区，或者是包含浓度非常低的杂质的区域。例如，使沟道区16的杂质浓度不高于1x1017cm-3。
杂质区17设置在沟道区16下方，并且是包含的杂质的浓度高于沟道区16的浓度的区域。杂质区17也称为屏蔽层(screen layer)。杂质区17包含预定浓度的杂质，杂质区17包含的杂质的导电类型与用作源极区或漏极区的杂质区14a和杂质区14b中包含的杂质的导电类型不同。通过这个杂质区17的杂质浓度控制晶体管10的阈值电压。另外，杂质区17防止用作源极区或漏极区的杂质区14a与杂质区14b之间的穿通现象。杂质区17设置在从半导体衬底2与栅极绝缘膜11之间的接口以对应于沟道区16的厚度的量嵌入半导体衬底2内部的位置处，并且由于通过其杂质浓度调节了阈值电压，例如，使杂质区17具有相对较高的杂质浓度，大约1x1019cm-3。
杂质区17设置为接触用作源极区或漏极区的杂质区14a和杂质区14b，用于有效地实现控制阈值电压、防止穿通现象等功能。优选地，杂质区17位于比杂质区14a和杂质区14b浅的位置(杂质区17的下端布置得高于杂质区14a和杂质区14b的下端)。
将描述具有如图1所示的构造的晶体管10的截止电流Ioff。
通常，MOS场效应晶体管(MOSFET)的截止电流Ioff包括亚阈值漏电流Isoff和结漏电流Iboff之和。
另外，对于MOSFET，存在一种根据MOSFET的沟道类型通过向半导体衬底施加正电压或负电压(体偏压或衬底偏压)Vbb增大阈值电压Vth的绝对值并减小亚阈值漏电流Isoff的技术。例如，阈值电压Vth随着体偏压Vbb的增大而单调增大。在本文中，相对于体偏压Vbb的变化量(增大量)的阈值电压Vth的变化量(增大量)称为“Vbb系数”。
另外，本文，为了将晶体管10与典型的晶体管区别开，设置在栅极电极下方的半导体衬底的表面层部分且不具有非常低的浓度的典型沟道区称为“平坦沟道区”，且设置有平坦沟道区的晶体管称为“平坦沟道晶体管”。
在上述晶体管10中，由于与平坦沟道晶体管相比Vbb系数较大且在向半导体衬底2施加体偏压Vbb时亚阈值漏电流Isoff较大，在施加体偏压Vbb时获得更好的结果。
在本文中，图2示出晶体管10中体偏压Vbb与截止电流Ioff之间的关系的示例。图2的横轴表示体偏压Vbb，图2的纵轴表示截止电流Ioff。
亚阈值漏电流Isoff随着阈值电压Vth增大而降低。另一方面，结漏电流Iboff随着阈值电压Vth增大而增大。由于阈值电压Vth随着体偏压Vbb的增大而单调增大，体偏压Vbb与截止电流Ioff(＝Isoff+Iboff)之间的关系由如图2所示的具有最小值的图形表示，例如由曲线A1(虚线)表示。这个图形的最小值表明具有由曲线A1表示的特性的晶体管10的最小截止电流Ioff。
现在，考虑这样一种情况，即杂质区17的杂质浓度(剂量)在具有由曲线A1表示的特性的晶体管10中增大。如所描述的，当剂量D在杂质区17中增大时，在亚阈值漏电流Isoff降低的同时，结漏电流Iboff显著增大。因此，在杂质区17的剂量D增大时体偏压Vbb与截止电流Ioff之间的关系由如图2所示的图形表示，例如由曲线B1(实线)表示。与杂质区17的剂量D不增大的情况(曲线A1的截止电流Ioff)相比，作为该曲线B1的最小值的最小截止电流Ioff增大。
如上所述，在晶体管10中，在低浓度沟道区16下方，设置了具有的浓度高于沟道区16的浓度的杂质区17，可能出现当杂质区17的剂量D增大时截止电流Ioff增大的问题。
图3示出晶体管10中体偏压Vbb与截止电流Ioff之间的关系的另一个示例。图3的横轴表示体偏压Vbb，图3的纵轴表示截止电流Ioff。
在晶体管10中，可以通过增大栅极电极12的栅极长度Lg(或有效栅极长度)减小亚阈值漏电流Isoff，而不改变杂质区17的浓度。然而，结漏电流Iboff不取决于栅极电极12的栅极长度Lg。因此，在栅极电极12的栅极长度Lg在具有由图3中的曲线A2(虚线)表示的特性的晶体管10中增大时体偏压Vbb与截止电流Ioff之间的关系由如图3所示的图形表示，例如由曲线B2(实线)表示。与栅极电极12的栅极长度Lg不增大的情况(曲线A2的截止电流Ioff)相比，作为该曲线B2的最小值的最小截止电流Ioff降低。
以此方式，通过栅极电极12的栅极长度Lg的增大获得截止电流Ioff的特定减小效果。而且，如图3所示，获得最小截止电流Ioff的体偏压Vbb从Vbb1降低到Vbb2。然而，栅极电极12的栅极长度Lg的增大存在限制，并且设置栅极长度Lg较大的栅极电极12增大晶体管10在半导体衬底2上的占据区域。晶体管10的占据区域的这种增大引起包括与晶体管10一起形成(安装)在半导体衬底2上的其它电子元件的电路的面积增大、半导体器件1的结果制造成本增大以及由负载电容增大引起的功耗增大。
作为减小结漏电流Iboff的方法，提议使设置在沟道区16两侧的LDD区15a和LDD区15b的杂质浓度分布平缓(moderate)(使其缓变)。
然而，在晶体管10中，在低浓度的沟道区16下方(如上所述)，设置了具有的浓度高于沟道区16的浓度的杂质区17，LDD区15a和LDD区15b的杂质浓度分布对结漏电流Iboff的作用不大。
另外，例如，在以低于阈值电压Vth的电压工作的亚阈值电路(亚阈值区)中，电源电压Vdd非常低，诸如0.5V。因此，难以通过LDD区15a和LDD区15b的杂质浓度的缓变分布获得结漏电流Iboff的充分减小效果。
而且，当使得杂质浓度分布在LDD区15a和LDD区15b中缓变时，短沟道效应变得显著。因此，抑制短沟道效应的最小栅极长度Lg变大，这可以造成晶体管10面积增大以及包括晶体管10的电路面积增大。
图4示出晶体管10中体偏压Vbb与截止电流Ioff之间的关系的另一个示例。图4的横轴表示体偏压Vbb，图4的纵轴表示截止电流Ioff。
考虑到低电压工作，为了减小晶体管10的结漏电流Iboff，有效的是减小杂质区17的剂量D。
当杂质区17的剂量D在具有由图4中的曲线A3(虚线)表示的特性的晶体管10中减小时，如图4的曲线B3(实线)表示的，结漏电流Iboff降低。另一方面，然而，当杂质区17的剂量D减小时，如图4的曲线B3表示的，亚阈值漏电流Isoff增大。当杂质区17的剂量D减小时，虽然获得了截止电流Ioff的特定减小效果，然而对于半导体器件1，有时不能较好地获得足够低的截止电流Ioff。
而且，假设具有由曲线A3表示的特性的晶体管10和具有由图4中的曲线B3表示的特性的晶体管10混合安装在共用的半导体衬底2上。例如，这是这样的一种情况，即具有由曲线A3表示的特性的晶体管10和具有由曲线B3表示的特性的晶体管10混合安装在共用的半导体衬底2上分别作为具有低截止电流Ioff的低泄漏晶体管和具有进一步低的截止电流Ioff的极低泄漏晶体管。
在这种情况下，具有由曲线A3表示的特性的晶体管10的获得最小截止电流Ioff的体偏压Vbb具有图4所示的值Vbb3。具有由曲线B3表示的特性的晶体管10的获得最小截止电流Ioff的体偏压Vbb具有图4所示的值Vbb4。以此方式，在两个晶体管10构成的组中获得最小截止电流Ioff的最佳体偏压Vbb具有不同的值如Vbb3和Vbb4。
因此，需要制备生成不同体偏压Vbb3和Vbb4的两种电路(Vbb生成电路)用于将各个最佳体偏压Vbb施加到两个晶体管10构成的组。同样将施加各个最佳体偏压Vbb3和Vbb4的两种Vbb生成电路连同具有不同最佳体偏压Vbb的该组两种晶体管10混合安装在半导体衬底2上的情况会引起电路面积增大以及半导体器件的尺寸增大。而且，存在设置两种Vbb生成电路会增大半导体器件的功耗的可能性。
要注意，如图3描述的，当栅极长度Lg增大用于抑制功耗的这种增大时，可以获得截止电流Ioff的减小和最佳体偏压Vbb。然而，如上所述，这可能由于增大的栅极长度Lg而引起电路面积的增大。
因此，鉴于上述内容，对于在沟道区16下方设置有具有的浓度高于具有低浓度(如上文所述)的沟道区16的杂质区17的晶体管10，采用在下文中作为第一实施例进行说明的构造来实现晶体管10的截止电流Ioff的减小等。
图5示出根据第一实施例的晶体管中体偏压Vbb与截止电流Ioff之间的关系的第一示例。图5的横轴表示体偏压Vbb，图5的纵轴表示截止电流Ioff。
在第一实施例中，栅极绝缘膜11的厚度T在具有如上文图1所示的构造的晶体管10中增大。在栅极绝缘膜11的厚度T在具有由图5的曲线A4(虚线)表示的特性的晶体管10中增大时体偏压Vbb与截止电流Ioff之间的关系由示出的图形表示，例如由图5中的曲线B4(实线)表示。与栅极绝缘膜11的厚度T不增大的情况(曲线A4的截止电流Ioff)相比，作为曲线B4的最小值的最小截止电流Ioff减小。
在晶体管10中，在具有低浓度的沟道区16下方，设置了具有的浓度高于沟道区16的杂质区17，当栅极绝缘膜11的厚度T增大时，阈值电压Vth增大且亚阈值漏电流Isoff降低。而且，在晶体管10中，当栅极绝缘膜11的厚度T增大时，最初相对较大的Vbb系数增大，并且与厚度T不增大的情况相比，在施加体偏压Vbb时亚阈值漏电流Isoff的减小效果变大。另一方面，结漏电流Iboff不取决于栅极绝缘膜11的厚度T或者由于厚度T的增大，结漏电流Iboff稍微降低。结果是，在栅极绝缘膜11的厚度T增大的晶体管10中，最小截止电流Ioff有效降低。
而且，在栅极绝缘膜11的厚度T增大的晶体管10中，如图5所示，还可以将获得晶体管10的最小截止电流Ioff的体偏压Vbb从Vbb5减小到Vbb6，并且可以实现Vbb生成电路的功耗的减小。
同时，在平坦沟道晶体管中，随着栅极绝缘膜的厚度T增大，阈值电压Vth的变化(任意掺杂剂波动：RDF)增大。另一方面，同样在晶体管10中，虽然阈值电压Vth的变化趋于随着栅极绝缘膜11的厚度T增大而增大，但与平坦沟道晶体管相比，增大趋势(增大速率)非常平缓。
图6示出栅极绝缘膜的厚度T与阈值电压Vth的变化估计值AVT之间的关系的示例。
图6的横轴表示栅极绝缘膜的厚度T(nm)。图6的纵轴将Pelgrom绘制的梯度AVT(mVμm)表示为阈值电压Vth的变化估计值(阈值电压Vth的标准偏差σ(Vth)(mV)相对于栅极面积(沟道长度L×沟道宽度W)的平方根的倒数(μm-1)的绘制)。
图6通过虚线A示出平坦沟道晶体管中栅极绝缘膜的厚度T与阈值电压Vth的变化估计值AVT之间的关系的示例。图6通过实线B示出上述晶体管10中栅极绝缘膜11的厚度T与阈值电压Vth的变化估计值AVT之间的关系的示例。
如图6所示，通过虚线A，在平坦沟道晶体管中，随着栅极绝缘膜的厚度T增大，阈值电压Vth的变化估计值AVT增大。
为了以相同的电源电压Vdd安全操作阈值电压Vth变化的晶体管组，需要平衡具有最高阈值电压Vth的晶体管的运行速度和具有最低阈值电压Vth的晶体管的运行速度，但是当阈值电压Vth的变化较大时难以减小电源电压Vdd。由于功耗与电源电压的平方成正比，需要减小电源电压Vdd以减少功耗，并且需要抑制阈值电压Vth的变化以减小电源电压Vdd。
在平坦沟道晶体管中，然而，如上所述，随着栅极绝缘膜的厚度T增大，阈值电压Vth的变化增大(图6中的虚线A)。因此，当使栅极绝缘膜较厚时，阈值电压Vth的变化增大，并且，在最坏的情况下，为了稳定操作，必须增大电源电压Vdd，从而可能引起功耗增大。为了实现电源电压Vdd的减小和平坦沟道晶体管的功耗减少，需要使栅极绝缘膜较薄，因此难以通过增大栅极绝缘膜的厚度实现上述目的。
另一方面，如图6所示，通过实线B，在晶体管10中，即使栅极绝缘膜11的厚度T增大，与平坦沟道晶体管相比，阈值电压Vth的变化估计值AVT的增大速率小，并且抑制了阈值电压Vth的变化的增大。因此，例如，即使晶体管10组以相同的电源电压Vdd操作，可以防止电源电压Vdd设定为较高的值并且抑制包括晶体管10的组的半导体器件1的功耗增大。
如上文图5所示，在晶体管10中，由于栅极绝缘膜11的厚度T的增大，可以减小截止电流Ioff，并且也可以减小获得最小截止电流Ioff的体偏压Vbb的值。然后，在晶体管10中，即使为了实现截止电流Ioff的减小等栅极绝缘膜11的厚度T增大，如图6所示，抑制了阈值电压Vth的变化的增大，从而可以抑制电源电压Vdd的增大和功耗的增大。
在平坦沟道晶体管中，与当栅极绝缘膜的厚度T增大时的晶体管10相比，阈值电压Vth的变化显著增大。因此，例如，难以以低电源电压Vdd(诸如1.0V或更低)操作平坦沟道晶体管，且可以通过使能以低电源电压Vdd进行操作实现功耗的减少。另一方面，即使厚度T增大，例如，可以以这种低电源电压Vdd(如1.0V或更低)操作晶体管10，且可以通过使能以低电源电压Vdd进行操作实现功耗的减少。
为了减小晶体管10中的截止电流Ioff，杂质区17的剂量D可以随着栅极绝缘膜11的厚度T的增加而减少。
图7示出根据第一实施例的晶体管中体偏压Vbb与截止电流Ioff之间的关系的第二示例。图7的横轴表示体偏压Vbb，图7的纵轴表示截止电流Ioff。
如针对上文图5描述的，在晶体管10中，当栅极绝缘膜11的厚度T增大时，结漏电流Iboff不变或稍微降低，同时亚阈值漏电流Isoff有效降低(曲线A4至曲线B4)。从而，截止电流Ioff在晶体管10中降低。
在本文中，除了栅极绝缘膜11的厚度T以此方式增大之外，剂量D在设置在沟道区16下方的杂质区17中减少。当剂量D在杂质区17中减少时，如针对上文图4描述的，在结漏电流Iboff有效降低的同时，亚阈值漏电流Isoff增大(曲线A3至曲线B3)。
当增大栅极绝缘膜11的厚度T的方法和减少杂质区17中的剂量D的方法结合用于具有由图7中的曲线A5(虚线)表示的特性的晶体管10，例如，获得了图7中的曲线B5(实线)所示的图形。增大栅极绝缘膜11的厚度T的方法与减少杂质区17中的剂量D的方法的结合采用，有效地减小了亚阈值漏电流Isoff和结漏电流Iboff的每一个。
即，与仅通过增大厚度T的方法获得的减少量相比，减少量变得更小，同时，通过由增大的厚度T带来的亚阈值漏电流Isoff的有效减小效果，可以整体减小晶体管10的亚阈值漏电流Isoff。另外，由于杂质区17中减少的剂量D带来的结漏电流Iboff的有效减小效果，可以减小晶体管10中的结漏电流Iboff。
以此方式，通过采用增大栅极绝缘膜11的厚度T的方法与减少杂质区17中的剂量D的方法的结合，可以减小晶体管10的截止电流Ioff。
当以此方式结合杂质区17中的剂量D的减少方法时，获得最小截止电流Ioff的体偏压Vbb可以从仅使用增大栅极绝缘膜11的厚度T的方法的情况改变(图5中的曲线B4)。这是因为，除了亚阈值漏电流Isoff由于厚度T增大而减小之外，由于杂质区17中的剂量D减少，结漏电流Iboff也减小。
在本文中，图8示出根据第一实施例的晶体管中体偏压Vbb与截止电流Ioff之间的关系的第三示例。图8的横轴表示体偏压Vbb，图8的纵轴表示截止电流Ioff。
现在，假设具有由图8中的曲线A6(虚线)表示的特性的晶体管10和具有由曲线B6(实线)表示的特性的晶体管10混合安装在共用的半导体衬底2上。例如，这是这样的一种情况，即具有由曲线A6表示的特性的晶体管10和具有由曲线B6表示的特性的晶体管10混合安装在共用的半导体衬底2上分别作为具有低截止电流Ioff的低泄漏晶体管和具有进一步低的截止电流Ioff的极低泄漏晶体管。
这种情况下，具有由曲线A6表示的特性的晶体管10例如通过增大栅极绝缘膜11的厚度T从具有由图8中的曲线C6(链条线)表示的特性的晶体管10获得，且用作低泄漏晶体管。从而，可以实现减少截止电流Ioff的低泄漏晶体管，且获得最小截止电流Ioff的最佳体偏压Vbb的值从Vbb7减小到Vbb8。
而且，通过增大栅极绝缘膜11的厚度T而且通过减少杂质区17的剂量D，从具有由图8中的曲线A6表示的特性的晶体管10获得具有由曲线B6表示的特性的晶体管10，且将其用作极低泄漏晶体管。这种情况下，通过适当调节厚度T和剂量D，可以从作为低泄漏晶体管的晶体管10的截止电流Ioff再减小截止电流Ioff，且还可以使获得最小截止电流Ioff的体偏压Vbb的值与低泄漏晶体管的值相一致。即，通过调节厚度T和剂量D，可以使最佳体偏压Vbb的值在具有由图8中的曲线A6和曲线B6表示的特性的各个晶体管10(低泄漏晶体管和极低泄漏晶体管)之间彼此相一致(图8中的Vbb8)。
通过使最佳体偏压Vbb的值在混合安装在半导体衬底2上的晶体管10之间相一致，可以共同使用施加到半导体衬底2的体偏压Vbb，这在电路配置中是有利的。例如，由于可以使用Vbb生成电路以将体偏压Vbb共同施加于一组晶体管10，与单独设置Vbb生成电路的情况相比，可以减小电路面积且减小半导体器件1的尺寸。另外，当设置施加体偏压Vbb的阱区时，阱区也共同用于该组晶体管10，因此与单独设置阱区的情况相比，可以抑制制造步骤和布局的复杂性。
图9示出具有使这种低泄漏晶体管和极低泄漏晶体管混合安装在半导体衬底2上的形式的半导体器件的示例。
图9示出根据第一实施例的半导体器件的构造示例。图9示意性地示出根据第一实施例的半导体器件的示例中相关部件的横截面。
图9所示的半导体器件1a包括形成(混合安装)在半导体衬底2上的低泄漏晶体管10A和极低泄漏晶体管10B。由元件隔离区3限定分别形成低泄漏晶体管10A和极低泄漏晶体管10B的元件区10Aa和元件区10Ba。共用的p型或n型阱区6设置在元件区10Aa和元件区10Ba中。
低泄漏晶体管10A包括：栅极绝缘膜11A，设置在半导体衬底2上方；栅极电极12A，设置在栅极绝缘膜11A上方；以及侧壁绝缘膜13A，设置在栅极电极12A的侧壁和半导体衬底2上方。例如，氧化硅用于栅极绝缘膜11A。例如，多晶硅用于栅极电极12A。另外，例如，氧化硅用于侧壁绝缘膜13A。
低泄漏晶体管10A还包括：杂质区14Aa和杂质区14Ab，在半导体衬底2中分别设置在栅极电极12A的两侧，且用作源极区或漏极区。低泄漏晶体管10A包括：LDD区15Aa和LDD区15Ab，位于侧壁绝缘膜13A下方的半导体衬底2中的杂质区14Aa和杂质区14Ab的内侧。杂质区14Aa和杂质区14Ab的每一个包含预定浓度的具有n型或p型导电类型的杂质(导电类型与阱区6的导电类型不同的杂质)。LDD区15Aa和LDD区15Ab包含导电类型与杂质区14Aa和杂质区14Ab中的杂质的导电类型相同而浓度低于杂质区14Aa和杂质区14Ab的浓度的杂质。
低泄漏晶体管10A还包括：沟道区16A，设置在杂质区14Aa与杂质区14Ab之间的(或LDD区15Aa与LDD区15Ab之间的)区域中且在栅极电极12A下方；以及杂质区17A，设置在沟道区16A下方。例如，沟道区16A是有意不掺杂杂质的非掺杂区。杂质区17A是这样一种区域：其中包含具有p型或n型导电类型的浓度高于沟道区16A的浓度的杂质(导电类型与杂质区14Aa和杂质区14Ab的导电类型不同的杂质)。例如，杂质区17A位于比杂质区14Aa和杂质区14Ab浅的区域。
极低泄漏晶体管10B包括：栅极绝缘膜11B，设置在半导体衬底2上方；栅极电极12B，设置在栅极绝缘膜11B上方；以及侧壁绝缘膜13B，设置在栅极电极12B的侧壁和半导体衬底2上方。例如，氧化硅用于栅极绝缘膜11B。例如，多晶硅用于栅极电极12B。另外，例如，氧化硅用于侧壁绝缘膜13B。
极低泄漏晶体管10B还包括：杂质区14Ba和杂质区14Bb，在半导体衬底2中分别设置在栅极电极12B的两侧，且用作源极区和漏极区。极低泄漏晶体管10B包括：LDD区15Ba和LDD区15Bb，位于侧壁绝缘膜13B下方的半导体衬底2中的杂质区14Ba和杂质区14Bb的内侧。杂质区14Ba和杂质区14Bb的每一个包含预定浓度的具有n型或p型导电类型的杂质(导电类型与阱区6的导电类型不同的杂质)。LDD区15Ba和LDD区15Bb包含的杂质的导电类型与杂质区14Ba和杂质区14Bb的杂质的导电类型相同而浓度低于杂质区14Ba和杂质区14Bb的杂质的浓度。
极低泄漏晶体管10B还包括：沟道区16B，设置在杂质区14Ba与杂质区14Bb之间的(或LDD区15Ba与LDD区15Bb之间的)区域中且在栅极电极12B下方；以及杂质区17B，设置在沟道区16B下方。例如，沟道区16B是有意不掺杂杂质的非掺杂区。杂质区17B是包含具有p型或n型导电类型的浓度高于沟道区16B的浓度的杂质(导电类型与杂质区14Ba和杂质区14Bb的导电类型不同的杂质)的区域。例如，杂质区17B位于比杂质区14Ba和杂质区14Bb浅的区域。
极低泄漏晶体管10B的栅极电极12B形成为具有的栅极长度大于低泄漏晶体管10A的栅极电极12A的栅极长度。从而，获得截止电流Ioff的特定减小效果(图3)。
另外，极低泄漏晶体管10B的栅极绝缘膜11B形成为具有的厚度大于低泄漏晶体管10A的栅极绝缘膜11A的厚度。而且，极低泄漏晶体管10B的杂质区17B形成为具有的浓度低于低泄漏晶体管10A的杂质区17A的浓度。低泄漏晶体管10A与具有由上文图8中的曲线A6表示的特性的晶体管对应，且极低泄漏晶体管10B与具有由上文图8中的曲线B6表示的特性的晶体管对应。
例如，具有如上所述的构造的低泄漏晶体管10A和极低泄漏晶体管10B连接至相同的电源电压Vdd(工作电压)，诸如1.0V或更低。例如单个Vbb生成电路20用于低泄漏晶体管10A与极低泄漏晶体管10B之间共用的阱区6，且相同的体偏压Vbb施加于阱区6。当低泄漏晶体管10A具有由上文图8中的曲线A6表示的特性且极低泄漏晶体管10B具有由上文图8中的曲线B6表示的特性时，与上文图8对应的体偏压Vbb施加于阱区6。在图9中，施加于栅极电极12A和12B的电压由Vg表示，施加于共用的阱区6的电压由Vbb表示，施加于杂质区14Aa和14Ba的电压由Vs表示，且施加于杂质区14Ab和14Bb的电压由Vd表示。
在半导体器件1a中，如上所述，使极低泄漏晶体管10B的栅极绝缘膜11B比低泄漏晶体管10A的栅极绝缘膜11A厚。而且，极低泄漏晶体管10B的杂质区17B具有的浓度低于低泄漏晶体管10A的杂质区17A的浓度。从而，低泄漏晶体管10A的截止电流Ioff抑制得较低，且极低泄漏晶体管10B的截止电流Ioff抑制得进一步较低，而且使获得最小截止电流Ioff的体偏压Vbb在其间共用。根据半导体器件1a，变得可以实现以低电压(诸如1.0V或更低)工作，且通过像这样实现低电压工作且进一步通过体偏压Vbb的共用，变得可以有效地抑制功耗。
在本文中，示出了具有由上文图8中的曲线A6表示的特性的低泄漏晶体管10A和具有由上文图8中的曲线B6表示的特性的极低泄漏晶体管10B的混合安装。混合安装的晶体管的组合不限于这个示例，如果一个晶体管具有的栅极绝缘膜比另一个晶体管的厚，且进一步使设置在一个晶体管中的沟道区下方的杂质区具有的浓度比另一个晶体管的低，使截止电流Ioff彼此不同以使最佳体偏压Vbb在它们之间变为共同的。这种晶体管组合提供与上述相同的效果。
另外，当就布局(电路面积)而言允许时，混合安装在半导体衬底2上的极低泄漏晶体管10B、低泄漏晶体管10A等的每一个的栅极长度可以增大。可选择地，具有增大的栅极长度的晶体管可以与极低泄漏晶体管10B、低泄漏晶体管10A等混合安装在半导体衬底2上。通过增大的栅极长度实现截止电流Ioff的减小(图3)。
混合安装的晶体管可以包括这样的晶体管，其中：栅极绝缘膜的厚度、设置在沟道区下方的杂质区的剂量以及栅极长度的任一项改变，从而使截止电流Ioff彼此不同以使最佳体偏压Vbb在它们之间变为共同的。
接下来，将说明第二实施例。
在本文中，具有如上所述的构造的晶体管的应用示例将作为第二实施例进行说明。
图10至图31示出根据第二实施例的半导体器件的制造方法的示例。图10至图31的每一个示意性地示出根据第二实施例的半导体器件的每一制造步骤的示例中的相关部件的横截面。在下文中，将说明每一个制造步骤。
图10示出根据第二实施例的半导体器件的第一制造步骤的示例。
在本示例中，在半导体衬底2上混合安装n沟道型晶体管(标准晶体管)30A(图31)、具有的截止电流Ioff低于标准晶体管30A的n沟道型极低泄漏晶体管40A(图31)以及n沟道型I/O晶体管50A(图31)。另外，在本示例中，在同一半导体衬底2上混合安装p沟道型标准晶体管30B(图31)、具有的截止电流Ioff低于标准晶体管30B的p沟道型极低泄漏晶体管40B(图31)以及p沟道型I/O晶体管50B(图31)。
首先，制备半导体衬底2。例如，p型硅衬底制备为半导体衬底2。在制备的半导体衬底2上形成如图10所示的抗蚀剂图案5a。抗蚀剂图案5a覆盖I/O晶体管50A的元件区50Aa、I/O晶体管50B的元件区50Ba、极低泄漏晶体管40B的元件区40Ba以及标准晶体管30B的元件区30Ba。抗蚀剂图案5a在包括极低泄漏晶体管40A的元件区40Aa和标准晶体管30A的元件区30Aa的区域(n沟道型晶体管的元件区)中具有开口。像这样通过将抗蚀剂图案5a用作掩模，进行n型杂质注入，在半导体衬底2中包括元件区40Aa和元件区30Aa的区域中形成n型嵌入层7。例如，通过在加速度能量为700keV、剂量为1.5x1013cm-3的条件下注入磷光体(P)进行形成n型嵌入层7的杂质注入。在杂质注入之后去除抗蚀剂图案5a。
要注意，在该杂质注入之前(在形成抗蚀剂图案5a之前)，可以在半导体衬底2上形成氧化物膜(诸如氧化硅膜)(未示出)作为其保护膜。
图11示出根据第二实施例的半导体器件的第二制造步骤的示例。
在形成n型嵌入层7之后，如图11所示，形成抗蚀剂图案5b。抗蚀剂图案5b覆盖元件区50Aa、元件区50Ba、元件区40Ba以及元件区30Ba，且在元件区40Aa和元件区30Aa中具有开口。通过将该抗蚀剂图案5b用作掩模，进行p型杂质注入，且共用的p型阱区6a、以及p型杂质区47A和p型杂质区37A形成在半导体衬底2中的元件区40Aa和元件区30Aa中。p型杂质区47A是n沟道型极低泄漏晶体管40A中设置在沟道区46A(图31)下方的具有相对高浓度的区域。p型杂质区37A是n沟道型标准晶体管30A中设置在沟道区36A(图31)下方的具有相对高浓度的区域。
例如，在以下条件下进行形成p型阱区6a、p型杂质区47A以及p型杂质区37A的杂质注入。在加速度能量为135keV和剂量为4x1013cm-3的条件下注入硼(B)。在加速度能量为30keV和剂量为5x1014cm-3的条件下注入锗(Ge)。在加速度能量为5keV和剂量为5x1014cm-3的条件下注入碳(C)。在加速度能量为20keV和剂量为6x1012cm-3的条件下注入硼。在加速度能量为10keV和剂量为1x1012cm-3的条件下注入氟化硼(BF或BF2)。通过在各个条件下注入这些杂质，在半导体衬底2中形成p型阱区6a、p型杂质区47A以及p型杂质区37A。在本文中，通过注入锗和碳，防止p型杂质区47A和p型杂质区37A中包含的p型杂质扩散到下部区域和上部区域。在杂质注入之后去除抗蚀剂图案5b。
图12示出根据第二实施例的半导体器件的第三制造步骤的示例。
在形成p型阱区6a、p型杂质区47A以及p型杂质区37A之后，如图12所示，形成抗蚀剂图案5c。抗蚀剂图案5c覆盖元件区50Aa、元件区40Aa、元件区50Ba、元件区40Ba以及元件区30Ba，且在元件区30Aa中具有开口。通过将该抗蚀剂图案5c用作掩模，额外地进行p型杂质注入，且使元件区30Aa中的p型杂质区37A具有进一步较高的浓度。例如，通过在加速度能量为10keV和剂量为4x1012cm-3的条件下注入氟化硼进行其杂质注入。从而，在标准晶体管30A的元件区30Aa中，形成p型杂质区37A，其具有的浓度高于极低泄漏晶体管40A的元件区40Aa中的p型杂质区47A的浓度。在杂质注入之后去除抗蚀剂图案5c。
图13示出根据第二实施例的半导体器件的第四制造步骤的示例。
在通过额外注入形成p型杂质区37A之后，如图13所示，形成抗蚀剂图案5d。抗蚀剂图案5d覆盖元件区50Ba、元件区50Aa、元件区40Aa以及元件区30Aa，且在元件区40Ba和元件区30Ba中具有开口。通过将该抗蚀剂图案5d用作掩模，进行n型杂质注入，且共用的n型阱区6b、以及n型杂质区47B和n型杂质区37B形成在半导体衬底2中的元件区40Ba和元件区30Ba中。n型杂质区47B是设置在p沟道型极低泄漏晶体管40B的沟道区46B下方(图31)的具有相对高浓度的区域。n型杂质区37B是设置在p沟道型标准晶体管30B的沟道区36B下方(图31)的具有相对高浓度的区域。
例如，在以下条件下进行形成n型阱区6b、n型杂质区47B以及n型杂质区37B的杂质注入。在加速度能量为330keV和剂量为3x1013cm-3的条件下注入磷。在加速度能量为130keV和剂量为6x1012cm-3的条件下注入锑(Sb)。在加速度能量为80keV和剂量为1x1013cm-3的条件下注入锑。在加速度能量为20keV和剂量为3x1012cm-3的条件下注入锑。通过在各个条件下注入这些杂质，在半导体衬底2中形成n型阱区6b、n型杂质区47B以及n型杂质区37B。在杂质注入之后去除抗蚀剂图案5d。
图14示出根据第二实施例的半导体器件的第五制造步骤的示例。
在形成n型阱区6b、n型杂质区47B以及n型杂质区37B之后，如图14所示，形成抗蚀剂图案5e。抗蚀剂图案5e覆盖元件区50Ba、元件区40Ba、元件区50Aa、元件区40Aa以及元件区30Aa，且在元件区30Ba中具有开口。通过将该抗蚀剂图案5e用作掩模，额外地进行n型杂质注入，且使元件区30Ba中的n型杂质区37B具有进一步较高的浓度。例如，通过在加速度能量为20keV和剂量为3x1012cm-3的条件下注入锑进行其杂质注入。从而，在标准晶体管30B的元件区30Ba中形成具有的浓度高于极低泄漏晶体管40B的元件区40Ba中的n型杂质区47B的浓度的n型杂质区37B。在杂质注入之后去除抗蚀剂图案5e。
图15示出根据第二实施例的半导体器件的第六制造步骤的示例。
在通过额外注入形成n型杂质区37B之后，在半导体衬底2上外延生长半导体材料。例如，当硅衬底用作半导体衬底2时，在半导体衬底2上外延生长膜厚度为25nm的作为相同种类的半导体材料的硅。通过这种外延生长，如图15所示，半导体层8(非掺杂层)形成在元件区40Aa中的p型杂质区47A、元件区30Aa中的p型杂质区37A、元件区40Ba中的n型杂质区47B以及元件区30Ba中的n型杂质区37B上。在本半导体层8中，形成极低泄漏晶体管40A和40B的各个沟道区46A和46B，且形成标准晶体管30A和30B的各个沟道区36A和36B。要注意，半导体层8也同样通过外延生长形成在元件区50Aa和元件区50Ba中。在本文中，假设半导体层8与半导体衬底2合为一体(半导体层8作为半导体衬底2的一部分)来进行说明。
要注意，当在半导体衬底2上形成氧化物膜等构成的保护膜时，在去除该保护膜之后形成半导体层8。
在形成半导体层8之后，如图15所示，形成元件隔离区3，以限定元件区50Aa、元件区40Aa、元件区30Aa、元件区50Ba、元件区40Ba以及元件区30Ba。
图16示出根据第二实施例的半导体器件的第七制造步骤的示例。
在形成元件隔离区3之后，如图16所示，形成在元件区50Aa中具有开口的抗蚀剂图案5f，且通过将该抗蚀剂图案5f用作掩模进行p型杂质注入以在半导体衬底2中的元件区50Aa形成p型阱区6c。例如，通过在加速度能量为150keV和剂量为3x1013cm-3的条件下注入硼以及在加速度能量为15keV和剂量为3x1012cm-3的条件下注入氟化硼进行形成p型阱区6c的杂质注入。在该p型阱区6c中形成I/O晶体管50A的沟道区56A。在杂质注入之后去除抗蚀剂图案5f。
在本文中，在该杂质注入之前(在形成抗蚀剂图案5f之前)，可以在半导体层8上形成氧化物膜(诸如氧化硅膜)(未示出)作为其保护膜。
图17示出根据第二实施例的半导体器件的第八制造步骤的示例。
在形成p型阱区6c之后，如图17所示，形成在元件区50Ba中具有开口的抗蚀剂图案5h，且通过将该抗蚀剂图案5h用作掩模进行n型杂质注入以在半导体衬底2中的元件区50Ba形成n型阱区6d。例如，通过在加速度能量为360keV和剂量为1x1013cm-3的条件下注入磷以及在加速度能量为100keV和剂量为1x1012cm-3的条件下注入砷化物进行形成n型阱区6d的杂质注入。在该n型阱区6d中形成I/O晶体管50B的沟道区56B。在杂质注入之后去除抗蚀剂图案5h。
图18示出根据第二实施例的半导体器件的第九制造步骤的示例。
在形成n型阱区6d之后，如图18所示，在元件区50Aa、元件区40Aa、元件区30Aa、元件区50Ba、元件区40Ba以及元件区30Ba的表面上形成氧化物膜9。例如，通过使用热氧化法形成膜厚度为5nm的氧化物膜9。
当在半导体层8上形成氧化物膜等构成的保护膜时，在去除其之后形成氧化物膜9。
图19示出根据第二实施例的半导体器件的第十制造步骤的示例，以及图20示出根据第二实施例的半导体器件的第十一制造步骤的示例。
在形成氧化物膜9之后，如图19所示，形成在元件区40Aa、元件区30Aa、元件区40Ba以及元件区30Ba中具有开口的抗蚀剂图案5i，通过将该抗蚀剂图案5i用作掩模进行蚀刻去除氧化物膜9的一部分。然后，在去除抗蚀剂图案5i之后，例如，通过使用热氧化法进行再氧化。通过这种再氧化，如图20所示，例如在元件区40Aa、元件区30Aa、元件区40Ba以及元件区30Ba中形成膜厚度为4nm的氧化物膜9。通过这种再氧化，在元件区50Aa和元件区50Ba中形成膜厚度增大的氧化物膜9。
图21示出根据第二实施例的半导体器件的第十二制造步骤的示例，以及图22示出根据第二实施例的半导体器件的第十三制造步骤的示例。
随后，如图21所示，形成在元件区30Aa和元件区30Ba中具有开口的抗蚀剂图案5j，且通过将该抗蚀剂图案5j用作掩模进行蚀刻去除氧化物膜9的一部分。然后，在去除抗蚀剂图案5j之后，例如，通过使用热氧化法进行再氧化。通过这种再氧化，如图22所示，例如，在元件区30Aa和元件区30Ba中形成膜厚度为1.8nm的氧化物膜9。通过这种再氧化，在元件区40Aa和元件区40Ba中形成膜厚度增大的氧化物膜9，且在元件区50Aa和元件区50Ba中形成膜厚度进一步增大的氧化物膜9。
从而，形成I/O晶体管50A和50B各自的栅极绝缘膜51A和51B、极低泄漏晶体管40A和40B各自的栅极绝缘膜41A和41B以及标准晶体管30A和30B各自的栅极绝缘膜31A和31B。栅极绝缘膜51A和51B的厚度最大，栅极绝缘膜31A和31B的厚度最小，以及栅极绝缘膜41A和41B在其间具有厚度。极低泄漏晶体管40A的元件区40Aa中的栅极绝缘膜41A形成得比标准晶体管30A的元件区30Aa中的栅极绝缘膜31A厚。极低泄漏晶体管40B的元件区40Ba中的栅极绝缘膜41B形成得比标准晶体管30B的元件区30Ba中的栅极绝缘膜31B厚。
图23示出根据第二实施例的半导体器件的第十四制造步骤的示例。
在形成栅极绝缘膜51A和51B、栅极绝缘膜41A和41B以及栅极绝缘膜31A和31B之后，如图23所示，形成具有预定膜厚度(例如，100nm)的多晶硅(其为栅极电极材料)，且进行其图案化。从而，在元件区50Aa中的栅极绝缘膜51A上形成I/O晶体管50A的栅极电极52A。在元件区40Aa中的栅极绝缘膜41A上形成极低泄漏晶体管40A的栅极电极42A。在元件区30Aa中的栅极绝缘膜31A上形成标准晶体管30A的栅极电极32A。在元件区50Ba中的栅极绝缘膜51B上形成I/O晶体管50B的栅极电极52B。在元件区40Ba中的栅极绝缘膜41B上形成极低泄漏晶体管40B的栅极电极42B。在元件区30Ba中的栅极绝缘膜31B上形成标准晶体管30B的栅极电极32B。
在本示例中，栅极电极52A和52B具有最大栅极长度，栅极电极32A和32B具有最小栅极长度，且栅极电极42A和42B在其间具有栅极长度。使极低泄漏晶体管40A中的栅极电极42A的栅极长度大于标准晶体管30A的栅极电极32A的栅极长度。使极低泄漏晶体管40B中的栅极电极42B的栅极长度大于标准晶体管30B的栅极电极32B的栅极长度。
图24示出根据第二实施例的半导体器件的第十五制造步骤的示例，以及图25示出根据第二实施例的半导体器件的第十六制造步骤的示例。
在形成栅极电极52A和52B、栅极电极42A和42B以及栅极电极32A和32B之后，如图24所示，形成在元件区50Aa中具有开口的抗蚀剂图案5k，且通过将该抗蚀剂图案5k用作掩模进行n型杂质注入。通过这种杂质注入，在半导体衬底2中的元件区50Aa中的栅极电极52A的两侧形成n型LDD区55Aa和n型LDD区55Ab。例如，通过在加速度能量为35keV以及剂量为3x1013cm-3的条件下注入磷进行形成n型LDD区55Aa和n型LDD区55Ab的杂质注入。在杂质注入之后去除抗蚀剂图案5k。
随后，如图25所示，形成在元件区50Ba中具有开口的抗蚀剂图案5m，且通过将该抗蚀剂图案5m用作掩模进行p型杂质注入。通过这种杂质注入，在半导体衬底2中的元件区50Ba中的栅极电极52B的两侧形成p型LDD区55Ba和p型LDD区55Bb。例如，通过在加速度能量为2keV、剂量为3x1013cm-3的条件下注入硼进行形成p型LDD区55Ba和p型LDD区55Bb的杂质注入。在杂质注入之后去除抗蚀剂图案5m。
图26示出根据第二实施例的半导体器件的第十七制造步骤的示例，以及图27示出根据第二实施例的半导体器件的第十八制造步骤的示例。
如图26所示，形成在元件区40Aa中具有开口的抗蚀剂图案5n，且通过将该抗蚀剂图案5n用作掩模进行n型杂质注入。通过这种杂质注入，在半导体衬底2中的元件区40Aa中的栅极电极42A的两侧形成n型LDD区45Aa和n型LDD区45Ab。例如，通过在加速度能量为1.5keV以及剂量为2x1014cm-3的条件下注入砷化物进行形成n型LDD区45Aa和n型LDD区45Ab的杂质注入。在杂质注入之后去除抗蚀剂图案5n。
随后，如图27所示，形成在元件区40Ba中具有开口的抗蚀剂图案5p，且通过将该抗蚀剂图案5p用作掩模进行p型杂质注入。通过这种杂质注入，在半导体衬底2中的元件区40Ba中的栅极电极42B的两侧形成p型LDD区45Ba和p型LDD区45Bb。例如，通过在加速度能量为0.5keV以及剂量为1x1014cm-3的条件下注入硼进行形成p型LDD区45Ba和p型LDD区45Bb的杂质注入。在杂质注入之后去除抗蚀剂图案5p。
图28示出根据第二实施例的半导体器件的第十九制造步骤的示例，以及图29示出根据第二实施例的半导体器件的第二十制造步骤的示例。
如图28所示，形成在元件区30Aa中具有开口的抗蚀剂图案5q，且通过将该抗蚀剂图案5q用作掩模进行n型杂质注入。通过这种杂质注入，在半导体衬底2中的元件区30Aa中的栅极电极32A的两侧形成n型LDD区35Aa和n型LDD区35Ab。例如，通过在例如加速度能量为1.5keV以及剂量为1x1015cm-3的条件下注入砷化物进行形成n型LDD区35Aa和n型LDD区35Ab的杂质注入。在杂质注入之后去除抗蚀剂图案5q。
随后，如图29所示，形成在元件区30Ba中具有开口的抗蚀剂图案5r，且通过将该抗蚀剂图案5r用作掩模进行p型杂质注入。通过这种杂质注入，在半导体衬底2中的元件区30Ba中的栅极电极32B的两侧形成p型LDD区35Ba和p型LDD区35Bb。例如，在以下条件下进行形成p型LDD区35Ba和p型LDD区35Bb的杂质注入。在加速度能量为2keV以及剂量为1x1015cm-3的条件下注入锗。在加速度能量为2keV以及剂量为3x1014cm-3的条件下注入氟。在加速度能量为0.5keV以及剂量为4x1014cm-3的条件下注入硼。在杂质注入之后去除抗蚀剂图案5r。
图30示出根据第二实施例的半导体器件的第二十一制造步骤的示例。
在上述步骤之后，在半导体衬底2上形成绝缘膜。例如，厚度为70nm的氧化硅膜形成为绝缘膜。然后，回蚀刻形成的绝缘膜。从而，在元件区50Aa中的栅极电极52A的侧壁形成侧壁绝缘膜53A，在元件区40Aa中的栅极电极42A的侧壁形成侧壁绝缘膜43A，且在元件区30Aa中的栅极电极32A的侧壁形成侧壁绝缘膜33A。在元件区50Ba中的栅极电极52B的侧壁形成侧壁绝缘膜53B，在元件区40Ba中的栅极电极42B的侧壁形成侧壁绝缘膜43B，且在元件区30Ba中的栅极电极32B的侧壁形成侧壁绝缘膜33B。
图31示出根据第二实施例的半导体器件的第二十二制造步骤的示例(根据第二实施例的半导体器件的构造示例)。
在形成侧壁绝缘膜53A和53B、侧壁绝缘膜43A和43B以及侧壁绝缘膜33A和33B之后，通过将这些侧壁绝缘膜用作掩模(在其一些部分中)来进行杂质注入。从而，如图31所示，形成n型杂质区54Aa和n型杂质区54Ab、n型杂质区44Aa和n型杂质区44Ab以及n型杂质区34Aa和n型杂质区34Ab。另外，如图31所示，形成p型杂质区54Ba和p型杂质区54Bb、p型杂质区44Ba和p型杂质区44Bb以及p型杂质区34Ba和p型杂质区34Bb。
例如，形成覆盖元件区50Ba、元件区40Ba以及元件区30Ba且在元件区50Aa、元件区40Aa以及元件区30Aa中具有开口的抗蚀剂图案，并且然后进行n型杂质注入。从而，在块(lump)中形成n型杂质区54Aa和n型杂质区54Ab、n型杂质区44Aa和n型杂质区44Ab以及n型杂质区34Aa和n型杂质区34Ab。
另外，形成覆盖元件区50Aa、元件区40Aa以及元件区30Aa且在元件区50Ba、元件区40Ba以及元件区30Ba中具有开口的抗蚀剂图案，并且然后进行p型杂质注入。从而，在块中形成p型杂质区54Ba和p型杂质区54Bb、p型杂质区44Ba和p型杂质区44Bb以及p型杂质区34Ba和p型杂质区34Bb。
这些杂质区分别用作I/O晶体管50A和50B、极低泄漏晶体管40A和40B以及标准晶体管30A和30B中的源极区或漏极区。
可以单独地设定这些杂质区的每一个中的杂质的种类、杂质浓度以及杂质浓度分布，并且，在这种情况下，例如，使用以下方法。
即，凭借形成在元件区50Aa中具有开口的抗蚀剂图案并注入n型杂质，在元件区50Aa中形成n型杂质区54Aa和n型杂质区54Ab。另外，凭借形成在元件区50Ba中具有开口的抗蚀剂图案并注入p型杂质，在元件区50Ba中形成p型杂质区54Ba和p型杂质区54Bb。
同样地，凭借形成在元件区40Aa中具有开口的抗蚀剂图案并注入n型杂质，在元件区40Aa中形成n型杂质区44Aa和n型杂质区44Ab。另外，凭借形成在元件区40Ba中具有开口的抗蚀剂图案并注入p型杂质，在元件区40Ba中形成p型杂质区44Ba和p型杂质区44Bb。
同样地，凭借形成在元件区30Aa中具有开口的抗蚀剂图案并注入n型杂质，在元件区30Aa中形成n型杂质区34Aa和n型杂质区34Ab。另外，凭借形成在元件区30Ba中具有开口的抗蚀剂图案并注入p型杂质，在元件区30Ba中形成p型杂质区34Ba和p型杂质区34Bb。
通过上述步骤，如图31所示，获得在共用的半导体衬底2上混合安装有I/O晶体管50A和50B、极低泄漏晶体管40A和40B以及标准晶体管30A和30B的半导体器件1b。例如，获得混合安装有工作电压为3.3V的I/O晶体管50A和50B、工作电压为0.5V至0.9V的极低泄漏晶体管40A和40B以及工作电压为0.5V至1.2V的标准晶体管30A和30B的半导体器件1b。在那之后，进行硅化物形成、层间绝缘膜形成、插塞形成、包括导体部(诸如布线和通孔)的上部布线层的形成等。
凭借将n沟道型的极低泄漏晶体管40A和标准晶体管30A连接到同一电源且将p沟道型的极低泄漏晶体管40B和标准晶体管30B连接到同一电源，例如连接到低电压电源(诸如1.0V或更低)来使半导体器件1b工作。
另外，在半导体器件1b中，如图31所示，形成电连接至p型阱区6a的p型分接头区61、电连接至n型嵌入层7的n型分接头区62以及电连接至n型阱区6b的n型分接头区63的每一个。
预定电压从p型分接头区61施加到p型阱区6a，预定电压从n型分接头区62施加到n型嵌入层7。p型阱区6a在n沟道型的极低泄漏晶体管40A与标准晶体管30A之间是共用的，且共用的体偏压Vbb施加到极低泄漏晶体管40A和标准晶体管30A。
另外，预定电压从n型分接头区63施加到n型阱区6b。n型阱区6b在p沟道型的极低泄漏晶体管40B与标准晶体管30B之间是共用的，且共用的体偏压Vbb施加到极低泄漏晶体管40B和标准晶体管30B。
在半导体器件1b中，n沟道型极低泄漏晶体管40A的栅极绝缘膜41A形成得比n沟道型标准晶体管30A的栅极绝缘膜31A厚。而且，n沟道型极低泄漏晶体管40A的p型杂质区47A形成为具有的浓度低于n沟道型标准晶体管30A的p型杂质区37A的浓度。从而，与标准晶体管30A相比，实现具有充分低的截止电流Ioff的极低泄漏晶体管40A。
同样地，在半导体器件1b中，p沟道型极低泄漏晶体管40B的栅极绝缘膜41B形成得比p沟道型标准晶体管30B的栅极绝缘膜31B厚。而且，p沟道型极低泄漏晶体管40B的n型杂质区47B形成为具有的浓度低于p沟道型标准晶体管30B的n型杂质区37B的浓度。从而，与标准晶体管30B相比，实现具有充分低的截止电流Ioff的极低泄漏晶体管40B。
通过采用上述构造，可以实现具有低功耗且能够减小截止电流Ioff、使体偏压Vbb共用且以低工作电压(诸如1.0V或更低)工作的半导体器件1b。
接下来，将说明第三实施例。
图32示出根据第三实施例的半导体器件的构造示例。图32在根据第三实施例的半导体器件的示例中示意性地示出相关部件的横截面。
图32所示的半导体器件1c具有使n沟道型I/O晶体管50A的栅极绝缘膜51A的厚度和极低泄漏晶体管40A的栅极绝缘膜41A的厚度相同或基本相同的构造。类似地，半导体器件1c具有使p沟道型I/O晶体管50B的栅极绝缘膜51B的厚度和极低泄漏晶体管40B的栅极绝缘膜41B的厚度相同或基本相同的构造。半导体器件1c在这一点上与根据第二实施例的半导体器件1b不同。使其它构造与根据第二实施例的半导体器件1b的那些相同。
而且，在本半导体器件1c中，与标准晶体管30A相比，实现具有充分低的截止电流Ioff的极低泄漏晶体管40A，并且与标准晶体管30B相比，实现具有充分低的截止电流Ioff的极低泄漏晶体管40B。实现具有低功耗且能够以低工作电压(诸如1.0V或更低)工作的半导体器件1c。
例如，半导体器件1c的制造如下进行。首先，进行在上述第二实施例中描述的图10至图17的步骤。随后，根据图18中的步骤的示例，在元件区50Aa、元件区40Aa、元件区30Aa、元件区50Ba、元件区40Ba以及元件区30Ba的表面上形成具有预定厚度的氧化物膜9。然后，根据图21中的步骤的示例，在选择去除形成在元件区30Aa和元件区30Ba中的氧化物膜9之后，根据图22中的步骤的示例，进行再氧化。从而，在元件区50Aa和元件区40Aa中形成具有等同厚度的栅极绝缘膜51A和栅极绝缘膜41A，在元件区50Ba和元件区40Ba中形成具有等同厚度的栅极绝缘膜51B和栅极绝缘膜41B。栅极绝缘膜31A和栅极绝缘膜31B形成得比元件区30Aa和元件区30Ba中的上述厚度薄。在那之后，进行根据图23至图31中的示例的步骤，从而如图32所示，获得半导体器件1c。
如在半导体器件1c中，可以通过使栅极绝缘膜51A和栅极绝缘膜41A的厚度彼此等同且使栅极绝缘膜51B和栅极绝缘膜41B的厚度彼此等同减少制造步骤的数量。
接下来，将说明第四实施例。
图33示出根据第四实施例的半导体器件的构造示例。图33在根据第四实施例的半导体器件的示例中示意性地示出相关部件的横截面。
在图33所示的半导体器件1d中，栅极长度大于n沟道型极低泄漏晶体管40A的栅极长度的晶体管40C以及栅极长度大于n沟道型标准晶体管30A的栅极长度的晶体管30C进一步混合安装在半导体衬底2上。半导体器件1d在这一点上与根据上述第二实施例的半导体器件1b不同。其它构造与根据上述第二实施例的半导体器件1b的那些相同。
晶体管40C具有形成为具有的栅极长度大于n沟道型极低泄漏晶体管40A的栅极电极42A的栅极长度的栅极电极42C。在图33中，栅极电极42A的栅极长度由Lg1表示，而栅极电极42C的栅极长度由Lg2(>Lg1)表示。其它构造与极低泄漏晶体管40A的那些相同。以此方式，通过设置具有的栅极长度较大的栅极电极42C，实现了使截止电流Ioff从极低泄漏晶体管40A的截止电流Ioff进一步减小的晶体管40C(最小泄漏晶体管)(图3等)。
晶体管30C具有形成为具有的栅极长度大于n沟道型标准晶体管30A的栅极电极32A的栅极长度的栅极电极32C。在图33中，栅极电极32A的栅极长度由Lg3表示，而栅极电极32C的栅极长度由Lg4(>Lg3)表示。其它构造与标准晶体管30A的那些相同。以此方式，通过设置栅极长度较大的栅极电极32C，实现了使截止电流Ioff从标准晶体管30A的截止电流Ioff进一步减小的晶体管30C(低泄漏晶体管)(图3等)。
晶体管40C与极低泄漏晶体管40A同时形成，且晶体管30C与标准晶体管30A同时形成。
晶体管40C和晶体管30C连接至同一电源(例如，1.0V或更低的低电压电源)从而与极低泄漏晶体管40A和标准晶体管30A一起工作。另外，共用的体偏压Vbb施加到晶体管40C和晶体管30C的p型阱区6a连同极低泄漏晶体管40A和标准晶体管30A的p型阱区6a。
要注意，虽然图33示出了晶体管40C和晶体管30C两者都进一步混合安装在半导体衬底2上用于半导体器件1c的构造的情况，然而它们中的任一个可以被混合安装。
另外，如上述第三实施例中描述的，可以使n沟道I/O晶体管50A的栅极绝缘膜51A的厚度、以及极低泄漏晶体管40A的栅极绝缘膜41A的厚度、和栅极长度增大的晶体管40C的栅极绝缘膜41A的厚度彼此等同。
另外，图33省略了p沟道型晶体管的每一个的例示。同样地，可以在半导体衬底2上进一步混合安装栅极长度大于p沟道型极低泄漏晶体管40B的栅极长度的晶体管以及栅极长度大于p沟道型标准晶体管30B的栅极长度的晶体管。
根据所公开的技术，在沟道区下方包括杂质浓度高于沟道区的杂质区以控制阈值电压的晶体管中，变得可以将截止电流抑制得较低，并且变得可以实现包括将截止电流抑制得较低的这种晶体管的半导体器件。

Claims (12)

1.一种半导体器件，包括连接至第一电源的第一晶体管和第二晶体管，
所述第一晶体管包括：
第一栅极绝缘膜，设置在半导体衬底上方；
第一栅极电极，设置在所述第一栅极绝缘膜上方；
第一源极区和第一漏极区，在所述半导体衬底中分别设置在所述第一栅极电极的两侧，且包含第一导电类型的杂质；
第一沟道区，在所述半导体衬底中设置在所述第一源极区与所述第一漏极区之间；以及
第一杂质区，在所述半导体衬底中设置在所述第一沟道区下方，且包含与所述第一导电类型不同的第二导电类型的杂质，杂质浓度高于所述第一沟道区，以及
所述第二晶体管包括：
第二栅极绝缘膜，设置在所述半导体衬底上方；
第二栅极电极，设置在所述第二栅极绝缘膜上方；
第二源极区和第二漏极区，在所述半导体衬底中分别设置在所述第二栅极电极的两侧，且包含所述第一导电类型的杂质；
第二沟道区，在所述半导体衬底中设置在所述第二源极区与所述第二漏极区之间；以及
第二杂质区，在所述半导体衬底中设置在所述第二沟道区下方，且包含所述第二导电类型的杂质，杂质浓度高于所述第二沟道区，其中
所述第一栅极绝缘膜的厚度大于所述第二栅极绝缘膜的厚度；其中
所述第一晶体管具有第一特性，所述第一特性为：随着施加到所述半导体衬底的偏压的增大，第一亚阈值漏电流降低并且第一结漏电流增大；
所述第二晶体管具有第二特性，所述第二特性为：随着施加到所述半导体衬底的偏压的增大，第二亚阈值漏电流降低并且第二结漏电流增大；
在所述第一晶体管中，第一偏压施加到所述半导体衬底时的所述第一亚阈值漏电流和所述第一结漏电流的第一总和具有第一最小值；
在所述第二晶体管中，第二偏压施加到所述半导体衬底时的所述第二亚阈值漏电流和所述第二结漏电流的第二总和具有第二最小值；以及
所述第一总和的第一最小值小于所述第二总和的第二最小值。
2.根据权利要求1所述的半导体器件，其中：
包含在所述第一杂质区中的所述第二导电类型的杂质的浓度小于包含在所述第二杂质区中的所述第二导电类型的杂质的浓度。
3.根据权利要求1所述的半导体器件，其中：
所述第一电源的电压不高于1V。
4.根据权利要求1所述的半导体器件，其中：
共用的偏压施加到所述第一晶体管和所述第二晶体管的所述半导体衬底。
5.根据权利要求1所述的半导体器件，其中：
所述第一偏压和所述第二偏压相等。
6.根据权利要求1所述的半导体器件，其中：
所述第一晶体管和所述第二晶体管的所述半导体衬底包括共用阱区，所述共用阱区对于所述第一晶体管和所述第二晶体管来说是共用的，并且包含所述第二导电类型的杂质。
7.根据权利要求1所述的半导体器件，其中：
单个偏压生成电路电连接至所述第一晶体管和所述第二晶体管的所述半导体衬底。
8.根据权利要求1所述的半导体器件，还包括：第三晶体管，连接至第二电源，所述第二电源的电压高于所述第一电源的电压，
所述第三晶体管包括：
第三栅极绝缘膜，设置在所述半导体衬底上方，且所述第三栅极绝缘膜的厚度大于所述第一栅极绝缘膜的厚度；
第三栅极电极，设置在所述第三栅极绝缘膜上方；以及
第三源极区和第三漏极区，在所述半导体衬底中分别设置在所述第三栅极电极的两侧。
9.根据权利要求1所述的半导体器件，还包括：
第三杂质区，在所述半导体衬底中设置在所述第一源极区和所述第一漏极区的内侧，并且包含所述第一导电类型的杂质，其浓度低于所述第一源极区和所述第一漏极区的浓度；以及
第四杂质区，在所述半导体衬底中设置在所述第二源极区和所述第二漏极区的内侧，并且包含所述第一导电类型的杂质，其浓度低于所述第二源极区和所述第二漏极区的浓度；其中：
所述第一杂质区与所述第三杂质区、所述第一源极区和所述第一漏极区直接接触，以及
所述第二杂质区直接与所述第四杂质区、所述第二源极区和所述第二漏极区直接接触。
10.根据权利要求1所述的半导体器件，还包括第三晶体管，所述第三晶体管连接到第二电源，所述第二电源的电压高于所述第一电源的电压，
所述第三晶体管包括：
第三栅极绝缘膜，设置在所述半导体衬底上方，且所述第三栅极绝缘膜的厚度等于所述第一栅极绝缘膜的厚度；
第三栅极电极，设置在所述第三栅极绝缘膜上方；以及
第三源极区和第三漏极区，在所述半导体衬底中分别设置在所述第三栅极电极的两侧。
11.根据权利要求1所述的半导体器件，还包括第四晶体管，所述第四晶体管连接到所述第一电源；
所述第四晶体管包括：
第四栅极绝缘膜，设置在所述半导体衬底上方，且所述第四栅极绝缘膜的厚度等于所述第一栅极绝缘膜的厚度；
第四栅极电极，设置在所述第四栅极绝缘膜上方，并且所述第四栅极电极的栅极长度大于所述第一栅极电极的栅极长度；
第四源极区和第四漏极区，在所述半导体衬底中分别设置在所述第四栅极电极的两侧，并且包含所述第一导电类型的杂质；
第四沟道区，在所述半导体衬底中设置在所述第四源极区和所述第四漏极区之间，以及
第五杂质区，在所述半导体衬底中设置在所述第四沟道区下方，并且包含所述第二导电类型的杂质，所述第二导电类型的杂质的浓度高于所述第四沟道区。
12.根据权利要求1所述的半导体器件，还包括第五晶体管，所述第五晶体管连接到所述第一电源，
所述第五晶体管包括：
第五栅极绝缘膜，设置在所述半导体衬底上方，且所述第五栅极绝缘膜的厚度等于所述第二栅极绝缘膜的厚度；
第五栅极电极，设置在所述第五栅极绝缘膜的上方，且所述第五栅极电极的栅极长度大于所述第二栅极电极的长度；
第五源极区和第五漏极区，在所述半导体衬底中设置在所述第五栅极电极的两侧，并且包含所述第一导电类型的杂质；
第五沟道区，在所述半导体衬底中设置在所述第五源极区和所述第五漏极区之间，以及
第六杂质区，在所述半导体衬底中设置在所述第五沟道区下方，且包含所述第二导电类型的杂质，浓度大于所述第五沟道区。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463210A (zh) * 2020-04-08 2020-07-28 长江存储科技有限责任公司 一种外围电路及三维存储器
CN112018038B (zh) * 2020-10-27 2021-02-19 晶芯成(北京)科技有限公司 一种半导体器件的制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11798983B2 (en) 2021-07-19 2023-10-24 United Semiconductor Japan Co., Ltd. Semiconductor device with deeply depleted channel and manufacturing method thereof

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251982A (ja) * 1991-01-09 1992-09-08 Canon Inc Ｓｏｉ型薄膜トランジスタ
WO2002043117A2 (en) * 2000-11-22 2002-05-30 Thunderbird Technologies, Inc. Trench gate fermi-threshold field effect transistors and methods of fabricating the same
US20030102904A1 (en) * 2001-11-30 2003-06-05 Hitachi, Ltd. Semiconductor integrated circuit device
US20030117151A1 (en) * 2001-12-25 2003-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of checking semiconductor storage device
JP2003188351A (ja) * 2001-12-17 2003-07-04 Hitachi Ltd 半導体集積回路
US20030155585A1 (en) * 2002-02-20 2003-08-21 Canon Kabushiki Kaisha Semiconductor device and liquid jet apparatus using the same
JP2004039775A (ja) * 2002-07-02 2004-02-05 Nec Electronics Corp 半導体装置およびその製造方法
US20050056846A1 (en) * 2003-09-15 2005-03-17 Industrial Technology Research Institute Thin film transistor structure for a field emission display and the method for making the same
CN1790912A (zh) * 2004-11-01 2006-06-21 日本电气株式会社 半导体集成电路装置
JP2007335548A (ja) * 2006-06-14 2007-12-27 Seiko Instruments Inc Ｍｏｓ型電界効果トランジスタ
US20110180869A1 (en) * 2010-01-25 2011-07-28 Renesas Electronics Corporation Semiconductor device and method for production thereof
US20110248352A1 (en) * 2010-04-12 2011-10-13 Lucian Shifren Low power semiconductor transistor structure and method of fabrication thereof
JP2012079746A (ja) * 2010-09-30 2012-04-19 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US8648417B1 (en) * 2012-10-01 2014-02-11 O2Micor, Inc. LDMOS transistors with improved ESD capability
WO2014028433A1 (en) * 2012-08-13 2014-02-20 Texas Instruments Incorporated Mos transistors having reduced leakage well-substrate junctions
JP2014036137A (ja) * 2012-08-09 2014-02-24 Fuji Electric Co Ltd 半導体装置
US20140091397A1 (en) * 2012-10-02 2014-04-03 Fujitsu Semiconductor Limited Semiconductor integrated circuit device and method of manufacturing thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214527A (ja) 1998-01-23 1999-08-06 Toshiba Corp 半導体装置および半導体装置の製造方法
JP3439412B2 (ja) * 1999-09-17 2003-08-25 Ｎｅｃエレクトロニクス株式会社 集積回路装置、電子回路機器、回路製造方法
JP3744438B2 (ja) * 2002-02-22 2006-02-08 株式会社デンソー 半導体装置
JP4149980B2 (ja) * 2004-09-17 2008-09-17 シャープ株式会社 半導体製造装置の製造方法
JP5586819B2 (ja) 2006-04-06 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2008042059A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4739289B2 (ja) * 2007-07-31 2011-08-03 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5350815B2 (ja) * 2009-01-22 2013-11-27 株式会社東芝 半導体装置
US8273617B2 (en) * 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8610220B2 (en) * 2012-05-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
US9299698B2 (en) * 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US9041126B2 (en) * 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US9076775B2 (en) * 2013-09-04 2015-07-07 Qualcomm Incorporated System and method of varying gate lengths of multiple cores
US10835948B2 (en) * 2014-07-09 2020-11-17 The Boeing Company Adjustable retaining structure for a cradle fixture
US9473135B2 (en) * 2014-09-29 2016-10-18 Stmicroelectronics International N.V. Driver circuit including driver transistors with controlled body biasing

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251982A (ja) * 1991-01-09 1992-09-08 Canon Inc Ｓｏｉ型薄膜トランジスタ
WO2002043117A2 (en) * 2000-11-22 2002-05-30 Thunderbird Technologies, Inc. Trench gate fermi-threshold field effect transistors and methods of fabricating the same
US20030102904A1 (en) * 2001-11-30 2003-06-05 Hitachi, Ltd. Semiconductor integrated circuit device
JP2003188351A (ja) * 2001-12-17 2003-07-04 Hitachi Ltd 半導体集積回路
US20030117151A1 (en) * 2001-12-25 2003-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of checking semiconductor storage device
US20030155585A1 (en) * 2002-02-20 2003-08-21 Canon Kabushiki Kaisha Semiconductor device and liquid jet apparatus using the same
JP2004039775A (ja) * 2002-07-02 2004-02-05 Nec Electronics Corp 半導体装置およびその製造方法
US20050056846A1 (en) * 2003-09-15 2005-03-17 Industrial Technology Research Institute Thin film transistor structure for a field emission display and the method for making the same
CN1790912A (zh) * 2004-11-01 2006-06-21 日本电气株式会社 半导体集成电路装置
JP2007335548A (ja) * 2006-06-14 2007-12-27 Seiko Instruments Inc Ｍｏｓ型電界効果トランジスタ
US20110180869A1 (en) * 2010-01-25 2011-07-28 Renesas Electronics Corporation Semiconductor device and method for production thereof
US20110248352A1 (en) * 2010-04-12 2011-10-13 Lucian Shifren Low power semiconductor transistor structure and method of fabrication thereof
JP2012079746A (ja) * 2010-09-30 2012-04-19 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2014036137A (ja) * 2012-08-09 2014-02-24 Fuji Electric Co Ltd 半導体装置
WO2014028433A1 (en) * 2012-08-13 2014-02-20 Texas Instruments Incorporated Mos transistors having reduced leakage well-substrate junctions
US8648417B1 (en) * 2012-10-01 2014-02-11 O2Micor, Inc. LDMOS transistors with improved ESD capability
US20140091397A1 (en) * 2012-10-02 2014-04-03 Fujitsu Semiconductor Limited Semiconductor integrated circuit device and method of manufacturing thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463210A (zh) * 2020-04-08 2020-07-28 长江存储科技有限责任公司 一种外围电路及三维存储器
CN111463210B (zh) * 2020-04-08 2021-07-20 长江存储科技有限责任公司 一种外围电路及三维存储器
CN112018038B (zh) * 2020-10-27 2021-02-19 晶芯成(北京)科技有限公司 一种半导体器件的制备方法

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