WO2009133762A1 - 半導体装置 - Google Patents

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忠弘 大見
章伸 寺本
理人 黒田
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国立大学法人東北大学
財団法人国際科学振興財団
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Definitions

  • the present invention relates to a semiconductor device such as an IC or an LSI.
  • an inversion type transistor in which an inversion layer is formed in a channel region is widely used in semiconductor devices such as IC and LSI.
  • this transistor it is necessary to increase the impurity atom concentration in the channel region in order to suppress the short channel effect, which is greatly affected by the miniaturization of the transistor structure.
  • the variation in the threshold value of the transistor is caused by the variation in the impurity atom concentration in the channel region. Further, the variation in the threshold value of the transistor increases in inverse proportion to the square root of the channel area. For these reasons, the Inversion type transistor has a problem that the variation in the threshold value of the transistor due to the structure miniaturization cannot be suppressed, and the reliability of the LSI cannot be ensured.
  • Non-Patent Document 1 In order to operate an LSI composed of 1 trillion (10 12 ) transistors at a clock rate of 10 GHz so as not to cause any malfunction for 10 years, the power supply voltage and the threshold voltage are expressed by the following formula (1 It is pointed out that it is necessary to satisfy the relationship (Non-Patent Document 1).
  • V DD is the power supply voltage of the LSI
  • ⁇ Vth is the standard deviation of the threshold variation.
  • the absolute value of the electric field that can be applied to the gate insulating film is determined to be, for example, 8 MV / cm.
  • the power supply voltage applied to the gate electrode must be reduced along with the miniaturization of the gate insulating film, which becomes thinner as the structure becomes finer. Must-have.
  • the number of impurity atoms finally activated is an average of n in a certain region. Then, when there are a large number of regions, the number of impurity atoms contained in the region has a statistical variation according to a normal distribution having a standard deviation of ⁇ n, which is the square root of the average number. It is known.
  • the threshold value Vth of the transistor is generally given by the following equation (2).
  • ⁇ si [F / cm] is the dielectric constant of silicon
  • q [C] is an elementary charge quantity
  • N A [cm -3] an acceptor-type impurity atom concentration in the channel region
  • C ox [F / cm2] is This is the gate insulating film capacitance.
  • V fb [V] is a flat band voltage
  • ⁇ B [V] is a potential difference from an intermediate energy level to a Fermi level in silicon.
  • Equation (2) shows the threshold equation of an n-channel Inversion transistor.
  • N A is a donor-type impurity atom concentration N D [cm ⁇ 3 ]. Use.
  • V fb and ⁇ B are given by the following equations (3) and (4), respectively.
  • ⁇ m represents the work function of the gate electrode
  • ⁇ si represents the electron affinity of silicon
  • E g represents the silicon band gap in units of [V].
  • Q f is the charge contained in the gate insulating film, a charge density when it is assumed to be present in the interface between the silicon and the gate insulating film [C / cm 2].
  • n i in equation (4) is an intrinsic carrier density [cm -3].
  • the threshold value of the Inversion transistor is a function of the impurity atom concentration in the channel region.
  • the average impurity atom concentration in the channel region is N A [cm ⁇ 3 ]
  • the average number of impurity atoms contained in the channel region can be expressed by the following formula (5).
  • n channel is the average number of impurity atoms contained in the channel region [pieces]
  • L eff is the effective channel length [cm]
  • W eff is the effective channel width [cm]
  • N A + is the impurity atom concentration [cm ⁇ 3 ] when the number of impurity atoms is increased by the standard deviation
  • N A ⁇ is the impurity atom concentration when the number of impurity atoms is decreased by the standard deviation [ cm -3 ].
  • + Impurity atom concentration in the channel region is N A, or N A - each V th the threshold when was (N A +), V th (N A -) and if, in the variation of the threshold value
  • the standard deviation is given by the following equation (8).
  • Table 1 shows the effective channel length with respect to the miniaturized generation gate length L of the transistor, the power supply voltage of the Inversion transistor, the electrical equivalent oxide thickness (EOT), the average threshold, and the threshold given by equation (1).
  • the threshold value caused by the variation tolerance of the threshold value ( ⁇ V DD, inv / 23) given by the equation (1) and the variation of the impurity atom concentration for the miniaturized generation of the Inversion type transistor.
  • the standard deviation ⁇ Vth, inv of the variation in values is shown.
  • the power supply voltage of the Inversion transistor was a voltage until the electric field strength applied to the gate insulating film of the Inversion transistor reached 8 MV / cm.
  • the value of the effective channel width W eff is equal to the miniaturized generation L.
  • the standard deviation ⁇ Vth (here, Inversion) is used in generations after 45 nm, that is, generations smaller than 45 nm (that is, generations of 30 nm or 20 nm). Since it is a type transistor, it is expressed by ⁇ Vth, inv ) exceeding the threshold allowable value V DD / 23 (that is, V DD, inv / 23).
  • V DD / 23 that is, V DD, inv / 23
  • the performance requirement can be satisfied by variation in threshold value due to imperfection of the impurity control technology of the silicon wafer. I could not do it.
  • the Intrinsic transistor will be explained more specifically. Even if the impurity atom concentration of the silicon wafer is thoroughly suppressed, if there are a large number of transistors, a transistor having one impurity atom may appear in the channel region. There is sex. In this case, the threshold difference ⁇ V th, intrinsic between the transistor having no impurity atoms in the channel region and the transistor having one impurity atom is shown in Table 2 and FIG. As shown. In any generation, the difference in threshold ⁇ V th, intrinsic between a transistor having no impurity atom in the channel region and a transistor having one impurity atom is the power supply voltage (V DD, intrinsic in the intrinsic transistor). If a transistor having one impurity atom in the channel region is present in even one of the transistors constituting the LSI, malfunction will be caused.
  • V DD power supply voltage
  • the total channel region of the transistors in the chip is 0.286 cm 2 .
  • Table 3 shows that when a silicon wafer having a total concentration of n-type and p-type impurity atoms of 10 13 to 10 6 cm ⁇ 3 is used, a malfunction of an LSI included in each miniaturized generation chip is induced. The number of transistors in which one impurity atom is included in the channel region is shown.
  • an SOI Silicon on Insulator
  • the thickness of the SOI layer is 4 of the effective channel length. One-minute. Even if the impurity atom concentration of a practical silicon wafer is low, it is on the order of 10 12 cm ⁇ 3 , and it is impossible to suppress the number of transistors that induce malfunction in the LSI to one or less.
  • the present inventors have proposed an accumulation type transistor capable of increasing the gate voltage in Patent Document 1. However, even with such an accumulation type transistor, it has been found that the demand for variation in threshold value cannot be satisfied in a miniaturized generation of 32 nm or less.
  • the current component flowing through the channel region is changed to the current component flowing through the accumulation layer near the interface between the gate insulating film and silicon (I acc [A]) and a current component (I bulk [A]) that flows in a region other than the accumulation layer of the channel region.
  • V g [V] the gate voltage
  • I D [A] the gate voltage
  • W dep [cm] the silicon depletion layer width
  • T SOI [cm] the thickness of the SOI layer
  • N SOI the impurity atom concentration of the SOI layer.
  • D nbulk [cm 2 / s] is the electron diffusion coefficient in the region other than the vicinity of the interface between the gate insulating film and silicon in the channel region
  • N SOI [cm ⁇ 3 ] is the impurity atom concentration in the SOI layer
  • ⁇ [V -1] is the inverse of thermal energy
  • ⁇ (x) [V] is displaced impurity atom concentration at a depth of distance x from the gate insulating film of the potential of the Fermi level of silicon in N SOI bulk
  • V D [V ] Is the drain voltage
  • T acc [cm] is the storage layer width
  • D nacc [cm 2 / s] is the gate insulating film and silicon in the channel region
  • the electron diffusion coefficients n acc (0) and n acc (L) [cm ⁇ 3 ] in the region near the interface are the electron concentrations of the accumulation layer
  • the drain current changes exponentially with respect to the gate voltage. This is because the term exp ( ⁇ (V TSOI ⁇ (V g ⁇ V fb ))) in the equation (9) changes exponentially, and the term (n acc (0) ⁇ n This is because acc (L) / L) changes exponentially.
  • the drain current that changes depending on (T SOI ⁇ W Dep ) is proportional to the square of the gate voltage. Practically, it is desirable to set the threshold value in a region where the drain current exponentially changes with respect to the gate voltage. Therefore, here, the transistor having the threshold voltage in the region 2 is not considered. Shall.
  • an accumulation type transistor whose threshold voltage is in region 1 is a bulk current control type transistor (I bulk controlled), while an accumulation type transistor whose threshold voltage is in region 3 is an accumulation current control type. (I acc controlled) Accumulation type transistors are defined in the present invention.
  • the thickness T SOI and the impurity atom concentration N SOI combination of SOI layer a bulk current controlled (I bulk Controlled) type device, or stored current control It can be clearly seen whether it is an (I acc controlled) type device or a device having a threshold voltage in the region 2.
  • the vertical axis represents the SOI layer impurity concentration N SOI (cm ⁇ 3 ), the horizontal axis represents the SOI layer thickness T SOI (nm), and the device region for the combination of T SOI and N SOI is It is shown.
  • the threshold voltage a value ( ID / (W / L)) obtained by normalizing the drain current with the channel width and the channel length is generally 1 ⁇ A which is defined as a circuit threshold value.
  • the gate voltage of the hour is defined as a circuit threshold value.
  • Zone (a) corresponds to region 1 of the device represented by the above formula (9) (i.e., I bulk controlled accumulation type transistor), and zone (c) This corresponds to region 3 of the device (accumulation current control type (I acc controlled) accumulation type transistor) represented by the formula (11). Further, the zone (d) corresponds to the region 2 of the device represented by the formula (10).
  • a conventionally well-known Accumulation type transistor is an accumulation current control type Accumulation type transistor corresponding to the region 3, or a transistor having a threshold voltage in the region 2 that is practically difficult to use. .
  • the accumulation current control type accumulation type transistor will be described in more detail.
  • the threshold voltage of the accumulation current control type accumulation type transistor is when the gate voltage becomes V fb as shown in the following equation (12). .
  • Table 4 shows the effective channel length (L eff ) for transistor miniaturization generation, power supply voltage of accumulation current control type accumulation type transistor, electrical equivalent oxide thickness (EOT), average threshold value, equation (12) Threshold variation tolerance value of accumulation current control type accumulation type transistor given by N SOI , n channel , ⁇ n channel , n channel + ⁇ n channel , n channel - ⁇ n channel , impurity atom by standard deviation The standard deviation of the variation in threshold value caused by the variation in the impurity atom concentration N SOI + and N SOI ⁇ and the impurity atom concentration in the SOI layer when the number increases or decreases is shown.
  • the power supply voltage V DD, Iacc of the accumulation current control type accumulation transistor was set to a voltage until the electric field strength applied to the gate insulating film of the accumulation current control type accumulation transistor was 8 MV / cm.
  • the impurity atom concentration is too small in the miniaturized generation, and the average impurity atom concentration contained in the channel region is one in the 65 nm generation and later. It becomes the following.
  • the threshold variation is one-third of the power supply voltage. Is greatly exceeded.
  • inversion type transistors cannot satisfy the demand for variations in threshold values of transistors in LSI due to variations in impurity atom concentration after 45 nm, and intrinsic type transistors have a lack of technology for controlling the impurity atom concentration of wafers. Due to the completeness, the demand for variations in threshold values of transistors in LSI cannot be satisfied at any generation.
  • the accumulation current control type accumulation type transistor which is a generally known accumulation type transistor, a transistor whose threshold voltage falls in an undesired region in the transistor operation region is formed. For this reason, in the accumulation current control type accumulation type transistor, the average number of impurity atoms contained in the channel region is 1 or less in the miniaturization generation of 65 nm or less, and an LSI in the miniaturization generation of 45 nm or less is realized. In this case, the demand for variations in threshold values of transistors in the LSI could not be satisfied.
  • An object of the present invention is to provide a transistor that can suppress variation in threshold voltage to be low with respect to statistical variation in impurity atom concentration in a channel region.
  • Another object of the present invention is to provide a transistor that can increase the voltage swing applied to the gate electrode and increase the allowable value of variation in threshold voltage.
  • the inventors of the present invention have made it possible to statistically measure the impurity atom concentration in the channel region by setting the impurity atom concentration in the channel region to be relatively high and reducing the change in the threshold voltage with respect to the change in the impurity atom concentration.
  • the present inventors have found that the variation of the threshold value can be suppressed with respect to the variation and that it is necessary to use a bulk current control type accumulation type transistor to realize the variation.
  • a semiconductor device in which the variation in threshold voltage determined by the statistical variation in the impurity atom concentration in the channel region does not limit the operation of the LSI.
  • the standard deviation of the threshold voltage variation determined by the statistical variation of the impurity atom concentration in the channel region is smaller than 1/23 of the LSI power supply voltage in the generation of 22 nm or more. Is obtained.
  • a transistor having a channel region and source and drain regions provided at both ends thereof, wherein the channel region is formed of an n-type semiconductor and carriers are electrons, or
  • An accumulation type transistor in which a channel region is formed of a p-type semiconductor and carriers are holes, and has an operation region of a transistor that conducts carriers only in a region other than the gate insulating film / silicon interface in the channel region.
  • a characteristic bulk current control type accumulation type transistor is obtained.
  • a bulk current controlled accumulation-type transistor has a subthreshold region and a transistor threshold that increase exponentially with increasing voltage applied to the gate electrode.
  • carriers are conducted to a region other than the gate insulating film / silicon interface in the channel region.
  • the channel region is formed of an SOI layer, the thickness of the SOI layer is smaller than 100 nm, and the impurity atom concentration of the SOI layer is 2 ⁇ 10 17 [ It is configured to be higher than cm ⁇ 3 ].
  • the source and drain regions are made of a semiconductor having the same conductivity type as the channel region.
  • the bulk current control type accumulation transistor includes a metal or a metal semiconductor compound in which the work function of the source and drain regions is less than 0.32 eV from the work function of the semiconductor in the channel region. Consists of.
  • the bulk current control type accumulation type transistor is configured such that the channel region is made of n-type silicon, and the source and drain regions are made of metal or metal semiconductor whose work function is ⁇ 4.37 eV or more. Consists of compounds.
  • the bulk current control type accumulation type transistor includes a metal or a metal semiconductor in which the channel region is made of p-type silicon and the source and drain regions have a work function of ⁇ 4.95 eV or less. Consists of compounds.
  • the bulk current control type accumulation type transistor is a normally-off type transistor.
  • the channel region is configured by an SOI layer, and the thickness of the SOI layer is equal to the voltage applied to the gate electrode. In some cases, when the voltage applied to the drain electrode changes from 0 V to the power supply voltage, the thickness is smaller than the thickness of the depletion layer formed in the semiconductor layer at the contact portion between the channel region and the source region.
  • the bulk current controlled accumulation type transistor is configured such that when the voltage applied to the drain electrode changes from 0V to the power supply voltage when the voltage applied to the gate electrode is equal to the voltage applied to the source electrode.
  • a depletion layer formed in the semiconductor layer due to a work function difference between a gate electrode provided on a gate insulating film and a semiconductor layer in the channel region at a contact portion between the channel region and the source region is a depth direction of the semiconductor layer.
  • the thickness of the SOI layer, the impurity atom concentration of the SOI layer, and the work function of the gate electrode on the channel region are set so as to be formed without interruption.
  • the bulk current control type accumulation transistor is configured such that the thickness of the SOI layer is 10 nm or less and the impurity atom concentration of the channel region is 5 ⁇ 10 17 [cm ⁇ 3 ] or more. Is done.
  • a bulk current control type Accumulation type CMOS semiconductor device including at least two bulk current control type accumulation type transistors, one of which is an n channel transistor and the other of which is a p channel transistor can be obtained.
  • At least a part of the channel region of the n-channel transistor and the p-channel transistor is a (100) plane or a plane within ⁇ 10 ° from the (100) plane. Is formed.
  • the channel region of the n-channel transistor and the p-channel transistor is formed to have a (110) plane or a plane within ⁇ 10 ° from the (110) plane. May be.
  • the channel region of the n-channel transistor has a (100) plane or a plane within ⁇ 10 ° from the (100) plane
  • the p-channel transistor At least a part of the channel region may have a (110) plane or a plane within ⁇ 10 ° from the (110) plane.
  • the threshold voltage has less influence on the change in the impurity atom concentration in the channel region. Therefore, even in the miniaturization generation, the threshold voltage varies with respect to the statistical variation in the impurity atom concentration. There is an effect that it is possible to reduce the probability of occurrence of an LSI failure determined by variations in threshold voltage.
  • FIG. 6 is a diagram showing a miniaturized generation L, an allowable value (V DD, inv / 23) of variation in power supply voltage, and a standard deviation ⁇ Vth, inv of variation in threshold voltage in an Inversion transistor.
  • Inversion type transistor, allowable value (V DD, inv / 23) of variation in power supply voltage for miniaturized generation L and standard deviation ⁇ Vth, inv of variation in threshold voltage, and impurity atoms in channel region in intrinsic type transistor Is a diagram showing a difference ⁇ V th, intrinsic between threshold values of one non-existing transistor and one existing transistor.
  • FIG. 7 is a diagram showing that transistors having different operations can be obtained when the region is defined by the thickness T SOI of the semiconductor layer (SOI layer) and the impurity atomic concentration N SOI of the SOI layer, and is normally-shown by a zone (a).
  • a region that becomes an on type a region that becomes a bulk current control type indicated by zone (b), a region that becomes a storage layer current control type indicated by zone (c), and a threshold voltage region indicated by zone (d)
  • zone (a) A region that becomes an on type, a region that becomes a bulk current control type indicated by zone (b), a region that becomes a storage layer current control type indicated by zone (c), and a threshold voltage region indicated by zone (d)
  • zone (a) a region where the drain current does not increase exponentially with respect to the gate voltage is shown.
  • FIGS. 5A and 5B are graphs showing the characteristics of a transistor, in which FIGS.
  • 5A and 5B are respectively a storage layer current control Accumulation type n-channel transistor and a bulk current control type Accumulation shown in FIGS. It is a figure which shows the characteristic of a type transistor. It is a figure which shows the bulk current control type CMOS semiconductor device which concerns on Example 2 of this invention.
  • the threshold value of the bulk current control type accumulation transistor is a boundary from a region where the drain current increases exponentially with respect to the gate voltage to a region where the drain current does not increase exponentially. That is, it is a transition point between zone b and zone d (that is, region 1 and region 2) shown in FIG. Therefore, the threshold voltage of the bulk current control type accumulation type transistor is the gate voltage when the thickness of the depletion layer in the silicon region becomes equal to T SOI and is given by the following equation (13).
  • the fourth term and the fifth term on the right side of the equation (13) are both functions of N SOI , but the fourth term and the fifth term have opposite increases and decreases with respect to the change in N SOI . This indicates that the threshold voltage of the bulk current control type accumulation type transistor has a small change with respect to the change of N SOI .
  • Table 5 shows the effective channel length (L eff ) for transistor miniaturization generation, power supply voltage of bulk current control type accumulation type transistor, electrical equivalent oxide thickness (EOT), average threshold value, bulk current control type Threshold variation tolerance of Accumulation type transistor, N SOI , n channel , ⁇ n channel , n channel + ⁇ n channel , n channel ⁇ n channel , N SOI + , N SOI ⁇ and impurity atom concentration variation The standard deviation of the resulting threshold variation is shown.
  • the power supply voltage of the bulk current control type accumulation transistor was set to a voltage until the electric field intensity applied to the gate insulating film of the bulk current control type accumulation transistor reached 8 MV / cm.
  • Table 5 also shows the power supply voltage variation tolerance of the Inversion transistor for comparison.
  • the power supply voltage can be made larger than the power supply voltage of the accumulation current control type accumulation type. This is advantageous in that an allowable value of variation in threshold value can be increased.
  • the standard deviation ⁇ Vth, Ibulk (mV) of variation in threshold value is 21.3 mV.
  • the power supply voltage variation allowable value ⁇ is larger than the standard deviation of the threshold variation.
  • the power supply voltage variation allowable value ⁇ (38.7 mV) is larger than the standard deviation of the threshold variation of 32.1 mV. Therefore, in the bulk current control type accumulation type transistor, it can be seen that even in the generation of 22 nm or more, the variation in threshold voltage determined by the statistical variation in the impurity atom concentration in the channel region does not limit the operation of the LSI.
  • curves C1 and C2 represent variations in threshold voltage of bulk current control type accumulation type transistors.
  • ⁇ Vth, Ibulk and power supply voltage variation tolerance (V DD, Ibulk / 23) are shown respectively.
  • curves C3 and C4 indicate the threshold voltage variation ⁇ Vth, inv and the power supply voltage variation tolerance (V DD, Inv / 23) of the Inversion transistor, respectively.
  • the bulk current control type accumulation type transistor has a threshold voltage variation ⁇ Vth, Ibulk larger than the power supply voltage variation allowable value (V DD, Ibulk / 23) even in the 22 nm generation. It is getting smaller. This means that no defect occurs even if a 1 trillion gate LSI is operated at a 10 GHz clock rate for 10 years due to statistical variations in the impurity concentration of the channel region.
  • the threshold voltage variation of the bulk current control type accumulation type transistor is smaller than the threshold voltage variation of the Inversion type transistor in any generation. This is because even in the same generation, bulk current control type accumulation type transistors fail in LSIs with more gates, LSIs that operate at higher speeds, and LSIs that operate for longer periods of time than Inversion type transistors. It can be realized without waking up.
  • n-channel transistor (hereinafter simply referred to as an n-channel transistor) according to Example 1 of the present invention is shown together with a comparative example.
  • FIG. 5A shows a comparative example (accumulation current control type accumulation type transistor), which is an n-type silicon-on electrode separated by a buried oxide film having a thickness of about 100 nm on a support substrate formed of p-type silicon.
  • An insulator (SOI) layer (hereinafter referred to as a semiconductor layer) 4 is formed.
  • the semiconductor layer 4 forms a channel region, the surface of the illustrated channel region has a (100) plane orientation, and the semiconductor layer 4 has a thickness of 50 nm.
  • source / drain regions 2 and 3 formed of n + semiconductor having the same conductivity type as the channel region and having a higher impurity atom concentration than the channel region are provided. ing.
  • a gate insulating film formed by an oxide film having an electrical equivalent film thickness (EOT) of 7.5 nm is provided on the gate insulating film.
  • p A gate electrode 1 of + polysilicon is provided on the gate insulating film.
  • the illustrated n-channel transistor has a gate length of 0.6 ⁇ m and a gate width of 20.0 ⁇ m.
  • the average impurity atom concentration in the channel region is 1 ⁇ 10 16 cm ⁇ 3 (thus, this device corresponds to A in FIG. 3), and the source in contact with the channel region
  • the drain regions 2 and 3 are formed of a 2 ⁇ 10 20 cm ⁇ 3 semiconductor and a metal semiconductor compound.
  • the metal semiconductor compound is Al silicide, but in the case of an n-channel transistor, Ni silicide, Er silicide, Y silicide, or the like is used, and the contact resistance with the semiconductor is suppressed to 1 ⁇ 10 ⁇ 11 ⁇ cm 2 or less. Even when combined with the series resistance of the semiconductor portion of the drain region, the series resistance of the transistor may be 1.0 ⁇ m.
  • the source / drain layer may be formed of a metal or metal semiconductor compound having a work function of ⁇ 4.37 eV or more.
  • the bulk current control type accumulation n-channel transistor according to the embodiment of the present invention shown in FIG. 5B is 100 nm on a support substrate formed of p-type silicon, as in FIG.
  • An n-type semiconductor layer 8 separated by a buried oxide film having a thickness of about a degree is formed.
  • the semiconductor layer 8 forms a channel region, the surface of the illustrated channel region has a (100) plane orientation, and the semiconductor layer 8 has a thickness of 50 nm.
  • source / drain regions 6 and 7 formed of an n + semiconductor having the same conductivity type as the channel region and having a higher impurity atom concentration than the channel region. ing.
  • n-channel transistor On the channel region formed by the semiconductor layer 8, a gate insulating film formed of an oxide film having an electrical equivalent film thickness (EOT) of 7.5 nm is provided. On the gate insulating film, p A + polysilicon gate electrode 5 is provided.
  • the illustrated n-channel transistor has a gate length of 0.6 ⁇ m and a gate width of 20.0 ⁇ m, like the n-channel transistor of FIG.
  • the average impurity atom concentration in the channel region is 2 ⁇ 10 17 cm ⁇ 3 (corresponding to B in FIG. 3), and the source / drain regions 6 and 7 in contact with the channel region have 2 It is formed of a semiconductor having an impurity concentration of ⁇ 10 20 cm ⁇ 3 and a metal semiconductor compound.
  • Al silicide can be used as the metal semiconductor compound, but Ni silicide, Er silicide, Y silicide, or the like is used to suppress the contact resistance with the semiconductor to 1 ⁇ 10 ⁇ 11 ⁇ cm 2 or less, and the semiconductor portion in the source / drain region
  • the series resistance of the transistor may be 1.0 ⁇ m even when combined with the series resistance.
  • the source / drain layer may be formed of a metal or metal semiconductor compound having a work function of ⁇ 4.37 eV or more.
  • n-channel transistor but these transistors may be p-channel transistors.
  • the source / drain electrodes are made of Pd silicide or Pt silicide, and the contact resistance with the semiconductor is suppressed to 1 ⁇ 10 ⁇ 11 ⁇ cm 2 or less, together with the series resistance of the semiconductor portion of the source / drain region.
  • the series resistance of the transistor may be 1.0 ⁇ m.
  • the source / drain regions 6 and 7 may be formed of a metal or metal semiconductor compound having a work function of ⁇ 4.95 eV or less.
  • the source and drain regions are set so that the difference between the work function of the source and drain regions in the transistor shown in FIG. 5B and the work function of the semiconductor layer in the channel region is 0.32 eV or less. Material is selected.
  • the voltage applied to the gate electrodes 1 and 5 when the voltage applied to the gate electrodes 1 and 5 is equal to the voltage applied to the source electrode S, the voltage applied to the drain electrode D is from 0V.
  • the power supply voltage normally-off is realized because the thickness of the depletion layer formed in the semiconductor layer of the channel region at the contact portion between the channel region and the source region is longer than 50 nm.
  • FIGS. 6 (a) and 6 (b) the characteristics of the n-channel transistors shown in FIGS. 5 (a) and 5 (b) are shown, respectively.
  • 6A and 6B show the relationship between the drain current and the gate voltage when the drain voltage of the n-channel transistor is 50 mV in order from the top, and the first and second derivatives of the drain current with respect to the gate voltage. The respective gate voltage relationships are shown.
  • the bottom of FIG. 6 (a) and (b) also shows calculated values of I total consisting of the sum of I acc and I bulk and I acc and I bulk obtained from equation (9) to (11) It is.
  • the threshold voltage is the gate voltage when 1 ⁇ A of drain current normalized by W / L flows, and is 1.05 V in (a) and 0.28 V in (b). Since (a) is an accumulation layer current control type accumulation type transistor, I acc is the main component of the drain current in the threshold voltage region, but in the bulk current control type accumulation type transistor according to the present invention of (b), In the threshold voltage region, I bulk is the main component of the drain current.
  • the voltage applied to the gate electrode G is equal to the voltage applied to the source electrode S
  • the voltage applied to the drain electrode D is changed from 0V to the power supply voltage.
  • the depletion layer formed in the semiconductor layer 8 due to the work function difference between the gate electrode 5 provided on the gate insulating film and the semiconductor layer 8 in the channel region at the contact portion between the channel region 8 and the source region 6 is changed.
  • the thickness T SOI of the semiconductor layer 8, the impurity atom concentration N SOI of the semiconductor layer 8, and the work function of the gate electrode 5 are determined so that the semiconductor layer is formed in the depth direction.
  • the semiconductor layer 8 forming the channel region has a thickness of 50 nm and the impurity atom concentration is 2 ⁇ 10 17 cm ⁇ 3.
  • the impurity atom concentration N SOI is increased.
  • the impurity atom concentration N SOI is set to 5 ⁇ 10 17 cm ⁇ 3 or more.
  • the semiconductor layer (SOI) layer has the (100) plane orientation has been described, but in any plane orientation, the same effect as described above can be obtained.
  • at least a part of the channel region may be formed with a plane within ⁇ 10 ° from the (100) plane, or may be formed with a plane within ⁇ 10 ° from the (110) plane or the (110) plane. .
  • a bulk current control type CMOS semiconductor device according to Example 2 of the present invention will be described with reference to FIG.
  • the illustrated bulk current control type CMOS semiconductor device is composed of n-channel and p-channel transistors.
  • the illustrated bulk current control type CMOS semiconductor device is formed on a support substrate 20 in a semiconductor layer (SOI) layer separated by a buried oxide film 21 having a thickness of 100 nm.
  • SOI semiconductor layer
  • the semiconductor layer is an n-type semiconductor layer having a (551) plane orientation inclined by 8 ° from the (110) plane orientation of 10 nm, and the semiconductor layer becomes a portion serving as an n-channel transistor and a p-channel transistor. It is separated into parts by etching.
  • phosphorus is implanted into a portion of the semiconductor layer that becomes an n-channel transistor, and boron is implanted into a portion that becomes a p-channel transistor. Thereby, the threshold values of the n-channel transistor and the p-channel transistor are adjusted.
  • the film thickness (T SOI ) and impurity atom concentration (N SOI ) of the semiconductor layer are adjusted so that the threshold value of each transistor is in the zone b of FIG. 8 is formed.
  • the impurity atom concentration in the channel region 4 of the n-channel transistor is 3 ⁇ 10 18 cm ⁇ 3
  • the impurity atom concentration in the channel region 8 of the p-channel transistor is 3 ⁇ 10 18 cm ⁇ 3 .
  • a Si 3 N 4 film having an electrical oxide equivalent insulating film thickness of 1 nm is formed on the surface of the channel regions 4 and 8 of each transistor by a microwave-excited plasma apparatus, and a gate insulating film 23 is formed.
  • the surface of the channel region is subjected to a planarization treatment such that Peak to Valley is 0.16 nm or less, and the interface between the gate insulating film 23 and the channel region is extremely flat on the atomic order.
  • the gate insulating film 23 may be made of a high dielectric material such as a SiO 2 film, a metal oxide film such as HfO x , ZrO x , or La 2 O 3 , or a metal nitride such as Pr x Si y N z .
  • a Ta film is formed on the gate insulating film 23 and etched to a desired gate length and gate width, respectively, to form gate electrodes 1 and 5.
  • a depletion layer having a thickness of about 18 nm is formed in the n-channel transistor due to the work function difference between the channel regions 4 and 8 of the p-channel transistor and the gate electrodes 1 and 5, so that the semiconductor layers 4 and 8 are completely depleted. Because it is normally off.
  • the source of the p-channel transistor region Boron is implanted into the drain layer and activated to form a source region 6 and a drain region 7 having an impurity atom concentration of 2 ⁇ 10 20 cm ⁇ 3 .
  • a gate wiring 25, an output wiring 26, a power wiring 27 and a power wiring 28 are formed as a wiring layer.
  • CMOS semiconductor device may be fabricated on an SOI layer having a plane orientation other than the (551) plane orientation, for example, a (100) plane orientation.
  • CMOS circuit constituted by transistors having a semiconductor layer (SOI layer) thickness of less than 100 nm and a substrate concentration of greater than 2 ⁇ 10 17 [cm ⁇ 3 ], and their
  • SOI layer semiconductor layer
  • substrate concentration of greater than 2 ⁇ 10 17 [cm ⁇ 3 ]

Abstract

　Inversion型トランジスタやＩｎｔｒｉｎｓｉｃ型トランジスタ、及び半導体層の蓄積層電流制御型Accumulation型トランジスタでは不純物原子濃度の統計的ばらつきによってしきい値電圧のばらつきが微細化世代で大きくなってしまい、ＬＳＩの信頼性を保つことが困難であった。空乏層の厚さが半導体層の膜厚よりも大きくなるように、半導体層の膜厚と不純物原子濃度を制御することによって形成されたバルク電流制御Accumulation型トランジスタが得られる。例えば、半導体層の膜厚を１００ｎｍにすると共に不純物濃度２×１０１７[ｃｍ－３]より高くすることによって、しきい値のばらつきの標準偏差が電源電圧のばらつきよりも小さくすることができる。

Description

半導体装置
　本発明は、ＩＣ、ＬＳＩ等の半導体装置に関するものである。
　従来、ＩＣ、ＬＳＩ等の半導体装置において広く使われているのは、チャネル領域に反転層を形成する形式のInversion型トランジスタである。このトランジスタにおいては、トランジスタの構造微細化に伴って影響が大きくなるショートチャンネル効果を抑制するためにチャンネル領域の不純物原子濃度を高める必要があった。一方、トランジスタのしきい値のばらつきはチャンネル領域の不純物原子濃度のばらつきに起因している。また、トランジスタのしきい値のばらつきは、チャンネル面積の二乗根にほぼ逆比例して増加する。これらの理由で、Inversion型トランジスタでは、構造微細化に伴うトランジスタのしきい値のばらつきを抑制出来ず、ＬＳＩの信頼性が確保できないという問題があった。
　例えば、１兆（１０１２）個のトランジスタから構成されるＬＳＩを１０ＧＨｚのクロックレートで１０年間誤動作を一切起こさないように動作させるためには、電源電圧としきい値電圧とは以下の式（１）の関係を満たす必要があることが指摘されている（非特許文献１）。
Figure JPOXMLDOC01-appb-M000001
　ここで、ＶＤＤはＬＳＩの電源電圧、σVthはしきい値のばらつきの標準偏差である。
　式（１）からも明らかなとおり、しきい値のばらつきによるＬＳＩの誤動作を抑制するためには電源電圧を高めることが効率的である。しかし、トランジスタのゲート絶縁膜の信頼性を考慮すると、ゲート絶縁膜に印加出来る電界の絶対値が例えば８ＭＶ／ｃｍなどと決まる。結果としてゲート電極に印加する電源電圧は、構造微細化と共に膜厚が薄くなるゲート絶縁膜の微細化と併せて小さくしなければならず、しきい値のばらつきは微細化に伴い、より小さく抑えなくてはならない。
　一方、半導体に、ｎ型半導体やｐ型半導体としての機能を持たせるために必要なドーピング技術や不純物の活性化技術においては、最終的に活性化する不純物原子数が、ある領域に平均ｎ個であれば、その領域が多数個ある際には、その領域に含まれる不純物原子数には、平均個数の二乗根である√ｎ個の標準偏差を持つ正規分布に従った統計的ばらつきが生じることが知られている。
　バルク半導体を用いたInversion型トランジスタの場合、一般的にトランジスタのしきい値Ｖｔｈは以下の式（２）によって与えられる。
Figure JPOXMLDOC01-appb-M000002
　ここで、εsi [F/cm]はシリコンの誘電率、ｑ [C]は素電荷量、NA [cm-3]はチャンネル領域のアクセプタ型不純物原子濃度、Cox[F/cm2]はゲート絶縁膜容量である。また、Ｖｆｂ [V]はフラットバンド電圧、φＢ [V]はシリコンにおけるバンドギャップの中間のエネルギーレベルからフェルミレベルまでの電位差である。
　式（２）はｎチャンネルInversion型トランジスタのしきい値の式を示しており、ｐチャンネルInversion型トランジスタの場合は、NAには、ドナー型不純物原子濃度であるND [cm-3]を用いる。
　Ｖｆｂ及びφＢはそれぞれ以下の式（３）、式（４）によって与えられる。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　ここで、φｍはゲート電極の仕事関数、χsiはシリコンの電子親和力、Egはシリコンのバンドギャップをそれぞれ[V]単位で示している。Qfはゲート絶縁膜に含まれる電荷を、シリコンとゲート絶縁膜の界面に存在すると仮定した際の電荷密度[C/cm2]である。また、式（４）でｎｉは、真性キャリア密度 [cm-3]である。
　式（２）～式（４）から分かるようにInversion型トランジスタのしきい値はチャンネル領域中の不純物原子濃度の関数である。
　ここで、チャンネル領域の平均不純物原子濃度がNA[cm-3]であれば、チャンネル領域中に含まれる不純物原子の平均個数は以下の式（５）で表すことができる。
Figure JPOXMLDOC01-appb-M000005
　ここで、ｎchannelはチャンネル領域中に含まれる不純物原子の平均個数[個]、Leffは実効チャンネル長[cm]、Weffは実効チャンネル幅[cm]、Wdepは最大空乏層幅[cm]である。よって、標準偏差分だけ不純物原子の個数が増減してばらついた時のチャンネル中の不純物原子濃度は以下の式（６）、式（７）で表される。
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
　ここで、NA +は標準偏差分だけ不純物原子の個数が増加した場合の不純物原子濃度[cm-3]、NA -は標準偏差分だけ不純物原子の個数が減少した場合の不純物原子濃度[cm-3]である。チャンネル領域の不純物原子濃度がNA +、もしくはNA -であった場合のしきい値をそれぞれVth(NA +)、Vth(NA -)とすれば、しきい値のばらつきの標準偏差は以下の式（８）で与えられる。
Figure JPOXMLDOC01-appb-M000008
　表１には、トランジスタの微細化世代ゲート長Lに対する実効チャンネル長、Inversion型トランジスタの電源電圧、電気的換算酸化膜厚（EOT）、平均的しきい値、式（１）で与えられるしきい値のばらつき許容値、NA、ｎchannel、√nchannel、ｎchannel+√nchannel、ｎchannel-√nchannel、NA +、NA -、及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差が示されている。
　図１を参照すると、Inversion型トランジスタにおけるトランジスタの微細化世代に対する式（１）で与えられるしきい値のばらつき許容値（σ＝ＶＤＤ,inv／２３）及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差σVth,invが示されている。ここで、Inversion型トランジスタの電源電圧はInversion型トランジスタのゲート絶縁膜に印加される電界強度が８MV/cmになるまでの電圧とした。また、実効チャンネル幅Weffの値は微細化世代Lと等しい。
Figure JPOXMLDOC01-appb-T000009
　表１及び図１から分かる通り、Inversion型トランジスタでは、４５ｎｍ以降の世代、即ち、４５ｎｍより微細化された世代（即ち、３０ｎｍ或いは２０ｎｍの微細化世代）では、標準偏差σVth（ここでは、Inversion型トランジスタであるため，σVth,invであらわす）がしきい値の許容値ＶＤＤ／２３（即ち、VDD,inv/23）を越えているため、チャンネル領域の不純物原子濃度のばらつきによって、1兆個のトランジスタからなるＬＳＩが１０ＧＨｚのクロックレートで１０年間全く誤作動を起こさないという性能要求を満たすことが出来なかった。
　一方、チャンネル領域の平均不純物原子濃度が０[cm-3]であるIntrinsic型トランジスタにおいては、シリコンウェハの不純物制御技術の不完全性に起因してしきい値のばらつきによって性能要求を満たすことが出来なかった。
　Intrinsic型トランジスタについてより具体的に説明すると、シリコンウェハの不純物原子濃度を徹底的に抑制したとしても、トランジスタが多数個あった場合、チャンネル領域には１個不純物原子が存在するトランジスタが出現する可能性がある。この場合、チャンネル領域中に不純物原子が１個も存在しないトランジスタと、不純物原子が１個存在するトランジスタのしきい値の差ΔＶth,intrinsicは、微細化世代に対して表２及び図２に示す通りとなる。いずれの世代においてもチャンネル領域中に不純物原子が１個も存在しないトランジスタと不純物原子が１個存在するトランジスタのしきい値の差ΔＶth,intrinsicは、Intrinsic型トランジスタにおける電源電圧(VDD,intrinsic)の２３分の１を大きく超え、LSIを構成するトランジスタに一つでもチャンネル領域中に不純物原子が１個存在するトランジスタが存在すると誤作動を引き起こしてしまう。
Figure JPOXMLDOC01-appb-T000010
　チップ面積が４．０ｃｍ２のLSIチップに、最密になるようにトランジスタを作りこむと、チップ中の、トランジスタのチャンネル領域の総和は０．２８６ｃｍ２となる。表３には、ｎ型とｐ型不純物原子の総和の濃度が１０１３～１０６ｃｍ－３のシリコンウェハを用いた際に、各微細化世代のチップ中に含まれるLSIの誤動作を誘起するチャンネル領域中に不純物原子が１個含まれるトランジスタの数を示す。ここで、Intrinsic型トランジスタではノーマリーオフを実現するためにはSOI（Silicon on Insulator）構造を用いなければならないが、ショートチャンネル効果を十分抑制するためにSOI層の膜厚は実効チャンネル長の４分の１とした。現在実用的なシリコンウェハの不純物原子濃度は低いものでも1012cm-3のオーダーであり、LSI中に誤動作を誘起するトランジスタを１個以下に抑えることは、実現不可能である。
Figure JPOXMLDOC01-appb-T000011
ＷＯ２００８／００７７４９Ａ１
T. Ohmi, M. Hirayama, and A. Teramoto, "New era of silicon technologies due to radical reaction based semiconductor manufacturing," J. Phys., D, Appl. Phys. vol.39 pp.R1-R17, 2006.
　本発明者等は、特許文献１において、ゲート電圧を高くできるAccumulation型のトランジスタを提案した。しかしながら、このようなAccumulation型トランジスタであっても、３２ｎｍ以下の微細化世代ではしきい値のばらつきに対する要求が満たせないことを見出した。
　このことを具体的に説明すると、Accumulation型トランジスタの場合、特許文献１に記載されている通り、チャンネル領域を流れる電流成分を、ゲート絶縁膜とシリコンの界面付近の蓄積層を流れる電流成分（Iacc [A]）と、チャンネル領域の蓄積層以外の領域を流れる電流成分（Ibulk [A]）とに分類することができる。
　グラデュアルチャンネル近似によれば、ゲート電圧（Vg [V]）が比較的小さい領域では、ドレイン電流（ID [A]）とゲート電圧の関係は以下の式（９）、（１０）、（１１）によって表すことができる。ここで、Vfb [V]はフラットバンド電圧、Wdep [cm]はシリコンの空乏層幅、TSOI [cm]はSOI層の厚さ、NSOIはＳＯＩ層の不純物原子濃度である。
Figure JPOXMLDOC01-appb-M000012
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
　ここで、Dnbulk [cm2/s]はチャンネル領域のゲート絶縁膜とシリコンの界面付近以外の領域の電子の拡散係数、NSOI [cm-3]はSOI層の不純物原子濃度、β [V-1]は熱エネルギーの逆数、φ(x) [V]はゲート絶縁膜から距離ｘの深さにおける不純物原子濃度がNSOIのバルクのシリコンのフェルミレベルからの電位の変位、VD [V]はドレイン電圧、VTSOI [V]はWdep=TSOIとなる時のVｇ、Tacc [cm]は蓄積層幅、Dnacc [cm2/s]はチャンネル領域のゲート絶縁膜とシリコンの界面付近の領域の電子の拡散係数、nacc(0)とnacc(L) [cm-3]はそれぞれソース電極端及びドレイン電極端におけるチャンネル領域中の蓄積層の電子濃度である。式（９）～（１１）はｎチャンネルトランジスタについて示しているが、pチャンネルトランジスタについてもDnbulk、Dnacc等のパラメータを正孔に対しての値に変更することで用いることができる。
　上式（９）及び（１１）で表される領域１及び３では、ドレイン電流はゲート電圧に対して指数関数的に変化する。これは、式（９）の項ｅｘｐ（－β（VTSOI－（Vg－Ｖｆｂ）））が指数関数的に変化し、また、式（１１）の項（ｎacc（０）－ｎacc（Ｌ）／Ｌ）が指数関数的に変化するからである。
　一方、式（１０）で表される領域２では、（TSOI－WDep）に依存して変化するドレイン電流はゲート電圧に対して二乗根で比例する。実用的には、しきい値はゲート電圧に対してドレイン電流が指数関数的に変化する領域に設定することが望ましいから、ここでは、しきい値電圧が領域２に存在するトランジスタについては検討しないものとする。
　ここで、しきい値電圧が領域１に存在するAccumulation型トランジスタをバルク電流制御型（Ibulk controlled）Accumulation型トランジスタ、他方、しきい値電圧が領域３に存在するAccumulation型トランジスタを蓄積電流制御型（Iacc controlled）Accumulation型トランジスタと、本発明においては定義する。
　いずれにしても、式（９）から(１１）を用いれば、ＳＯＩ層の厚さTSOIと不純物原子濃度NSOIの組み合わせによって、バルク電流制御（Ibulk controlled）型デバイス、若しくは、蓄積電流制御（Iacc controlled）型デバイスになるか、若しくは、しきい値電圧が領域２に存在するデバイスになるかが明確に分かる。
　図３を参照すると、縦軸にＳＯＩ層の不純物濃度NSOI（ｃｍ－３）、横軸にＳＯＩ層の厚さTSOI（ｎｍ）をとり、TSOIとNSOIの組み合わせに対するデバイスの領域が示されている。ここで、しきい値電圧としては、ドレイン電流をチャンネル幅及びチャンネル長さで規格化した値（ID／（W／L））が一般的に回路のしきい値として定義される１μAとなる時のゲート電圧とした。
　図３では、TSOIとNSOIの組み合わせに応じて、（ａ）、（ｂ）、（ｃ）、及び（ｄ）の４つのゾーンに区分されており、ゾーン（ａ）はnormally-onのデバイスに相当し、ゾーン（ｂ）は上記式（９）で表されるデバイス（即ち、バルク電流制御型（Ibulk controlled）Accumulation型トランジスタ）の領域１に相当し、更に、ゾーン（ｃ）は式（１１）で表されるデバイス（蓄積電流制御型（Iacc controlled）Accumulation型トランジスタ）の領域３に相当する。更に、ゾーン（ｄ）は、式（１０）で表されるデバイスの領域２に相当する。
　従来よく知られていたAccumulation型トランジスタは、領域３に相当する蓄積電流制御型Accumulation型トランジスタであるか、もしくは、しきい値電圧が領域２に存在する実用的には使用しづらいトランジスタであった。
　蓄積電流制御型Accumulation型トランジスタについてより具体的に説明すると、蓄積電流制御型Accumulation型トランジスタのしきい値電圧は以下の式（１２）で示される通り、ゲート電圧がVfbになった時である。
Figure JPOXMLDOC01-appb-M000015
　表４には、トランジスタの微細化世代に対する実効チャンネル長（Ｌeff）、蓄積電流制御型Accumulation型トランジスタの電源電圧、電気的換算酸化膜厚（EOT）、平均的しきい値、式（１２）で与えられる蓄積電流制御型Accumulation型トランジスタのしきい値のばらつき許容値、NSOI、ｎchannel、√nchannel、ｎchannel+√nchannel、ｎchannel-√nchannel、標準偏差分だけ不純物原子の個数が増加もしくは減少した場合のSOI層の不純物原子濃度NSOI +、NSOI -及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差が示されている。蓄積電流制御型Accumulation型トランジスタの電源電圧VDD,Iaccは蓄積電流制御型Accumulation型トランジスタトランジスタのゲート絶縁膜に印加される電界強度が８MV/cmになるまでの電圧とした。
Figure JPOXMLDOC01-appb-T000016
　表４のVＤＤ，Iacc、 VＤＤ，invの比較から明らかなように、Accumulation型トランジスタではトランジスタのオン状態とオフ状態の時にゲート絶縁膜に印加される電界方向が逆になるので、電源電圧はInversion型の電源電圧よりも大きくすることができる。これは、しきい値のばらつきの許容値をわずかに大きくすることができる点で有利である。
　しかしながら、表４に示された蓄積電流制御型Accumulation型トランジスタで実現する際には、微細化世代では不純物原子濃度が小さすぎて、６５ｎｍ世代以降ではチャンネル領域に含まれる平均不純物原子濃度が１個以下になってしまう。このようになると、ＬＳＩ中にはチャンネル中に不純物原子が１個存在するトランジスタと、１個も存在しないトランジスタが多数存在することになるので、しきい値ばらつきとしては電源電圧の２３分の１を大きく超えてしまう。
　以上説明したことをまとめると、Inversion型トランジスタでは４５ｎｍ以降では不純物原子濃度のばらつきによりＬＳＩ中のトランジスタのしきい値のばらつきに対する要求が満たせず、Intrinsic型トランジスタではウェハの不純物原子濃度制御技術の不完全性によりいずれの世代でもＬＳＩ中のトランジスタのしきい値のばらつきに対する要求が満たせない。
　更に、一般的に知られているAccumulation型トランジスタである蓄積電流制御型Accumulation型トランジスタでは、しきい値電圧がトランジスタ動作領域中の望ましくない領域に入るトランジスタが出来てしまう。このため、蓄積電流制御型Accumulation型トランジスタにおいては、６５nm以下の微細化世代ではチャンネル領域に含まれる不純物原子の平均個数が１個以下となってしまい、４５ｎｍ以下の微細化世代におけるＬＳＩを実現する場合、ＬＳＩ中のトランジスタのしきい値のばらつきに対する要求が満たせなかった。
本発明は、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値電圧のばらつきを低く抑えることのできるトランジスタを提供することを目的とする。
　本発明はまた、ゲート電極に印加する電圧スイングを大きくとることができ、しきい値電圧のばらつきの許容値を引き上げることのできるトランジスタを提供することを目的とする。
　本発明者等は、チャンネル領域の不純物原子濃度を比較的高濃度にしつつ、その不純物原子濃度の変化に対するしきい値電圧の変化が小さくなるようにすれば、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値のばらつきを小さく抑えることができること、その実現には、バルク電流制御型Accumulation型トランジスタを使う必要があること、を新に見出し本発明に至ったものである。
　本発明によれば、２２ｎｍ以上の世代において、チャンネル領域の不純物原子濃度の統計的ばらつきで決まるしきい値電圧のばらつきがＬＳＩの動作を制限しないことを特徴とする半導体装置が得られる。
　本発明の別の視点によれば、２２ｎｍ以上の世代において、チャンネル領域の不純物原子濃度の統計的ばらつきで決まるしきい値電圧のばらつきの標準偏差がＬＳＩの電源電圧の２３分の１より小さいことを特徴とする半導体装置が得られる。
　本発明の他の視点によれば、チャンネル領域とその両端に設けたソース、ドレイン領域とを有するトランジスタであって、前記チャンネル領域をｎ型半導体で構成すると共にキャリアを電子とするか、または前記チャンネル領域をｐ型半導体で構成すると共にキャリアをホールとするAccumulation型トランジスタであって、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にのみキャリアを伝導させるトランジスタの動作領域を有することを特徴とするバルク電流制御型Accumulation型トランジスタが得られる。
　一実施形態では、バルク電流制御型Accumulation型トランジスタは、トランジスタのドレイン電極に流れる電流がゲート電極に印加される電圧の増加に対して指数関数的に増加するサブスレショルド領域およびトランジスタのしきい値を含んだ動作領域中に、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にキャリアを伝導させることを特徴とする。
　一実施形態では、バルク電流制御型Accumulation型トランジスタは、前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを１００ｎｍより小さくし、該ＳＯＩ層の不純物原子濃度を２×１０１７[ｃｍ－３]より高くするように構成する。
　一実施形態では、バルク電流制御型Accumulation型トランジスタは、前記ソース、ドレイン領域は前記チャンネル領域と同一導電型の半導体で構成される。
　一実施形態では、バルク電流制御型Accumulation型トランジスタは、前記ソース、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成する。
　一実施形態では、バルク電流制御型Accumulation型トランジスタは、前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が－４．３７ｅＶ以上であるような金属または金属半導体化合物で構成する。
　一実施形態では、バルク電流制御型Accumulation型トランジスタは、　前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が－４．９５ｅＶ以下であるような金属または金属半導体化合物で構成する。
　一実施形態では、バルク電流制御型Accumulation型トランジスタは、前記トランジスタは、ノーマリーオフ型である。
　一実施形態では、バルク電流制御型Accumulation型トランジスタは、前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分において前記半導体層に形成される空乏層の厚さより小さくなる用に構成する。
　一実施形態では、バルク電流制御型Accumulation型トランジスタは、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物原子濃度、および前記チャンネル領域上のゲート電極の仕事関数が設定される。一実施形態では、バルク電流制御型Accumulation型トランジスタは、前記ＳＯＩ層の厚さが１０ｎｍ以下であると共に、前記チャンネル領域の不純物原子濃度が５×１０１７[ｃｍ－３]以上であるように構成される。
　本発明の一視点によれば、少なくとも２つのバルク電流制御型Accumulation型トランジスタを含み、その一方をｎチャンネルトランジスタ、他方をｐチャンネルトランジスタで構成したバルク電流制御型Accumulation型ＣＭＯＳ半導体装置が得られる。
　一実施形態によれば、バルク電流制御型Accumulation型ＣＭＯＳ半導体装置において、前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有するように形成される。
　また、バルク電流制御型Accumulation型ＣＭＯＳ半導体装置において、前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するよう形成してもよい。
　また、バルク電流制御型Accumulation型ＣＭＯＳ半導体装置において、前記ｎチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有し、かつ前記ｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するように構成してもよい。
　本発明によれば、しきい値電圧がチャンネル領域の不純物原子濃度の変化に対して影響が小さくなるので、微細化世代においても不純物原子濃度の統計的ばらつきに対してしきい値電圧のばらつきが小さくすることができ、しきい値電圧のばらつきによって決まるＬＳＩの故障発生確率を低減することができるという効果がある。
Inversion型トランジスタにおける、微細化世代Ｌと、電源電圧のばらつきの許容値（ＶＤＤ,inv／２３）としきい値電圧のばらつきの標準偏差σVth,invを示す図である。 Inversion型トランジスタにおける、微細化世代Ｌに対する電源電圧のばらつきの許容値（ＶＤＤ,inv／２３）としきい値電圧のばらつきの標準偏差σVth,inv、及びIntrinsic型トランジスタでチャンネル領域中に不純物原子が１個の存在しないトランジスタと１個存在するトランジスタのしきい値の差ΔＶth,intrinsicを示す図である。 半導体層（ＳＯＩ層）の膜厚TSOIとＳＯＩ層の不純物原子濃度NSOIで領域を定義した場合、動作の異なるトランジスタが得られることを示す図であり、ゾーン（a）で示されるNormally-on型になる領域、ゾーン（ｂ）で示されるバルク電流制御型になる領域、ゾーン（ｃ）で示される蓄積層電流制御型になる領域、及びゾーン（ｄ）で示されるしきい値電圧領域においてドレイン電流がゲート電圧に対して指数関数的に増加しないトランジスタになる領域を示している。 Inversion型トランジスタ及びバルク電流制御型Accumulation型トランジスタにおける、微細化世代Ｌに対する電源電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきの標準偏差σVthの関係を示す図である。 Accumulation型ｎチャンネルトランジスタの断面図で、同図において（ａ）及び（ｂ）は、それぞれ、比較例としての蓄積層電流制御Accumulation型ｎチャンネルトランジスタと、本発明の実施例１に係るバルク電流制御型Accumulation型ｎチャンネルトランジスタである。 トランジスタの特性を示す図で、同図において（ａ）及び（ｂ）は、それぞれ、図５（ａ）及び（ｂ）に示された蓄積層電流制御Accumulation型ｎチャンネルトランジスタ及びバルク電流制御型Accumulation型トランジスタの特性を示す図である。 本発明の実施例２に係るバルク電流制御型ＣＭＯＳ半導体装置を示す図である。
　バルク電流制御型Accumulation型トランジスタの分析：
　バルク電流制御型Accumulation型トランジスタのしきい値は、ドレイン電流がゲート電圧に対して指数関数的に増加する領域から指数関数的に増加しなくなる領域への境である。すなわち、図３に示したゾーンｂとゾーンｄ（即ち、領域１と領域２）との遷移点である。よって、バルク電流制御型Accumulation型トランジスタのしきい値電圧は、シリコン領域の空乏層の厚さがTSOIと等しくなる時のゲート電圧であり、以下の式（１３）で与えられる。
Figure JPOXMLDOC01-appb-M000017
　ここで、式（１３）の右辺の第4項と第５項はいずれもNSOIの関数であるが、第４項と第５項はNSOIの変化に対する増減がそれぞれ逆である。これはバルク電流制御型Accumulation型トランジスタのしきい値電圧がNSOIの変化に対して変化が小さいことを示している。
　表５には、トランジスタの微細化世代に対する実効チャンネル長 (Leff)、バルク電流制御型Accumulation型トランジスタの電源電圧、電気的換算酸化膜厚（EOT）、平均的しきい値、バルク電流制御型Accumulation型トランジスタのしきい値のばらつき許容値、NSOI、ｎchannel、√nchannel、ｎchannel+√nchannel、ｎchannel-√nchannel、NSOI +、NSOI -及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差が示されている。また、バルク電流制御型Accumulation型トランジスタの電源電圧はバルク電流制御型Accumulation型トランジスタのゲート絶縁膜に印加される電界強度が８MV/cmになるまでの電圧とした。
　なお、表５には、比較のためにInversion型トランジスタの電源電圧のばらつき許容値も示されている。
　バルク電流制御型Accumulation型トランジスタではトランジスタのオン状態とオフ状態の時にゲート絶縁膜に印加される電界方向が逆になると共に、ゲート電圧がしきい値電圧の時にも電界強度を０ＭＶ／ｃｍ以下にすることができるので、電源電圧は蓄積電流制御型Accumulation型の電源電圧よりも大きくすることができる。これは、しきい値のばらつきの許容値を大きくすることができる点で有利である。
　実際、表５に示されているように、バルク電流制御型Accumulation型トランジスタの電源電圧のばらつき許容値σ（＝ＶDD,Ibulk／２３）（ｍＶ）は９０ｎｍ世代の許容値で８３．９ｍＶであり、他方、しきい値のばらつきの標準偏差σVth,Ibulk（ｍＶ）は２１．３ｍＶとなっている。このように、９０ｎｍ微細化世代では、電源電圧のばらつき許容値σはしきい値のばらつきの標準偏差よりも大きい。同様に、２２ｎｍ世代の微細化世代においても、電源電圧のばらつき許容値σ（３８．７ｍＶ）は、しきい値のばらつきの標準偏差３２．１ｍＶよりも大きい。したがって、バルク電流制御型Accumulation型トランジスタでは、２２ｎｍ以上の世代においても、チャンネル領域の不純物原子濃度の統計的なばらつきで決まるしきい値電圧のばらつきがＬＳＩの動作を制限しないことがわかる。
Figure JPOXMLDOC01-appb-T000018
　ここで、図４を参照すると、Inversion型トランジスタ及びバルク電流制御型Accumulation型トランジスタについて、微細化世代Ｌに対するしきい値電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきσVthが示されている。
　具体的に説明すると、図4の縦軸及び横軸はそれぞれ電圧（ｍＶ）及び微細化世代（ｎｍ）をあらわし、曲線Ｃ１及びＣ２は、バルク電流制御型Accumulation型トランジスタのしきい値電圧のばらつきσVth,Ibulk及び電源電圧のばらつき許容値（ＶＤＤ，Ibulk／２３）をそれぞれ示している。他方、曲線Ｃ３及びＣ４はInversion型トランジスタのしきい値電圧のばらつきσVth,inv及び電源電圧のばらつき許容値（ＶＤＤ，Ｉｎｖ／２３）をそれぞれ示している。
　曲線Ｃ１及びＣ２からも明らかなとおり、バルク電流制御型Accumulation型トランジスタは２２ｎｍ世代においても、しきい値電圧のばらつきσVth,Ibulkが電源電圧のばらつき許容値（ＶＤＤ，Ibulk／２３）よりも小さくなっている。このことは、チャンネル領域の不純物濃度の統計的ばらつきによって、１兆個のゲートのＬＳＩを１０ＧＨｚクロックレートで１０年間動作させても不良が起こらないことを意味している。
　また、バルク電流制御型Accumulation型トランジスタのしきい値電圧のばらつきはいずれの世代においてもInversion型トランジスタのしきい値電圧ばらつきより小さい。これは、同じ世代であっても、バルク電流制御型Accumulation型トランジスタでは、Inversion型トランジスタと比べて、より多くのゲートを有するＬＳＩ、より高速動作をするＬＳＩ、より長い期間動作させるＬＳＩを、故障を起こさないで実現できることを示している。
　図５を参照すると、本発明の実施例１に係るバルク電流制御型Accumulation型ｎチャンネルトランジスタ（以下、単に、ｎチャンネルトランジスタと呼ぶ）が比較例と共に示されている。
　図５（ａ）は比較例（蓄積電流制御型Accumulation型トランジスタ）であり、ｐ型シリコンによって形成された支持基板上に、１００ｎｍ程度の厚さの埋込酸化膜によって分離されたｎ型Silicon on Insulator（ＳＯＩ）層（以下、半導体層と呼ぶ）４が形成されている。ここで、半導体層４はチャンネル領域を形成しており、図示されたチャンネル領域の表面は、（１００）面方位を有し、半導体層４は５０ｎｍの膜厚を有している。
　更に、チャンネル領域を形成する半導体層４の両側には、チャンネル領域と同一導電型で、チャンネル領域よりも高い不純物原子濃度を有するｎ＋半導体によって形成されたソース・ドレイン領域２及び３が設けられている。
　半導体層４によって形成されたチャンネル領域上には、電気的等価膜厚（EOT）で７．５ｎｍの酸化膜によって形成されたゲート絶縁膜が設けられており、当該ゲート絶縁膜上には、ｐ＋ポリシリコンのゲート電極１が設けられている。図示されたｎチャンネルトランジスタのゲート長は０．６μｍで、ゲート幅は２０．０μｍである。ここで、チャンネル領域の平均的な不純物原子濃度は、１×１０１６ｃｍ－３であり（したがって、このデバイスは図３のＡに相当するものである）、当該チャンネル領域と接触しているソース・ドレイン領域２、３は２×１０２０ｃｍ－３の半導体と金属半導体化合物によって形成されている。金属半導体化合物はＡｌシリサイドであるが、これはｎチャンネルトランジスタの場合はＮｉシリサイドやＥｒシリサイド、またはＹシリサイド等にして、半導体との接触抵抗を１×１０－１１Ωｃｍ２以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなるようにしてもよい。また、ｎチャンネルトランジスタの場合、ソース・ドレイン層を仕事関数が－４．３７ｅＶ以上の金属または金属半導体化合物で形成しても良い。
　一方、図５（ｂ）に示された本発明の実施例によるバルク電流制御型Accumulation型ｎチャンネルトランジスタは、図５（ａ）と同様に、ｐ型シリコンによって形成された支持基板上に、１００ｎｍ程度の厚さの埋込酸化膜によって分離されたｎ型半導体層８が形成されている。ここで、半導体層８はチャンネル領域を形成しており、図示されたチャンネル領域の表面は、（１００）面方位を有し、半導体層８は５０ｎｍの膜厚を有している。ｎ型半導体層８によって形成されたチャンネル領域の両側には、当該チャンネル領域と同一導電型で、不純物原子濃度がチャンネル領域よりも高いｎ＋半導体によって形成されたソース・ドレイン領域６及び７を備えている。半導体層８によって形成されたチャンネル領域上には、電気的等価膜厚（EOT）で７．５ｎｍの酸化膜によって形成されたゲート絶縁膜が設けられており、当該ゲート絶縁膜上には、ｐ＋ポリシリコンのゲート電極５が設けられている。図示されたｎチャンネルトランジスタは、図５（ａ）のｎチャンネルトランジスタと同様、ゲート長は０．６μｍで、ゲート幅は２０．０μｍである。
　ここで、チャンネル領域の平均的な不純物原子濃度は、２×１０１7ｃｍ－３であり（図３のＢに相当する）、当該チャンネル領域と接触しているソース・ドレイン領域６、７は２×１０２０ｃｍ－３の不純物濃度を有する半導体と金属半導体化合物によって形成されている。金属半導体化合物はＡｌシリサイドを用いることができるが、ＮｉシリサイドやＥｒシリサイド、またはＹシリサイド等にして、半導体との接触抵抗を１×１０－１１Ωｃｍ２以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなるようにしてもよい。ソース・ドレイン層を仕事関数が－４．３７ｅＶ以上の金属または金属半導体化合物で形成しても良いことは図５（ａ）と同様である。
　以上はｎチャンネルトランジスタの例であるが、これらのトランジスタはｐチャンネルトランジスタでも構わない。
　なお、ｐチャンネルトランジスタの場合、ソース・ドレイン電極はＰｄシリサイドやＰｔシリサイドにして半導体との接触抵抗を１×１０－１１Ωｃｍ２以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなっているものでも構わない。またｐチャンネルトランジスタの場合、ソース・ドレイン領域６、７を仕事関数が－４．９５ｅＶ以下の金属または金属半導体化合物で形成してもよい。
　いずれにしても、図５（ｂ）に示されたトランジスタにおけるソース、ドレイン領域の仕事関数と、チャンネル領域の半導体層の仕事関数との差が０．３２ｅＶ以下になるように、ソース、ドレイン領域の材料が選択されている。
　図５（ａ）及び（ｂ）示されたｎチャンネルトランジスタは、ゲート電極１及び５に印加される電圧がソース電極Ｓに印加される電圧と等しい時にドレイン電極Ｄに印加される電圧が０Ｖから電源電圧まで変化した際に、チャンネル領域とソース領域の接触部分においてチャンネル領域の半導体層に形成される空乏層の厚さが５０ｎｍよりも長いのでノーマリーオフを実現している。
　図６（ａ）及び（ｂ）を参照すると、それぞれ、図５（ａ）及び（ｂ）に示されたｎチャンネルトランジスタの特性が示されている。図６（ａ）及び（ｂ）には、上から順にｎチャンネルトランジスタのドレイン電圧が５０ｍＶであった時のドレイン電流とゲート電圧の関係及び、ドレイン電流のゲート電圧に対する１次微分と２次微分のゲート電圧の関係がそれぞれ示されている。更に、図６（ａ）及び（ｂ）の最下段には、式（９）～（１１）から得られるＩaccとＩbulkおよびＩaccとＩbulkの合計からなるＩtotalの計算値も示してある。
　ここで、しきい値電圧はＷ／Ｌで規格化したドレイン電流が１μＡ流れる時のゲート電圧であり、（a）では１．０５ Ｖ、（ｂ）では０．２８ Ｖである。（a）は蓄積層電流制御型Accumulation型トランジスタであるので、しきい値電圧領域ではＩaccがドレイン電流の主成分であるが、（ｂ）の本発明によるバルク電流制御型Accumulation型トランジスタでは、しきい値電圧領域ではＩbulkがドレイン電流の主成分である。
　また、図６の上段の図に示すように、ドレイン電流のゲート電圧に対する２次微分では、（a）ではＩaccの増加に対応する一つのピークしか見られないが、（ｂ）ではしきい値電圧領域付近のＩbulkの増加に対応するピークとしきい値電圧よりゲート電圧が大きい領域でのＩaccの増加に対応するピークの２つのピークが見られる。
　図５（ｂ）に示されたバルク電流制御型トランジスタは、ゲート電極Ｇに印加される電圧がソース電極Ｓに印加される電圧と等しい時に、ドレイン電極Ｄに印加される電圧が０Ｖから電源電圧まで変化した際、チャンネル領域８とソース領域６の接触部分においてゲート絶縁膜上に設けられるゲート電極５とチャンネル領域の半導体層８との仕事関数差により前記半導体層８に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、半導体層８の厚さTSOI、当該半導体層８の不純物原子濃度NSOI、ゲート電極５の仕事関数を定めている。
　また、図５（ｂ）に示した実施例では、チャンネル領域を形成する半導体層８の膜厚が５０ｎｍで、且つ、不純物原子濃度がそれぞれ２×１０１７ｃｍ－３である例を示したが、図３のゾーンｂからも明らかなとおり、半導体層８の膜厚TSOIが薄くなれば、その不純物原子濃度NSOIを高くする。例えば、半導体層８の膜厚TSOIが１０ｎｍ以下である場合には、５×１０１７ｃｍ－３以上の不純物原子濃度NSOIにする。
　上記した説明では、半導体層（SOI）層が（１００）面方位である場合について説明をしたが、いずれの面方位の場合でも上記の説明と同等の効果がある。例えば、チャンネル領域の少なくとも一部を（１００）面から±１０°以内の面で形成しても良いし、（１１０）面または（１１０）面から±１０°以内の面で形成しても良い。
　図７を参照して、本発明の実施例２に係るバルク電流制御型ＣＭＯＳ半導体装置を説明する。図示されたバルク電流制御型ＣＭＯＳ半導体装置はｎチャンネル及びｐチャンネルトランジスタによって構成されている。図示されたバルク電流制御型ＣＭＯＳ半導体装置は、支持基板２０上に１００ｎｍ厚さの埋め込み酸化膜２１で分離された半導体層（ＳＯＩ）層に形成される。
　この例の場合、半導体層は１０ｎｍの（１１０）面方位から８°傾いた（５５１）面方位のｎ型の半導体層であり、当該半導体層はｎチャンネルトランジスタになる部分とｐチャンネルトランジスタになる部分とにエッチングにより分離される。次に、不純物原子濃度調整のために、当該半導体層のｎチャンネルトランジスタになる部分にはリンが注入され、ｐチャンネルトランジスタになる部分にはボロンが注入される。これによって、ｎチャンネルトランジスタ及びｐチャンネルトランジスタのしきい値が調整される。この例では、各トランジスタのしきい値が図３のゾーンｂ内になるように、半導体層の膜厚 (TSOI)及び不純物原子濃度 (NSOI)が調整され、チャンネル領域の半導体層４及び８が形成される。例えば、ｎチャンネルトランジスタのチャンネル領域４の不純物原子濃度は３×１０１８ｃｍ－３であり、他方、ｐチャンネルトランジスタのチャンネル領域８の不純物原子濃度は３×１０１８ｃｍ－３である。
　次に、電気的酸化膜等価絶縁膜厚で１ｎｍのSi3N4膜が各トランジスタのチャンネル領域４及び８表面に、マイクロ波励起のプラズマ装置で形成され、ゲート絶縁膜２３が形成される。ここで、チャンネル領域の表面はPeak to Valleyが０．１６ｎｍ以下となるような平坦化処理を受けており、ゲート絶縁膜２３とチャンネル領域との間の界面は原子オーダーで極めて平坦である。また、ゲート絶縁膜２３はSiO2膜や、HfOx、ZrOx, La2O3等の金属酸化膜、PrxSiyNz等の金属窒化物等の高誘電材料を用いても良い。
　その後、ゲート絶縁膜２３上にTa膜を形成し、それぞれ所望のゲート長、ゲート幅にエッチングし、ゲート電極１及び５を形成する。このとき、ｎチャンネルトランジスタもｐチャンネルトランジスタのチャンネル領域４、８とゲート電極１、５との仕事関数差によりおよそ厚さ１８ｎｍの空乏層が形成されるので半導体層４、８が完全に空乏化しているのでノーマリーオフになっている。
　その後、ｎチャンネルトランジスタ領域のソース・ドレイン層にヒ素を注入し活性化を行って、不純物原子濃度２×１０２０ｃｍ－３のソース領域２及びドレイン領域３を形成し、ｐチャンネルトランジスタ領域のソース・ドレイン層にはボロンを注入し活性化を行い、不純物原子濃度２×１０２０ｃｍ－３のソース領域６及びドレイン領域７を形成する。
　さらに、配線層としてゲート配線２５、出力配線２６、電源配線２７および電源配線２８を形成する。
　上記したＣＭＯＳ半導体装置は（５５１）面方位以外の面方位、例えば（１００）面方位のSOI層上に作製したものでもよい。
　本発明によれば、半導体層（ＳＯＩ層）の膜厚が１００ｎｍより薄く、基板濃度が２×１０１７[ｃｍ－３]より高いバルク電流制御型Accumulation型ｎチャンネル及びｐチャンネルトランジスタ、及びこれらのトランジスタによって構成されたＣＭＯＳ回路について説明したが、本発明はこれに限定されることなく、各種の素子並びに電子回路にも適用できる。

Claims (17)

  1. 　２２ｎｍ以上の微細化世代において、チャンネル領域の不純物原子濃度の統計的ばらつきで決まるしきい値電圧のばらつきがＬＳＩの動作を制限しないことを特徴とする半導体装置。
  2. 　２２ｎｍ以上の微細化世代において、チャンネル領域の不純物原子濃度の統計的ばらつきで決まるしきい値電圧のばらつきの標準偏差がＬＳＩの電源電圧の２３分の１より小さいことを特徴とする半導体装置。
  3. 　チャンネル領域とその両端に設けたソース、ドレイン領域とを有するトランジスタであって、前記チャンネル領域をｎ型半導体で構成すると共にキャリアを電子とするか、または前記チャンネル領域をｐ型半導体で構成すると共にキャリアをホールとするAccumulation型トランジスタであって、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にのみキャリアを伝導させるとともに、ドレイン電極に流れる電流をゲート電極に印加される電圧によって２桁以上制御できる動作領域を有することを特徴としたバルク電流制御型Accumulation型トランジスタ。
  4. 　トランジスタのドレイン電極に流れる電流がゲート電極に印加される電圧の増加に対して指数関数的に増加するサブスレショルド領域及びトランジスタのしきい値を含んだ動作領域中に、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にキャリアを伝導させることを特徴とする請求項３に記載のバルク電流制御型Accumulation型トランジスタ。
  5. 　前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを１００ｎｍより小さくし、該ＳＯＩ層の不純物原子濃度を２×１０１７[ｃｍ－３]より高くしたことを特徴とする請求項4に記載のバルク電流制御型Accumulation型トランジスタ。
  6. 　前記ソース、ドレイン領域を前記チャンネル領域と同一導電型の半導体で構成したことを特徴とする請求項３～５のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
  7. 　前記ソース、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項３～５のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
  8. 　前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が－４．３７ｅＶ以上であるような金属または金属半導体化合物で構成したことを特徴とする請求項７に記載のバルク電流制御型Accumulation型トランジスタ。
  9. 　前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が－４．９５ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項７に記載のバルク電流制御型Accumulation型トランジスタ。
  10. 　前記トランジスタをノーマリーオフ型としたことを特徴とする請求項３～９のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
  11. 　前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分において前記半導体層に形成される空乏層の厚さより小さくしたことを特徴とする請求項１０に記載のバルク電流制御型Accumulation型トランジスタ。
  12. 　ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物原子濃度、および前記チャンネル領域上のゲート電極の仕事関数を定めたことを特徴とする請求項１１に記載のバルク電流制御型Accumulation型トランジスタ。
  13. 　前記ＳＯＩ層の厚さが１０ｎｍ以下であると共に、前記チャンネル領域の不純物原子濃度が５×１０１７[ｃｍ－３]以上であることを特徴とする請求項３～１２のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
  14. 　請求項３～１３のいずれか一つに記載のトランジスタを少なくとも二つ有し、その一方をｎチャンネルトランジスタ、他方をｐチャンネルトランジスタとしたことを特徴とするバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
  15. 　前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有するようにしたことを特徴とする請求項１４に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
  16. 　前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項１４に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
  17. 　前記ｎチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有し、かつ前記ｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項１４に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
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