CN103489919A - 半导体装置 - Google Patents

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Abstract

在反型晶体管或本征型晶体管、以及半导体层的积累层电流控制型积累型晶体管中，由于杂质原子浓度的统计偏差，阈值电压的偏差在微细化世代变大，难以确保LSI的可靠性。可以得到通过控制半导体层的膜厚和杂质原子浓度而形成的大电流控制积累型晶体管，使得耗尽层的厚度大于半导体层的膜厚。例如，通过使半导体层的膜厚为100nm并且杂质浓度高于2×1017[cm-3]，阈值偏差的标准偏差可以小于电源电压的偏差。

Description

半导体装置
本申请是是申请日为2009年04月10日、申请号为200980115221.0的发明名称为“半导体装置”的专利申请的分案申请。
技术领域
本发明涉及IC、LSI等半导体装置。
背景技术
以往，在IC、LSI等半导体装置中广泛使用的是在沟道区域形成反型层形式的反型晶体管。在该晶体管中，为了抑制随着晶体管的构造微细化而影响变大的短沟道效果，需要提高沟道区域的杂质原子浓度。另一方面，晶体管的阈值的偏差是由沟道区域的杂质原子浓度的偏差引起的。另外，晶体管的阈值的偏差大致与沟道面积的平方根呈反比而增加。由于这些原因，在反型晶体管中存在的问题是：无法抑制伴随着构造微细化的晶体管的阈值的偏差，不能确保LSI的可靠性。
例如，为了使由1兆(1012)个晶体管构成的LSI以10GHz的时钟频率动作且10年间没有发生任何错误动作，提出了电源电压与阈值电压需要满足下式(1)的关系(非专利文献1)。
数学式1
V DD > 23 · σ V th - - - ( 1 )
此处，VDD是LSI的电源电压，σVth是阈值的偏差的标准偏差。
从式(1)可知，为了抑制阈值的偏差导致的LSI的错误动作，提高电源电压是比较有效的。但是，若考虑晶体管的栅极绝缘膜的可靠性，则将可施加在栅极绝缘膜上的电场的绝对值决定为例如8MV／cm等。结果，施加在栅极电极的电源电压必须与构造微细化的同时膜厚度变薄的栅极绝缘膜的微细化一起减小，阈值的偏差随着微细化，必须控制得更小。
另一方面，在为了使半导体具有作为n型半导体或p型半导体的功能所需的掺杂技术或杂质的活化技术中，已知若最终活化的杂质原子数在某一区域为平均n个，则在该区域有多个时，该区域所包含的杂质原子数会产生依照具有平均个数的平方根即个标准偏差的正态分布的统计偏差。
在使用体型半导体(bulk semiconductor)的反型晶体管的情况下，一般而言晶体管的阈值Vth如下式(2)所示。
数学式2
V th = V fb + 2 φ B + 2 ϵ si q N A ( 2 φ B ) C ox - - - ( 2 )
此处，εsi[F/cm]是硅的介电常数，q[C]是基本电荷量，NA[cm-3]是沟道区域的受主型杂质原子浓度，Cox[F/cm2]是栅极绝缘膜电容。另外，Vfb[V]是平带电压，φB[V]是硅的从带隙的中间的能级到费米级的电位差。
式(2)是表示n沟道反型晶体管的阈值的式子，在p沟道反型晶体管的情况下，NA使用施主型杂质原子浓度即ND[cm-3]。
Vfb及φB分别如以下的式(3)、式(4)所示。
数学式3
V fb = φ m - χ si - E g 2 - φ B + Q f C ox - - - ( 3 )
数学式4
φ B = kT q ln ( N A n i ) - - - ( 4 )
此处，φm是栅极电极的功函数，χsi是硅的电子亲和力，Eg是硅的带隙，分别由单位[V]表示。Qf是假定栅极绝缘膜所包含的电荷存在于硅和栅极绝缘膜的界面时的电荷密度[C/cm2]。另外，式(4)的ni是本征载流子密度[cm-3]。
从式(2)至式(4)可知，反型晶体管的阈值是沟道区域中的杂质原子浓度的函数。
此处，若沟道区域的平均杂质原子浓度为NA[cm-3]，则沟道区域中所包含的杂质原子的平均个数可由下式(5)表示。
数学式5
nchannel=NA·Leff·Weff·Wdep   (5)
此处，nchannel是沟道区域中所包含的杂质原子的平均个数[个]，Leff是有效沟道长[cm]，Weff是有效沟道宽[cm]，Wdep是最大耗尽层宽[cm]。因此，在杂质原子的个数增减偏离标准偏差时的沟道中的杂质原子浓度可由以下的式(6)、式(7)表示。
数学式6
N A + = ( n channel + n channel ) / ( L eff · W eff · W dep ) - - - ( 6 )
数学式7
N A - = ( n channel + n channel ) / ( L eff · W eff · W dep ) - - - ( 6 )
此处，NA +是杂质原子的个数增加标准偏差时的杂质原子浓度[cm-3]，NA -是杂质原子的个数减少标准偏差时的杂质原子浓度[cm-3]。若设沟道区域的杂质原子浓度为NA +或者NA -时的阈值分别为Vth(NA +)、Vth(NA -)，则阈值的偏差的标准偏差如下式(8)所示。
数学式8
σ V th = ( V th ( N A + ) - V th ( N A + ) ) / 2 - - - ( 8 )
在表1中，示出相对于晶体管的微细化世代栅极长L的有效沟道长、反型晶体管的电源电压、电换算氧化膜厚(EOT)、平均的阈值、由式(1)得到的阈值的偏差容许值、NA、nchannel、
Figure BDA00003614415700036
Figure BDA00003614415700035
NA +、NA -、以及由于杂质原子浓度的偏差而产生的阈值的偏差的标准偏差。
参照图1，示出反型晶体管的对于晶体管的微细化世代的由式(1)得到的阈值的偏差容许值(σ＝VDD,inv／23)及由于杂质原子浓度的偏差而产生的阈值的偏差的标准偏差σVth,inv。此处，反型晶体管的电源电压是使施加在反型晶体管的栅极绝缘膜的电场强度达到8MV/cm的电压。另外，有效沟道宽Weff的值与微细化世代L相等。
[表1]
Figure BDA00003614415700041
从表1及图1可知，在反型晶体管中，在45nm以后的世代、即比45nm更加微细化的世代(即30nm或者20nm的微细化世代)中，由于标准偏差σVth(由于此处是反型晶体管，因此用σVth,inv表示)超过阈值的容许值VDD／23(即VDD,inv/23)，因此由于沟道区域的杂质原子浓度的偏差，无法满足由1兆个晶体管构成的LSI以10GHz的时钟频率且10年完全没有误动作这样的性能要求。
另一方面，在沟道区域的平均杂质原子浓度为0[cm-3]的本征型晶体管中，由于硅晶片的杂质控制技术的不完全性引起的阈值的偏差，无法满足性能要求。
进一步具体说明本征型晶体管，即使彻底抑制硅晶片的杂质原子浓度，在晶体管有许多个时，也有可能出现沟道区域存在1个杂质原子的晶体管。此时，在沟道区域中连1个杂质原子也不存在的晶体管、与存在1个杂质原子的晶体管的阈值之差ΔVth,intrinsic，对于微细化世代如表2及图2所示。无论在哪个世代，若在沟道区域中连1个杂质原子也不存在的晶体管、和存在1个杂质原子的晶体管的阈值之差ΔVth,intrinsic大幅超过本征型晶体管的电源电压(VDD,intrinsic)的23分之1，在构成LSI的晶体管中即使有1个沟道区域中存在1个杂质原子的晶体管，都会引起误动作。
[表2]
Figure BDA00003614415700051
若在芯片面积为4.0cm2的LSI芯片最密地装入晶体管，则芯片中的晶体管的沟道区域的总和为0.286cm2。表3示出在使用n型和p型杂质原子的总和的浓度为1013至106cm-3的硅晶片时，引起各微细化世代的芯片中所包含的LSI的误动作的，在沟道区域中包含1个杂质原子的晶体管的数量。此处，为了在本征型晶体管中实现常闭，必须使用SOI(Silicon on Insulator)结构，为了充分抑制短沟道效果，SOI层的膜厚为有效沟道长的4分之1。当前实用的硅晶片的杂质原子浓度较低的也在1012cm-3的数量级，将在LSI中引起误动作的晶体管控制在1个以下是不可能实现的。
[表3]
Figure BDA00003614415700052
专利文献1：WO2008／007749A1
非专利文献1：T.Ohmi, M.Hirayama, and A.Teramoto, "New eraof silicon technologies due to radical reaction basedsemiconductor manufacturing," J.Phys., D,Appl.Phys. vol.39pp.R1-R17, 2006.
发明内容
本发明人等在专利文献1中提出了可以提高栅极电压的积累型的晶体管。然而，发现了即便是这样的积累型晶体管，在32nm以下的微细化世代中也无法满足对阈值的偏差的要求。
具体说明这一情况，在积累型晶体管的情况下，如专利文献1所述，可以将流过沟道区域的电流分量分类为：流过栅极绝缘膜和硅界面附近的积累层的电流分量(Iacc[A])、以及流过沟道区域的积累层以外的区域的电流分量(Ibulk[A])。
根据渐进沟道近似，在栅极电压(Vg[V])比较小的区域，漏极电流(ID[A])和栅极电压的关系可以由下式(9)、(10)、(11)表示。此处，Vfb[V]是平带电压，Wdep[cm]是硅的耗尽层宽，TSOI[cm]是SOI层的厚度，NSOI是SOI层的杂质原子浓度。
数学式9
区域1:(Vg-Vfb)＜0且Wdep＞TSOI
I D ≈ I bulk = q W eff L D nbulk ∫ 0 T SOI exp - βφ ( x ) ( 1 - exp - β V D ) exp - β ( V T SOI - ( V g - V fb ) ) dx - - - ( 9 )
数学式10
区域2:(Vg-Vfb)＜0且Wdep＜TSOI
I D ≈ I bulk = q W eff L D nbulk ∫ 0 W dep N SOI e - βφ ( x ) ( 1 - e - β V D ) dx + q W eff L D nbulk N SOI ( T SOI - W dep ) - - - ( 10 )
数学式11
区域3：(Vg-Vfb)＞0
I D = I Acc + I bulk = q WT acc D nacc n acc ( 0 ) - n acc ( L ) L + qW L D nbulk N SOI ( T SOI - W Dep ) - - - ( 11 )
此处，Dnbulk[cm2/s]是沟道区域的栅极绝缘膜和硅界面附近以外的区域的电子的扩散系数，NSOI[cm-3]是SOI层的杂质原子浓度，β[V-1]是热能的倒数，φ(x)[V]是在距离栅极绝缘膜的深度为x的杂质原子浓度从NSOI的体型的硅的费米能级的电位的位移，VD[V]是漏极电压，VTSOI[V]是Wdep＝TSOI时的Vg，Tacc[cm]是积累层宽，Dnacc[cm2/s]是沟道区域的栅极绝缘膜和硅界面附近的区域的电子的扩散系数，nacc(0)和nacc(L)[cm-3]分别是源极电极端及漏极电极端的沟道区域中的积累层的电子浓度。式(9)至(11)示出的是n沟道晶体管，但对于p沟道晶体管，通过将Dnbulk,Dnacc等参数变更为相对于空穴的值，也可以使用。
在上式(9)及(11)所表示的区域1和3中，漏极电流相对于栅极电压指数呈函数地变化。这是因为式(9)的项exp(－β(VTSOI－(Vg－Vfb)))呈指数函数地变化，另外式(11)的项(nacc(0)－nacc(L)／L)呈指数函数地变化。
另一方面，在式(10)所表示的区域2中，取决于(TSOI－WDep)而变化的漏极电流相对于栅极电压以平方根呈比例。实用上优选的是阈值设定在相对于栅极电压漏极电流呈指数函数地变化的区域，因此，此处不探讨阈值电压存在于区域2的晶体管。
此处，在本发明中，将阈值电压存在于区域1的积累型晶体管定义为大电流控制型(Ibulk controlled)积累型晶体管；另一方面，将阈值电压存在于区域3的积累型晶体管定义为积累电流控制型(Iacccontrolled)积累型晶体管。
无论怎样，若使用式(9)到(11)，则利用SOI层的厚度TSOI和杂质原子浓度NSOI的组合，可以明确得知是大电流控制(Ibulk controlled)型设备、或者积累电流控制(Iacc controlled)型设备、或者阈值电压存在于区域2的设备。
参照图3，纵轴为SOI层的杂质浓度NSOI(cm-3)，横轴为SOI层的厚度TSOI(nm)，示出对于TSOI和NSOI的组合的设备的区域。此处，作为阈值电压，是在对漏极电流用沟道宽及沟道长进行标准化的值(ID／(W／L))为一般作为电路的阈值定义的1μA时的栅极电压。
在图3中，根据TSOI和NSOI的组合，区分为(a)、(b)、(c)以及(d)这4个区，区(a)相当于常开(normally-on)的设备，区(b)相当于上式(9)所表示的设备(即大电流控制型(Ibulk controlled)积累型晶体管)的区域1，再有，区(c)相当于式(11)所表示的设备(积累电流控制型(Iacc controlled)积累型晶体管)的区域3。再有，区(d)相当于式(10)所表示的设备的区域2。
以往广为人知的积累型晶体管是相当于区域3的积累电流控制型积累型晶体管、或者阈值电压存在于区域2实际难以使用的晶体管。
进一步具体说明积累电流控制型积累型晶体管，积累电流控制型积累型晶体管的阈值电压如下式(12)所示，是栅极电压为Vfb时。
数学式12
V th = V fb = φ m - φ Si + Q f C ax = φ m - ( 4.05 + 1.12 / 2 - KT q ln ( N SOI n i ) ) + Q f C ax
(12)
= φ m - 4.61 + Q f C ax + KT q ln ( N SOI n i )
在表4中，示出相对于晶体管的微细化世代的有效沟道长(Leff)、积累电流控制型积累型晶体管的电源电压、电换算氧化膜厚(EOT)、平均的阈值、由式(12)得到的积累电流控制型积累型晶体管的阈值的偏差容许值、NSOI、nchannel、
Figure BDA00003614415700083
杂质原子的个数增加或者减少标准偏差时的SOI层的杂质原子浓度NSOI +、NSOI -以及由于杂质原子浓度的偏差而产生的阈值的偏差的标准偏差。积累电流控制型积累型晶体管的电源电压VDD,Iacc是施加在积累电流控制型积累型晶体管的栅极绝缘膜的电场强度达到8MV/cm的电压。
[表4]
Figure BDA00003614415700084
从表4的VDD,Iacc、VDD,inv的比较可知，在积累型晶体管中由于在晶体管的接通状态和断开状态时施加在栅极绝缘膜的电场方向相反，因此电源电压可以大于反型的电源电压。这在可以将阈值的偏差的容许值增大一点的方面是有利的。
然而，在由表4所示的积累电流控制型积累型晶体管实现时，在微细化世代中杂质原子浓度过小，在65nm世代以后，沟道区域所包含的平均杂质原子浓度为1个以下。通过这样，由于在LSI中存在许多沟道中存在1个杂质原子的晶体管、以及沟道中1个杂质原子也不存在的晶体管，因此作为阈值偏差会大幅超过电源电压的23分之1。
总结以上的说明，在反型晶体管中，在45nm以后，因杂质原子浓度的偏差而无法满足对LSI中的晶体管的阈值的偏差的要求；在本征型晶体管中，由于晶片的杂质原子浓度控制技术的不完全性，无论在哪个世代都无法满足对LSI中的晶体管的阈值的偏差的要求。
再有，在一般已知的积累型晶体管、即积累电流控制型积累型晶体管中，会出现阈值电压进入晶体管动作区域中的不期望的区域的晶体管。因此，在积累电流控制型积累型晶体管中，在65nm以下的微细化世代中，沟道区域所包含的杂质原子的平均个数为1个以下，在实现45nm以下的微细化世代的LSI时，无法满足对LSI中的晶体管的阈值的偏差的要求。
本发明的目的在于提供对于沟道区域的杂质原子浓度的统计偏差可以将阈值电压的偏差抑制得较低的晶体管。
本发明另外的目的在于提供，可以增大施加在栅极电极的电压摆动，可以提高阈值电压的偏差的容许值的晶体管。
本发明人等首次发现了：若将沟道区域的杂质原子浓度置于比较高的浓度，并使阈值电压的变化相对于该杂质原子浓度的变化较小，则对于沟道区域的杂质原子浓度的统计偏差可以将阈值的偏差抑制得较小，为了实现此目的需要使用积累型晶体管，从而实现本发明。
根据本发明，可以得到一种半导体装置，其特征在于，在22nm以上的世代中，由沟道区域的杂质原子浓度的统计偏差决定的阈值电压的偏差不会限制LSI的动作。
根据本发明的其他视点，可以得到一种半导体装置，其特征在于，在22nm以上的世代中，由沟道区域的杂质原子浓度的统计偏差决定的阈值电压的偏差的标准偏差小于LSI的电源电压的23分之1。
根据本发明的其他视点，可以得到一种积累型晶体管，是具有沟道区域及设在其两端的源极、漏极区域的晶体管，是由n型半导体构成所述沟道区域并且载流子为电子、或者由p型半导体构成所述沟道区域并且载流子为空穴的积累型晶体管，其特征在于，仅在所述沟道区域中的栅极绝缘膜/硅界面以外的区域具有传导载流子的晶体管的动作区域。
根据本发明的另一其他视点，可以得到一种积累型晶体管，是具有沟道区域及设在其两端的源极、漏极区域的晶体管，是由n型半导体构成所述沟道区域并且载流子为电子、或者由p型半导体构成所述沟道区域并且载流子为空穴的积累型晶体管，其特征在于，仅在所述沟道区域中的栅极绝缘膜/硅界面以外的区域具有传导载流子的晶体管的动作区域，并且包括可以利用施加在栅极电极的电压对流过漏极电极的电流进行2位以上控制的动作区域。
在一个实施方式中，积累型晶体管的特征在于，在亚阈区域及含有晶体管的阈值的动作区域中，在所述沟道区域中的栅极绝缘膜/硅界面以外的区域传导载流子；所述亚阈区域中流过晶体管的漏极电极的电流相对于施加在栅极电极的电压的增加呈指数函数地增加。
在一个实施方式中，积累型晶体管的结构为，所述沟道区域由SOI层构成，并且该SOI层的厚度小于100nm，该SOI层的杂质原子浓度高于2×1017[cm-3]。
在一个实施方式中，积累型晶体管中，所述源极、漏极区域由与所述沟道区域同一导电型的半导体构成。
在一个实施方式中，积累型晶体管，所述源极、漏极区域由其功函数与所述沟道区域的半导体的功函数之差为0.32eV以下的金属或者金属半导体化合物构成。
在一个实施方式中，积累型晶体管中，所述沟道区域由n型硅构成，并且所述源极、漏极区域由其功函数为－4.37eV以上的金属或者金属半导体化合物构成。
在一个实施方式中，积累型晶体管中，由p型硅构成所述沟道区域，并且将所述源极、漏极区域由其功函数为－4.95eV以下的金属或者金属半导体化合物构成。
在一个实施方式中，积累型晶体管中，所述晶体管是常闭型。
在一个实施方式中，积累型晶体管的结构为，将所述沟道区域由SOI层构成，并且在施加在栅极电极的电压与施加在源极电极的电压相等时，施加在漏极电极的电压从0V变化到电源电压时，在所述沟道区域和所述源极区域的接触部分，使该SOI层的厚度小于形成于所述半导体层的耗尽层的厚度。
在一个实施方式中，积累型晶体管中，设定所述SOI层的厚度、所述SOI层的杂质原子浓度、以及所述沟道区域上的栅极电极的功函数，使得在施加在栅极电极的电压与施加在源极电极的电压相等时，施加在漏极电极的电压从0V变化到电源电压时，由于在所述沟道区域和所述源极区域的接触部分设在栅极绝缘膜上的栅极电极与所述沟道区域的半导体层的功函数差，而形成于所述半导体层的耗尽层在所述半导体层的深度方向没有间断地形成。在一个实施方式中，大电流控制型积累型晶体管中，所述SOI层的厚度为10nm以下，并且所述沟道区域的杂质原子浓度为5×1017[cm-3]以上。
根据本发明的一个视点，可以得到一种积累型CMOS半导体装置，含有至少2个积累型晶体管，其中一部分由n沟道晶体管构成，另一部分由p沟道晶体管构成。
根据一个实施方式，大电流控制型积累型CMOS半导体装置中，所述n沟道晶体管及p沟道晶体管的沟道区域的至少一部分具有(100)面或者从(100)面起在±10°以内的面而形成。
另外，积累型CMOS半导体装置中，所述n沟道晶体管及p沟道晶体管的沟道区域的至少一部分具有(110)面或者从(110)面起在±10°以内的面而形成。
另外，积累型CMOS半导体装置中，所述n沟道晶体管的沟道区域的至少一部分具有(100)面或者从(100)面起在±10°以内的面，且所述p沟道晶体管的沟道区域的至少一部分具有(110)面或者从(110)面起在±10°以内的面而构成。
根据本发明，由于阈值电压对于沟道区域的杂质原子浓度的变化影响变小，因此具有的效果是：在微细化世代中也可以减小阈值电压相对于杂质原子浓度的统计偏差的偏差，可以降低由于阈值电压的偏差而决定的LSI的故障产生概率。
附图说明
图1是表示反型晶体管的、微细化世代L与电源电压的偏差的容许值(VDD,inv／23)的阈值电压的偏差的标准偏差σVth,inv的图；
图2是表示反型晶体管的、对于微细化世代L的电源电压的偏差的容许值(VDD,inv／23)与阈值电压的偏差的标准偏差σVth,inv，以及本征型晶体管在沟道区域中1个杂质原子都不存在的晶体管与存在1个晶体管的阈值之差ΔVth,intrinsic的图；
图3是表示由半导体层(SOI层)的膜厚TSOI和SOI层的杂质原子浓度NSOI来定义区域时，可以得到动作不同的晶体管的图；示出成为区(a)所示的常开(Normally-on)型的区域、成为区(b)所示的大电流控制型的区域、成为区(c)所示的积累层电流控制型的区域、以及在区(d)所示的阈值电压区域成为漏极电流对于栅极电压不指数函数地增加的晶体管的区域；
图4是表示反型晶体管及大电流控制型积累型晶体管的、对于微细化世代L的电源电压的偏差的容许值(VDD／23)与阈值电压的偏差的标准偏差σVth的关系的图；
图5是积累型n沟道晶体管的剖视图，该图(a)及(b)分别是作为比较例的积累层电流控制积累型n沟道晶体管、本发明的实施例1所涉及的大电流控制型积累型n沟道晶体管；
图6是表示晶体管的特性的图，该图(a)及(b)分别是表示图5(a)及(b)所示的积累层电流控制积累型n沟道晶体管、及大电流控制型积累型晶体管的特性的图；
图7是表示本发明的实施例2所涉及的大电流控制型CMOS半导体装置的图。
具体实施方式
大电流控制型积累型晶体管的分析：
大电流控制型积累型晶体管的阈值，是漏极电流相对于栅极电压从指数函数地增加的区域向不指数函数地增加的区域的边界。即，是图3所示的区b与区d(即区域1与区域2)的迁移点。因此，大电流控制型积累型晶体管的阈值电压是硅区域的耗尽层的厚度与TSOI相等时的栅极电压，可由下式(13)得到。
数学式13
Vth=Vfb-Vg(Wdep=TSOI)
= V fb = q T SOI N SOI ( 1 C ax + T SOI 2 ϵ Si ) - - - ( 13 )
= φ m = 4.61 + Q f C ax + KT q ln ( N SOI n i ) - q T SOI N SOI ( 1 C ax + T SOI 2 ϵ si )
此处，式(13)的右边的第4项和第5项都是NSOI的函数，但第4项和第5项相对于NSOI变化的增减分别是相反的。这表示大电流控制型积累型晶体管的阈值电压相对于NSOI的变化，其变化较小。
在表5中，示出对于晶体管的微细化世代的有效沟道长(Leff)、大电流控制型积累型晶体管的电源电压、电换算氧化膜厚(EOT)、平均的阈值、大电流控制型积累型晶体管的阈值的偏差容许值、NSOI、nchannel、
Figure BDA00003614415700133
NSOI＋、NSOI -、以及由于杂质原子浓度的偏差而产生的阈值的偏差的标准偏差。另外，大电流控制型积累型晶体管的电源电压是施加在大电流控制型积累型晶体管的栅极绝缘膜的电场强度达到8MV/cm的电压。
另外，在表5中，为了比较还示出了反型晶体管的电源电压的偏差容许值。
在大电流控制型积累型晶体管中，由于在晶体管的接通状态和断开状态时施加在栅极绝缘膜的电场方向相反，并且在栅极电压为阈值电压时可以使电场强度为0MV／cm以下，因此电源电压可以大于积累电流控制型积累型的电源电压。这在可以增大阈值的偏差的容许值的方面是有利的。
实际上，如表5所示，大电流控制型积累型晶体管的电源电压的偏差容许值σ(＝VDD,Ibulk／23)(mV)在90nm世代的容许值为83.9mV，另一方面，阈值的偏差的标准偏差σVth,Ibulk(mV)为21.3mV。这样，在90nm微细化世代中，电源电压的偏差容许值σ大于阈值的偏差的标准偏差。同样，在22nm世代的微细化世代，电源电压的偏差容许值σ(38.7mV)也大于阈值的偏差的标准偏差32.1mV。因此，在大电流控制型积累型晶体管中，可知在22nm以上的世代中，由沟道区域的杂质原子浓度的统计偏差决定的阈值电压的偏差不会限制LSI的动作。
[表5]
Figure BDA00003614415700141
此处，参照图4，示出关于反型晶体管及大电流控制型积累型晶体管，对于微细化世代L的阈值电压的偏差的容许值(VDD／23)和阈值电压的偏差σVth。
具体说明，图4的纵轴及横轴分别表示电压(mV)及微细化世代(nm)，曲线C1和C2分别表示大电流控制型积累型晶体管的阈值电压的偏差σVth,Ibulk及电源电压的偏差容许值(VDD,Ibulk／23)。另一方面，曲线C3和C4分别表示反型晶体管的阈值电压的偏差σVth,inv及电源电压的偏差容许值(VDD,inv／23)。
从曲线C1和C2可知，大电流控制型积累型晶体管在22nm世代，阈值电压的偏差σVth,Ibulk小于电源电压的偏差容许值(VDD,Ibulk／23)。这意味着，1兆个栅极的LSI以10GHz的时钟频率动作10年，也不会由于沟道区域的杂质浓度的统计偏差引起不良。
另外，大电流控制型积累型晶体管的阈值电压的偏差无论在哪个世代都小于反型晶体管的阈值电压偏差。这表示即使是相同世代，在大电流控制型积累型晶体管中，与反型晶体管相比，可以不引起故障地实现具有更多栅极的LSI、进行更高速动作的LSI、进行更长期间动作的LSI。
实施例1
参照图5，示出本发明的实施例1所涉及的大电流控制型积累型n沟道晶体管(以下仅称为n沟道晶体管)与比较例。
图5(a)是比较例(积累电流控制型积累型晶体管)，在由p型硅形成的支承基板上形成被100nm左右厚度的埋入氧化膜分离的n型Silicon on Insulator(SOI)层(以下称为半导体层)4。此处，半导体层4形成沟道区域，图示的沟道区域的表面具有(100)面方位，半导体层4具有50nm的膜厚。
再有，在形成沟道区域的半导体层4的两侧，设有与沟道区域同一导电型，由具有高于沟道区域的杂质原子浓度的n+半导体形成的源极、漏极区域2和3。
在由半导体层4形成的沟道区域上设有由电等效膜厚(EOT)为7.5nm的氧化膜形成的栅极绝缘膜，在该栅极绝缘膜上设有p+多晶硅的栅极电极1。图示的n沟道晶体管的栅极长是0.6μm，栅极宽是20.0μm。此处，沟道区域的平均的杂质原子浓度是1×1016cm-3(因此，该设备相当于图3的A)，与该沟道区域接触的源极、漏极区域2、3由2×1020cm-3的半导体和金属半导体化合物形成。金属半导体化合物是Al硅化物，但在n沟道晶体管的情况下可以是Ni硅化物或Er硅化物、或者Y硅化物等，将与半导体的接触电阻抑制在1×10-11Ωcm2以下，与源极、漏极区域的半导体部分的串联电阻相加，作为晶体管的串联电阻为1.0Ωμm。另外，在n沟道晶体管的情况下，也可以将源极、漏极层由功函数为－4.37eV以上的金属或者金属半导体化合物形成。
另一方面，图5(b)所示的本发明的实施例所涉及的大电流控制型积累型n沟道晶体管与图5(a)相同，在由p型硅形成的支承基板上，形成被100nm左右厚度的埋入氧化膜分离的n型半导体层8。此处，半导体层8形成沟道区域，图示的沟道区域的表面具有(100)面方位，半导体层8具有50nm的膜厚。在由n型半导体层8形成的沟道区域的两侧包括源极、漏极区域6和7，该源极、漏极区域6和7与该沟道区域是同一导电型，由杂质原子浓度高于沟道区域的n+半导体形成。在由半导体层8形成的沟道区域上设有由电等效膜厚(EOT)为7.5nm的氧化膜形成的栅极绝缘膜，在该栅极绝缘膜上设有p+多晶硅的栅极电极5。图示的n沟道晶体管与图5(a)的n沟道晶体管相同，栅极长是0.6μm，栅极宽是20.0μm。
此处，沟道区域的平均杂质原子浓度是2×1017cm-3(相当于图3的B)，与该沟道区域接触的源极、漏极区域6、7由具有2×1020cm-3的杂质浓度的半导体和金属半导体化合物形成。金属半导体化合物可以使用Al硅化物，但也可以是Ni硅化物或Er硅化物、或者Y硅化物等，将与半导体的接触电阻抑制在1×10-11Ωcm2以下，与源极、漏极区域的半导体部分的串联电阻相加，作为晶体管的串联电阻为1.0Ωμm。与图5(a)同样，可以将源极、漏极层由功函数为-4.37eV以上的金属或者金属半导体化合物形成。
以上是n沟道晶体管的例子，但这些晶体管也可以是p沟道晶体管。
另外，在p沟道晶体管的情况下，可以是源极、漏极电极为Pd硅化物或Pt硅化物且将与半导体的接触电阻抑制在1×10-11Ωcm2以下，与源极、漏极区域的半导体部分的串联电阻相加作为晶体管的串联电阻为1.0Ωμm。另外，在p沟道晶体管的情况下，可以将源极、漏极区域6、7由功函数为－4.95eV以下的金属或者金属半导体化合物形成。
无论怎样，选择源极、漏极区域的材料，使得图5(b)所示的晶体管的源极、漏极区域的功函数与沟道区域的半导体层的功函数之差为0.32eV以下。
图5(a)及(b)所示的n沟道晶体管，在施加在栅极电极1和5的电压与施加在源极电极S的电压相等时，施加在漏极电极D的电压从0V变化到电源电压时，由于在沟道区域和源极区域的接触部分形成于沟道区域的半导体层的耗尽层的厚度长于50nm，因此实现常闭。
参照图6(a)及(b)，分别示出图5(a)及(b)所示的n沟道晶体管的特性。在图6(a)及(b)中，从上至下依次分别示出n沟道晶体管的漏极电压为50mV时的漏极电流与栅极电压的关系、及漏极电流对栅极电压的1次微分和2次微分与栅极电压的关系。再有，在图6(a)及(b)的最下部，示出由式(9)至(11)得到的Iacc和Ibulk以及Iacc和Ibulk的合计构成的Itotal的计算值。
此处，阈值电压是由W／L标准化的漏极电流流有1μA时的栅极电压，在(a)中是1.05V，在(b)中是0.28V。(a)由于是积累层电流控制型积累型晶体管，因此在阈值电压区域中Iacc是漏极电流的主分量，但在(b)的本发明所涉及的大电流控制型积累型晶体管中，在阈值电压区域中Ibulk是漏极电流的主分量。
另外，如图6的上部的图所示，在漏极电流对栅极电压的2次微分中，在(a)中仅观察到与Iacc的增加对应的1个峰值，但在(b)中观察到与阈值电压区域附近的Ibulk的增加对应的峰值、和在栅极电压大于阈值电压的区域的与Iacc的增加对应的峰值这2个峰值。
图5(b)所示的大电流控制型晶体管，决定半导体层8的厚度TSOI、该半导体层8的杂质原子浓度NSOI、栅极电极5的功函数，使得在施加在栅极电极G的电压与施加在源极电极S的电压相等时，施加在漏极电极D的电压从0V变化到电源电压时，利用在沟道区域8和源极区域6的接触部分设在栅极绝缘膜上的栅极电极5与沟道区域的半导体层8的功函数差，而形成于上述半导体层8的耗尽层在上述半导体层的深度方向没有间断地形成。
另外，在图5(b)所示的实施例中，示出形成沟道区域的半导体层8的膜厚为50nm，且杂质原子浓度分别为2×1017cm-3的例子，但从图3的区b可知，若半导体层8的膜厚TSOI变薄，则其杂质原子浓度NSOI提高。例如，在半导体层8的膜厚TSOI为10nm以下时，得到5×1017cm-3以上的杂质原子浓度NSOI。
在上述的说明中，说明半导体层(SOI)层是(100)面方位的情况，但无论哪种面方位的情况都具有与上述说明相同的效果。例如，可以将沟道区域的至少一部分由从(100)面起在±10°以内的面形成，也可以由从(110)面或者(110)面起在±10°以内的面形成。
实施例2
参照图7，说明本发明的实施例2所涉及的大电流控制型CMOS半导体装置。图示的大电流控制型CMOS半导体装置由n沟道及p沟道晶体管构成。图示的大电流控制型CMOS半导体装置，在支承基板20上形成被厚度为100nm的埋入氧化膜21分离的半导体层(SOI)层。
在这个例子的情况下，半导体层是10nm的从(110)面方位倾斜8°的(551)面方位的n型的半导体层，该半导体层在成为n沟道晶体管的部分和成为p沟道晶体管的部分被蚀刻而分离。接下来，为了调整杂质原子浓度，向该半导体层的成为n沟道晶体管的部分注入磷，在成为p沟道晶体管的部分注入硼。据此，调整n沟道晶体管及p沟道晶体管的阈值。在这个例子中，调整半导体层的膜厚(TSOI)及杂质原子浓度(NSOI)，形成沟道区域的半导体层4和8，使得各晶体管的阈值为图3的区b内。例如，n沟道晶体管的沟道区域4的杂质原子浓度是3×1018cm-3；另一方面，p沟道晶体管的沟道区域8的杂质原子浓度是3×1018cm-3。
接下来，在各晶体管的沟道区域4和8表面，利用微波激发的等离子体装置形成电氧化膜等效绝缘膜厚为1nm的Si3N4膜，形成栅极绝缘膜23。此处，沟道区域的表面受到波峰到波谷(Peak to Valley)为0.16nm以下的平坦化处理，栅极绝缘膜23与沟道区域之间的界面以原子数量级极为平坦。另外，栅极绝缘膜23也可以使用SiO2膜、HfOx、ZrOx、La2O3等金属氧化膜、PrxSiyNz等金属氮化物等高电介质材料。
之后，在栅极绝缘膜23上形成Ta膜，分别蚀刻至期望的栅极长、栅极宽，形成栅极电极1和5。此时，由于n沟道晶体管也由于p沟道晶体管的沟道区域4、8与栅极电极1、5的功函数差而形成有厚度大致为18nm的耗尽层，半导体层4、8完全耗尽化，因此为常闭。
之后，向n沟道晶体管区域的源极、漏极层注入砷以进行活化，形成杂质原子浓度为2×1020cm-3的源极区域2及漏极区域3，在p沟道晶体管区域的源极、漏极层注入硼以进行活化，形成杂质原子浓度为2×1020cm-3的源极区域6及漏极区域7。
并且，作为布线层，形成栅极布线25、输出布线26、电源布线27及电源布线28。
上述的CMOS半导体装置也可以在(551)面方位以外的面方位，例如(100)面方位的SOI层上制作。
根据本发明，说明了半导体层(SOI层)的膜厚薄于100nm，基板浓度高于2×1017[cm-3]的大电流控制型积累型n沟道及p沟道晶体管、以及由这些晶体管构成的CMOS电路，但本发明不限于此，可以适用于各种元件以及电子电路。

Claims (6)

1.一种积累型晶体管，是包括沟道区域及设在其两端的源极、漏极区域的晶体管，是由n型半导体构成所述沟道区域并且载流子为电子、或者由p型半导体构成所述沟道区域并且载流子为空穴的积累型晶体管，其特征在于，仅在所述沟道区域中的栅极绝缘膜/硅界面以外的区域传导载流子，并且包括可以利用施加在栅极电极的电压对流过漏极电极的电流进行2位以上控制的动作区域。
2.根据权利要求1所述的积累型晶体管，其特征在于，所述SOI层的厚度在10nm以下，并且所述沟道区域的杂质原子浓度在5×1017[cm-3]以上。
3.一种积累型CMOS半导体装置，其特征在于，包括至少2个权利要求1或2所述的晶体管，其中一部分为n沟道晶体管，另一部分为p沟道晶体管。
4.根据权利要求3所述的积累型CMOS半导体装置，其特征在于，所述n沟道晶体管及p沟道晶体管的沟道区域的至少一部分包括(100)面或者从(100)面起在±10°以内的面。
5.根据权利要求3所述的积累型CMOS半导体装置，其特征在于，所述n沟道晶体管及p沟道晶体管的沟道区域的至少一部分具有(110)面或者从(110)面起在±10°以内的面。
6.根据权利要求3所述的积累型CMOS半导体装置，其特征在于，所述n沟道晶体管的沟道区域的至少一部分包括(100)面或者从(100)面起在±10°以内的面，且所述p沟道晶体管的沟道区域的至少一部分包括(110)面或者从(110)面起在±10°以内的面。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012032467A1 (en) * 2010-09-08 2012-03-15 Basf Se Process for chemically mechanically polishing substrates containing silicon oxide dielectric films and polysilicon and/or silicon nitride films
JP5835790B2 (ja) 2011-01-26 2015-12-24 国立大学法人東北大学 半導体装置
US10553494B2 (en) * 2016-11-29 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown resistant semiconductor apparatus and method of making same
US11670637B2 (en) * 2019-02-19 2023-06-06 Intel Corporation Logic circuit with indium nitride quantum well
CN113533143B (zh) * 2021-07-21 2022-10-28 东南大学 描述堆积散体运动的数学模型的构建方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293058A (en) * 1992-11-12 1994-03-08 The Trustees Of Columbia University Linear voltage-controlled resistance element
JPH0951083A (ja) * 1995-08-10 1997-02-18 Mitsubishi Electric Corp ゲートアレイ型半導体集積回路装置及びその製造方法
JP3699823B2 (ja) * 1998-05-19 2005-09-28 株式会社東芝 半導体装置
US6855988B2 (en) * 2002-07-08 2005-02-15 Viciciv Technology Semiconductor switching devices
JP2004146550A (ja) * 2002-10-24 2004-05-20 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US20040079997A1 (en) * 2002-10-24 2004-04-29 Noriyuki Miura Semiconductor device and metal-oxide-semiconductor field-effect transistor
JP5128064B2 (ja) * 2005-06-17 2013-01-23 国立大学法人東北大学 半導体装置
WO2007063963A1 (ja) * 2005-12-02 2007-06-07 Tohoku University 半導体装置
WO2007072844A1 (ja) * 2005-12-22 2007-06-28 Tohoku University 半導体装置
JP5329024B2 (ja) * 2006-06-27 2013-10-30 国立大学法人東北大学 半導体装置
EP2043159A4 (en) * 2006-07-13 2011-05-18 Univ Tohoku Nat Univ Corp TRANSISTOR AND SEMICONDUCTOR DEVICE
EP2237314A3 (en) * 2006-07-13 2011-03-16 National University Corporation Tohoku University Semiconductor device
JP5010310B2 (ja) * 2007-02-28 2012-08-29 株式会社東芝 半導体装置の製造方法および半導体装置
JP5354944B2 (ja) * 2008-03-27 2013-11-27 株式会社東芝 半導体装置および電界効果トランジスタ

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