KR20100135906A - 반도체 장치 - Google Patents

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KR20100135906A
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다다히로 오미
아키노부 데라모토
리히토 구로다
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고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
자이단호진 고쿠사이카가쿠 신고우자이단
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Abstract

인버전형 트랜지스터나 진성형 트랜지스터, 및 반도체층의 축적층 전류 제어형의 축적형 트랜지스터에서는 불순물 원자 농도의 통계적 편차에 의해 임계값 전압의 편차가 미세화 세대에서 커져 LSI 의 신뢰성을 유지하는 것이 곤란하였다. 공핍층의 두께가 반도체층의 막 두께보다 커지도록, 반도체층의 막 두께와 불순물 원자 농도를 제어함으로써 형성된 벌크 전류 제어 축적형 트랜지스터가 얻어진다. 예를 들어, 반도체층의 막 두께를 100 ㎚ 로 함과 함께 불순물 농도를 2 × 1017 [cm-3] 보다 높게 함으로써, 임계값 편차의 표준 편차를 전원 전압의 편차보다 작게 할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 IC, LSI 등의 반도체 장치에 관한 것이다.
종래, IC, LSI 등의 반도체 장치에서 널리 사용되고 있는 것은, 채널 영역에 반전층을 형성하는 형식의 인버전 (Inversion) 형 트랜지스터이다. 이 트랜지스터에서는, 트랜지스터의 구조 미세화에 따라 영향이 커지는 숏 채널 효과를 억제하기 위해 채널 영역의 불순물 원자 농도를 높일 필요가 있었다. 한편, 트랜지스터의 임계값의 편차는, 채널 영역의 불순물 원자 농도의 편차에서 기인하고 있다. 또, 트랜지스터의 임계값의 편차는, 채널 면적의 제곱근에 거의 역비례하여 증가한다. 이러한 이유로 인버전형 트랜지스터에서는 구조 미세화에 따른 트랜지스터의 임계값의 편차를 억제할 수 없어, LSI 의 신뢰성을 확보할 수 없다는 문제가 있었다.
예를 들어, 1조 (1012) 개의 트랜지스터로 구성되는 LSI 를 10 ㎓ 의 클록 레이트로 10 년간 오동작을 전혀 일으키지 않도록 동작시키기 위해서는, 전원 전압과 임계값 전압은, 이하의 식 (1) 의 관계를 만족시킬 필요가 있다는 것이 지적되어 있다 (비특허문헌 1).
Figure pct00001
여기에서, VDD 는 LSI 의 전원 전압, σVth 는 임계값 편차의 표준 편차이다.
식 (1) 로부터도 분명하듯이, 임계값의 편차에 의한 LSI 의 오동작을 억제하기 위해서는 전원 전압을 높이는 것이 효율적이다. 그러나, 트랜지스터의 게이트 절연막의 신뢰성을 고려하면, 게이트 절연막에 인가할 수 있는 전계의 절대값이 예를 들어 8 ㎹/㎝ 등인 것으로 결정된다. 결과적으로 게이트 전극에 인가하는 전원 전압은, 구조 미세화와 함께 막 두께가 얇아지는 게이트 절연막의 미세화와 더불어 작아져야 하며, 임계값의 편차는 미세화에 따라 더욱 작게 억제해야 한다.
한편, 반도체에 n 형 반도체나 p 형 반도체로서의 기능을 갖게 하기 위해서 필요한 도핑 기술이나 불순물의 활성화 기술에 있어서는, 최종적으로 활성화되는 불순물 원자수가 임의의 영역에 평균 n 개이면, 그 영역이 다수 개 있을 때에는, 그 영역에 함유되는 불순물 원자수에는 평균 개수의 제곱근인 √n 개의 표준 편차를 갖는 정규 분포에 따른 통계적 편차가 발생하는 것이 알려져 있다.
벌크 반도체를 사용한 인버전형 트랜지스터의 경우, 일반적으로 트랜지스터의 임계값 (Vth) 는 이하의 식 (2) 에 의해 주어진다.
Figure pct00002
여기에서 εsi [F/㎝] 는 실리콘의 유전율, q [C] 는 소(素)전하량, NA [㎝-3] 는 채널 영역의 어셉터형 불순물 원자 농도, Cox [F/㎠] 는 게이트 절연막 용량이다. 또, Vfb [V] 는 플랫 밴드 전압, φB [V] 는 실리콘에 있어서의 밴드 갭의 중간 에너지 레벨에서부터 페르미 레벨까지의 전위차이다.
식 (2) 는 n 채널 인버전형 트랜지스터의 임계값의 식을 나타내고 있고, p 채널 인버전형 트랜지스터의 경우에는, NA 에는 도너형 불순물 원자 농도인 ND [㎝-3] 를 이용한다.
Vfb 및 φB 는 각각 이하의 식 (3), 식 (4) 에 의해 주어진다.
Figure pct00003
Figure pct00004
여기에서 φm 은 게이트 전극의 일함수, χsi 는 실리콘의 전자 친화력, Eg 는 실리콘의 밴드 갭을 각각 [V] 단위로 나타내고 있다. Qf 는 게이트 절연막에 포함되는 전하를, 실리콘과 게이트 절연막의 계면에 존재하는 것으로 가정했을 때의 전하 밀도 [C/㎠] 이다. 또, 식 (4) 에서 ni 는 진성 캐리어 밀도 [㎝-3] 이다.
식 (2) ∼ 식 (4) 로부터 알 수 있듯이, 인버전형 트랜지스터의 임계값은 채널 영역 내의 불순물 원자 농도의 함수이다.
여기에서 채널 영역의 평균 불순물 원자 농도가 NA [㎝-3] 이면, 채널 영역 내에 함유되는 불순물 원자의 평균 개수는 이하의 식 (5) 로 나타낼 수 있다.
Figure pct00005
여기에서 nchannel 은 채널 영역 내에 함유되는 불순물 원자의 평균 개수 [개], Leff 는 실효 채널 길이 [㎝], Weff 는 실효 채널 폭 [㎝], Wdep 는 최대 공핍층 폭 [㎝] 이다. 따라서, 표준 편차분만큼 불순물 원자의 개수가 증감되어 불균일해 졌을 때의 채널 내의 불순물 원자 농도는 이하의 식 (6), 식 (7) 로 나타내어진다.
Figure pct00006
Figure pct00007
여기에서 NA + 는 표준 편차분만큼 불순물 원자의 개수가 증가한 경우의 불순물 원자 농도 [㎝-3], NA - 는 표준 편차분만큼 불순물 원자의 개수가 감소한 경우의 불순물 원자 농도 [㎝-3] 이다. 채널 영역의 불순물 원자 농도가 NA +, 또는 NA - 인 경우의 임계값을 각각 Vth(NA +), Vth(NA -) 로 하면, 임계값 편차의 표준 편차는 이하의 식 (8) 에 의해 주어진다.
Figure pct00008
표 1 에는, 트랜지스터의 미세화 세대 게이트 길이 (L) 에 대한 실효 채널 길이, 인버전형 트랜지스터의 전원 전압, 전기적 환산 산화막 두께 (EOT), 평균적 임계값, 식 (1) 에 의해 주어지는 임계값의 편차 허용값, NA, nchannel , √nchannel, nchannel+√nchannel, nchannel-√nchannel, NA +, NA -, 및 불순물 원자 농도의 편차에 의해 발생하는 임계값 편차의 표준 편차가 나타나 있다.
도 1 을 참조하면, 인버전형 트랜지스터에 있어서의 트랜지스터의 미세화 세대에 대한 식 (1) 에 의해 주어지는 임계값의 편차 허용값 (σ=VDD , inv/23) 및 불순물 원자 농도의 편차에 의해 발생하는 임계값 편차의 표준 편차 (σVth , inv) 가 나타나 있다. 여기에서 인버전형 트랜지스터의 전원 전압은 인버전형 트랜지스터의 게이트 절연막에 인가되는 전계 강도가 8 ㎹/㎝ 가 될 때까지의 전압으로 하였다. 또, 실효 채널 폭 (Weff) 의 값은 미세화 세대 L 과 동일하다.
Figure pct00009
표 1 및 도 1 로부터 알 수 있듯이, 인버전형 트랜지스터에서는 45 ㎚ 이후의 세대, 즉, 45 ㎚ 보다 미세화된 세대 (즉, 30 ㎚ 또는 20 ㎚ 의 미세화 세대) 에서는, 표준 편차 (σVth) (여기에서는, 인버전형 트랜지스터이기 때문에, σVth , inv 로 나타낸다) 가 임계값의 허용값 (VDD/23) (즉, VDD , inv/23) 을 초과하고 있기 때문에, 채널 영역의 불순물 원자 농도의 편차에 의해, 1조 개의 트랜지스터로 이루어지는 LSI 가 10 ㎓ 의 클록 레이트로 10 년간 전혀 오작동을 일으키지 않는다는 성능 요구를 만족시킬 수 없었다.
한편, 채널 영역의 평균 불순물 원자 농도가 0 [㎝-3] 인 진성 (Intrinsic) 형 트랜지스터에서는, 실리콘 웨이퍼의 불순물 제어 기술의 불완전성에서 기인하여 임계값의 편차에 의해 성능 요구를 만족시킬 수 없었다.
진성형 트랜지스터에 대해 더욱 구체적으로 설명하면, 실리콘 웨이퍼의 불순물 원자 농도를 철저하게 억제했다고 해도, 트랜지스터가 다수 개 있는 경우, 채널 영역에는 1 개의 불순물 원자가 존재하는 트랜지스터가 출현할 가능성이 있다. 이 경우, 채널 영역 내에 불순물 원자가 1 개도 존재하지 않는 트랜지스터와, 불순물 원자가 1 개 존재하는 트랜지스터의 임계값의 차 (ΔVth,intrinsic) 는, 미세화 세대에 대해 표 2 및 도 2 에 나타내는 바와 같이 된다. 어느 세대에서나 채널 영역 내에 불순물 원자가 1 개도 존재하지 않는 트랜지스터와 불순물 원자가 1 개 존재하는 트랜지스터의 임계값의 차 (ΔVth,intrinsic) 는, 진성형 트랜지스터에 있어서의 전원 전압 (VDD,intrinsic) 의 1/23 을 크게 초과하여, LSI 를 구성하는 트랜지스터에 1 개라도 채널 영역 내에 불순물 원자가 1 개 존재하는 트랜지스터가 존재하면 오작동을 일으키고 만다.
Figure pct00010
칩 면적이 4.0 ㎠ 인 LSI 칩에 가장 조밀해지도록 트랜지스터를 만들면, 칩 내의 트랜지스터 채널 영역의 총합은 0.286 ㎠ 가 된다. 표 3 에는 n 형과 p 형 불순물 원자의 총합의 농도가 1013 ∼ 106 ㎝- 3 인 실리콘 웨이퍼를 사용했을 때에, 각 미세화 세대의 칩 내에 포함되는 LSI 의 오동작을 야기시키는 채널 영역 내에 불순물 원자가 1 개 포함되는 트랜지스터의 수를 나타낸다. 여기에서 진성형 트랜지스터에서는 노멀리 오프를 실현하기 위해서는 SOI (Silicon on Insulator) 구조를 사용해야 하는데, 숏 채널 효과를 충분히 억제하기 위해서 SOI 층의 막 두께는 실효 채널 길이의 1/4 로 하였다. 현재 실용적인 실리콘 웨이퍼의 불순물 원자 농도는 낮은 것이어도 1012 ㎝-3 오더이며, LSI 내에 오동작을 야기시키는 트랜지스터를 1 개 이하로 억제하는 것은 실현 불가능하다.
Figure pct00011
WO 2008/007749A1
T. Ohmi, M. Hirayama, and A. Teramoto, "New era of silicon technologies due to radical reaction based semiconductor manufacturing", J. Phys., D, Appl. Phys. vol.39 pp.R1-R17, 2006.
본 발명자들은 특허문헌 1 에서 게이트 전압을 높일 수 있는 축적 (Accumulation) 형 트랜지스터를 제안하였다. 그러나, 이러한 축적형 트랜지스터라도 30 ㎚ 이하의 미세화 세대에서는 임계값의 편차에 대한 요구를 만족시킬 수 없다는 것을 알아내었다.
이것을 구체적으로 설명하면, 축적형 트랜지스터의 경우, 특허문헌 1 에 기재되어 있는 바와 같이, 채널 영역을 흐르는 전류 성분을, 게이트 절연막과 실리콘의 계면 부근의 축적층을 흐르는 전류 성분 (Iacc [A]) 과, 채널 영역의 축적층 이외의 영역을 흐르는 전류 성분 (Ibulk [A]) 으로 분류할 수 있다.
그래듀얼 채널 근사에 따르면, 게이트 전압 (Vg [V]) 이 비교적 작은 영역에서는, 드레인 전류 (ID [A]) 와 게이트 전압의 관계는 이하의 식 (9), (10), (11) 에 의해 나타낼 수 있다. 여기에서 Vfb [V] 는 플랫 밴드 전압, Wdep [㎝] 는 실리콘의 공핍층 폭, TSOI [㎝] 는 SOI 층의 두께, NSOI 는 SOI 층의 불순물 원자 농도이다.
Figure pct00012
Figure pct00013
Figure pct00014
여기에서 Dnbulk [㎠/s] 는 채널 영역의 게이트 절연막과 실리콘의 계면 부근 이외의 영역의 전자의 확산 계수, NSOI [㎝-3] 는 SOI 층의 불순물 원자 농도, β [V-1] 는 열에너지의 역수, φ(x) [V] 는 게이트 절연막으로부터 거리 (x) 의 깊이에 있어서의 불순물 원자 농도가 NSOI 인 벌크 실리콘의 페르미 레벨로부터의 전위의 변위, VD [V] 는 드레인 전압, VTSOI [V] 는 Wdep = TSOI 가 될 때의 Vg, Tacc [㎝] 는 축적층 폭, Dnacc [㎠/s] 는 채널 영역의 게이트 절연막과 실리콘의 계면 부근 영역의 전자의 확산 계수, nacc(0) 와 nacc(L) [㎝-3] 은 각각 소스 전극단(端) 및 드레인 전극단에 있어서의 채널 영역 내 축적층의 전자 농도이다. 식 (9) ∼ (11) 은 n 채널 트랜지스터에 대해 나타내고 있는데, p 채널 트랜지스터에 대해서도 Dnbulk, Dnacc 등의 파라미터를 정공에 대한 값으로 변경함으로써 이용할 수 있다.
상기 식 (9) 및 (11) 로 나타내는 영역 1 및 3 에서는, 드레인 전류는 게이트 전압에 대해 지수 함수적으로 변화한다. 이것은 식 (9) 의 항 exp(-β(VTSOI-(Vg-Vfb))) 가 지수 함수적으로 변화하고, 또 식 (11) 의 항 ((nacc(0)-nacc(L))/L) 이 지수 함수적으로 변화하기 때문이다.
한편, 식 (10) 으로 나타내는 영역 2 에서는, (TSOI-Wdep) 에 의존하여 변화하는 드레인 전류는, 게이트 전압에 대해 제곱근으로 비례한다. 실용적으로는, 임계값은 게이트 전압에 대해 드레인 전류가 지수 함수적으로 변화하는 영역에 설정하는 것이 바람직하기 때문에, 여기에서는 임계값 전압이 영역 2 에 존재하는 트랜지스터에 대해서는 검토하지 않는 것으로 한다.
여기에서 임계값 전압이 영역 1 에 존재하는 축적형 트랜지스터를 벌크 전류 제어형 (Ibulk controlled) 축적형 트랜지스터, 한편 임계값 전압이 영역 3 에 존재하는 축적형 트랜지스터를 축적 전류 제어형 (Iacc controlled) 축적형 트랜지스터로 본 발명에서는 정의한다.
결국, 식 (9) 내지 (11) 을 이용하면, SOI 층의 두께 (TSOI) 와 불순물 원자 농도 (NSOI) 의 조합에 의해, 벌크 전류 제어 (Ibulk controlled) 형 디바이스, 또는 축적 전류 제어 (Iacc controlled) 형 디바이스가 되는지, 또는 임계값 전압이 영역 2 에 존재하는 디바이스가 되는지를 명확하게 알 수 있다.
도 3 을 참조하면, 세로축에 SOI 층의 불순물 농도 (NSOI) (㎝-3), 가로축에 SOI 층의 두께 (TSOI) (㎚) 를 취하고, TSOI 와 NSOI 의 조합에 대한 디바이스의 영역이 나타나 있다. 여기에서 임계값 전압으로는, 드레인 전류를 채널 폭 및 채널 길이로 규격화한 값 (ID/(W/L)) 이 일반적으로 회로의 임계값으로서 정의되는 1 ㎂ 가 될 때의 게이트 전압으로 하였다.
도 3 에서는 TSOI 와 NSOI 의 조합에 따라, (a), (b), (c) 및 (d) 의 4 개의 존으로 구분되어 있고, 존 (a) 는 노멀리 온 (normally-on) 의 디바이스에 상당하고, 존 (b) 는 상기 식 (9) 로 나타내는 디바이스 (즉, 벌크 전류 제어형 (Ibulk controlled) 축적형 트랜지스터) 의 영역 1 에 상당하고, 또한 존 (c) 는 식 (11) 로 나타내는 디바이스 (축적 전류 제어형 (Iacc controlled) 축적형 트랜지스터) 의 영역 3 에 상당한다. 또한, 존 (d) 는 식 (10) 으로 나타내는 디바이스의 영역 2 에 상당한다.
종래에 잘 알려져 있던 축적형 트랜지스터는, 영역 3 에 상당하는 축적 전류 제어형의 축적형 트랜지스터이거나, 또는 임계값 전압이 영역 2 에 존재하는 실용적으로는 사용하기 어려운 트랜지스터였다.
축적 전류 제어형의 축적형 트랜지스터에 대해 더욱 구체적으로 설명하면, 축적 전류 제어형의 축적형 트랜지스터의 임계값 전압은, 이하의 식 (12) 로 나타내는 바와 같이 게이트 전압이 Vfb 가 되었을 때이다.
Figure pct00015
표 4 에는 트랜지스터의 미세화 세대에 대한 실효 채널 길이 (Leff), 축적 전류 제어형의 축적형 트랜지스터의 전원 전압, 전기적 환산 산화막 두께 (EOT), 평균적 임계값, 식 (12) 에 의해 주어지는 축적 전류 제어형의 축적형 트랜지스터의 임계값의 편차 허용값, NSOI, nchannel , √nchannel, nchannel+√nchannel, nchannel-√nchannel, 표준 편차분만큼 불순물 원자의 개수가 증가 또는 감소한 경우의 SOI 층의 불순물 원자 농도 (NSOI +, NSOI -) 및 불순물 원자 농도의 편차에 의해 발생하는 임계값 편차의 표준 편차가 나타나 있다. 축적 전류 제어형의 축적형 트랜지스터의 전원 전압 (VDD,Iacc) 은 축적 전류 제어형의 축적형 트랜지스터의 게이트 절연막에 인가되는 전계 강도가 8 ㎹/㎝ 가 될 때까지의 전압으로 하였다.
Figure pct00016
표 4 의 VDD , Iacc, VDD , inv 의 비교로부터 분명하듯이, 축적형 트랜지스터에서는 트랜지스터의 온 상태와 오프 상태시에 게이트 절연막에 인가되는 전계 방향이 반대가 되기 때문에, 전원 전압은 인버전형의 전원 전압보다 크게 할 수 있다. 이것은 임계값 편차의 허용값을 약간 크게 할 수 있는 점에서 유리하다.
그러나, 표 4 에 나타낸 축적 전류 제어형의 축적형 트랜지스터로 실현할 때에는, 미세화 세대에서는 불순물 원자 농도가 지나치게 작아, 65 ㎚ 세대 이후에서는 채널 영역에 함유되는 평균 불순물 원자 농도가 1 개 이하가 되고 만다. 이와 같이 되면, LSI 내에는 채널 중에 불순물 원자가 1 개 존재하는 트랜지스터와, 1 개도 존재하지 않는 트랜지스터가 다수 존재하게 되기 때문에, 임계값 편차로는 전원 전압의 1/23 을 크게 초과한다.
이상 설명한 것을 정리하면, 인버전형 트랜지스터에서는 45 ㎚ 이후에서는 불순물 원자 농도의 편차에 의해 LSI 내의 트랜지스터의 임계값의 편차에 대한 요구를 만족시킬 수 없어, 진성형 트랜지스터에서는 웨이퍼의 불순물 원자 농도 제어 기술의 불완전성에 의해 어느 세대에서도 LSI 내의 트랜지스터의 임계값 편차에 대한 요구를 만족시킬 수 없다.
또한, 일반적으로 알려져 있는 축적형 트랜지스터인 축적 전류 제어형의 축적형 트랜지스터에서는, 임계값 전압이 트랜지스터 동작 영역 내의 바람직하지 않은 영역에 들어가는 트랜지스터가 발생하게 된다. 이 때문에, 축적 전류 제어형의 축적형 트랜지스터에서는, 65 ㎚ 이하의 미세화 세대에서는 채널 영역에 함유되는 불순물 원자의 평균 개수가 1 개 이하가 되어, 45 ㎚ 이하의 미세화 세대에 있어서의 LSI 를 실현하는 경우, LSI 내의 트랜지스터의 임계값 편차에 대한 요구를 만족시킬 수 없었다.
본 발명은 채널 영역의 불순물 원자 농도의 통계적 편차에 대해 임계값 전압의 편차를 낮게 억제할 수 있는 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명은 또, 게이트 전극에 인가하는 전압 스윙을 크게 취할 수 있어, 임계값 전압 편차의 허용값을 높일 수 있는 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명자들은 채널 영역의 불순물 원자 농도를 비교적 고농도로 하면서, 그 불순물 원자 농도의 변화에 대한 임계값 전압의 변화가 작아지도록 하면, 채널 영역의 불순물 원자 농도의 통계적 편차에 대해 임계값의 편차를 작게 억제할 수 있다는 것, 그것을 실현하기 위해서는 벌크 전류 제어형의 축적형 트랜지스터를 사용할 필요가 있다는 것을 새롭게 알아내어 본 발명에 이른 것이다.
본 발명에 의하면, 22 ㎚ 이상의 세대에 있어서, 채널 영역의 불순물 원자 농도의 통계적 편차에 의해 정해지는 임계값 전압의 편차가 LSI 의 동작을 제한하지 않는 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 다른 시점에 따르면, 22 ㎚ 이상의 세대에 있어서, 채널 영역의 불순물 원자 농도의 통계적 편차에 의해 정해지는 임계값 전압의 편차의 표준 편차가 LSI 의 전원 전압의 1/23 보다 작은 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 다른 시점에 따르면, 채널 영역과 그 양단에 형성된 소스, 드레인 영역을 갖는 트랜지스터로서, 상기 채널 영역을 n 형 반도체로 구성함과 함께 캐리어를 전자로 하거나, 또는 상기 채널 영역을 p 형 반도체로 구성함과 함께 캐리어를 홀로 하는 축적형 트랜지스터로서, 상기 채널 영역 내의 게이트 절연막/실리콘의 계면 이외의 영역에만 캐리어를 전도시키는 트랜지스터의 동작 영역을 갖는 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터가 얻어진다.
일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 트랜지스터의 드레인 전극에 흐르는 전류가 게이트 전극에 인가되는 전압의 증가에 대해 지수 함수적으로 증가하는 서브 스레숄드 영역 및 트랜지스터의 임계값을 포함한 동작 영역 내에, 상기 채널 영역 내의 게이트 절연막/실리콘의 계면 이외의 영역에 캐리어를 전도시키는 것을 특징으로 한다.
일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 상기 채널 영역을 SOI 층으로 구성함과 함께, 그 SOI 층의 두께를 10 ㎚ 보다 작게 하고, 그 SOI 층의 불순물 원자 농도를 2 × 1017 [㎝-3] 보다 높게 하도록 구성한다.
일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 상기 소스, 드레인 영역은 상기 채널 영역과 동일한 도전형의 반도체로 구성된다.
일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 상기 소스, 드레인 영역을 그 일함수가 상기 채널 영역의 반도체의 일함수와의 차가 0.32 eV 이하인 금속 또는 금속 반도체 화합물로 구성한다.
일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 상기 채널 영역을 n 형 실리콘으로 구성함과 함께, 상기 소스, 드레인 영역을 그 일함수가 -4.37 eV 이상인 금속 또는 금속 반도체 화합물로 구성한다.
일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 상기 채널 영역을 p 형 실리콘으로 구성함과 함께, 상기 소스, 드레인 영역을 그 일함수가 -4.95 eV 이하인 금속 또는 금속 반도체 화합물로 구성한다.
일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 상기 트랜지스터는 노멀리 오프형이다.
일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 상기 채널 영역을 SOI 층으로 구성함과 함께, 그 SOI 층의 두께를 게이트 전극에 인가되는 전압이 소스 전극에 인가되는 전압과 동일할 때에, 드레인 전극에 인가되는 전압이 0 V 에서 전원 전압까지 변화되었을 때에, 상기 채널 영역과 상기 소스 영역의 접촉 부분에서 상기 반도체층에 형성되는 공핍층의 두께보다 작아지도록 구성한다.
일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 게이트 전극에 인가되는 전압이 소스 전극에 인가되는 전압과 동일할 때에, 드레인 전극에 인가되는 전압이 0 V 에서 전원 전압까지 변화했을 때에, 상기 채널 영역과 상기 소스 영역의 접촉 부분에서 게이트 절연막 상에 형성되는 게이트 전극과 상기 채널 영역의 반도체층의 일함수차에 의해 상기 반도체층에 형성되는 공핍층이 상기 반도체층의 깊이 방향으로 끊기지 않고 형성되도록, 상기 SOI 층의 두께, 상기 SOI 층의 불순물 원자 농도, 및 상기 채널 영역 상의 게이트 전극의 일함수가 설정된다. 일 실시형태에서는, 벌크 전류 제어형의 축적형 트랜지스터는, 상기 SOI 층의 두께가 10 ㎚ 이하임과 함께, 상기 채널 영역의 불순물 원자 농도가 5 × 1017 [㎝-3] 이상이도록 구성된다.
본 발명의 1 시점에 의하면, 적어도 2 개의 벌크 전류 제어형의 축적형 트랜지스터를 포함하고, 그 일방을 n 채널 트랜지스터, 타방을 p 채널 트랜지스터로 구성한 벌크 전류 제어형의 축적형 CMOS 반도체 장치가 얻어진다.
일 실시형태에 의하면, 벌크 전류 제어형의 축적형 CMOS 반도체 장치에 있어서, 상기 n 채널 트랜지스터 및 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (100) 면 또는 (100) 면으로부터 ±10°이내의 면을 갖도록 형성된다.
또, 벌크 전류 제어형의 축적형 CMOS 반도체 장치에 있어서, 상기 n 채널 트랜지스터 및 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (110) 면 또는 (110) 면으로부터 ±10°이내의 면을 갖도록 형성해도 된다.
또, 벌크 전류 제어형의 축적형 CMOS 반도체 장치에 있어서, 상기 n 채널 트랜지스터의 채널 영역의 적어도 일부가 (100) 면 또는 (100) 면으로부터 ±10°이내의 면을 갖고, 또한 상기 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (110) 면 또는 (110) 면으로부터 ±10°이내의 면을 갖는 갖도록 구성해도 된다.
본 발명에 의하면, 임계값 전압이 채널 영역의 불순물 원자 농도의 변화에 대해 영향이 작아지기 때문에, 미세화 세대에서도 불순물 원자 농도의 통계적 편차에 대해 임계값 전압의 편차를 작게 할 수 있어, 임계값 전압의 편차에 의해 정해지는 LSI 의 고장 발생 확률을 저감시킬 수 있는 효과가 있다.
도 1 은 인버전형 트랜지스터에 있어서의, 미세화 세대 L 과, 전원 전압의 편차의 허용값 (VDD , inv/23) 과 임계값 전압 편차의 표준 편차 (σVth , inv) 를 나타내는 도면이다.
도 2 는 인버전형 트랜지스터에 있어서의, 미세화 세대 L 에 대한 전원 전압의 편차의 허용값 (VDD , inv/23) 과 임계값 전압 편차의 표준 편차 (σVth , inv) 및 진성형 트랜지스터에서 채널 영역 내에 불순물 원자가 1 개도 존재하지 않는 트랜지스터와 1 개 존재하는 트랜지스터의 임계값의 차 (ΔVth,intrinsic) 를 나타내는 도면이다.
도 3 은 반도체층 (SOI 층) 의 막 두께 (TSOI) 와 SOI 층의 불순물 원자 농도 (NSOI) 로 영역을 정의한 경우, 동작이 상이한 트랜지스터가 얻어지는 것을 나타내는 도면으로서, 존 (a) 로 나타내는 노멀리 온 (Normally-on) 형이 되는 영역, 존 (b) 로 나타내는 벌크 전류 제어형이 되는 영역, 존 (c) 로 나타내는 축적층 전류 제어형이 되는 영역, 및 존 (d) 로 나타내는 임계값 전압 영역에서 드레인 전류가 게이트 전압에 대해 지수 함수적으로 증가하지 않는 트랜지스터가 되는 영역을 나타내고 있다.
도 4 는 인버전형 트랜지스터 및 벌크 전류 제어형의 축적형 트랜지스터에 있어서의 미세화 세대 L 에 대한 전원 전압의 편차의 허용값 (VDD/23) 과 임계값 전압 편차의 표준 편차 (σVth) 의 관계를 나타내는 도면이다.
도 5 는 축적형 n 채널 트랜지스터의 단면도로서, 동일 도면에서 (a) 및 (b) 는, 각각, 비교예로서의 축적층 전류 제어 축적형 n 채널 트랜지스터와, 본 발명의 실시예 1 에 관련된 벌크 전류 제어형의 축적형 n 채널 트랜지스터이다.
도 6 은 트랜지스터의 특성을 나타내는 도면으로서, 동일 도면에서 (a) 및 (b) 는, 각각, 도 5(a) 및 도 5(b) 에 나타낸 축적층 전류 제어 축적형 n 채널 트랜지스터 및 벌크 전류 제어형의 축적형 트랜지스터의 특성을 나타내는 도면이다.
도 7 은 본 발명의 실시예 2 에 관련된 벌크 전류 제어형 CMOS 반도체 장치를 나타내는 도면이다.
발명을 실시하기 위한 형태
벌크 전류 제어형의 축적형 트랜지스터의 분석 :
벌크 전류 제어형의 축적형 트랜지스터의 임계값은, 드레인 전류가 게이트 전압에 대해 지수 함수적으로 증가하는 영역에서부터 지수 함수적으로 증가하지 않게 되는 영역으로의 경계이다. 즉, 도 3 에 나타낸 존 b 와 존 d (즉, 영역 1 과 영역 2) 의 천이점이다. 따라서, 벌크 전류 제어형의 축적형 트랜지스터의 임계값 전압은, 실리콘 영역의 공핍층의 두께가 TSOI 와 동일해질 때의 게이트 전압으로서, 이하의 식 (13) 에 의해 주어진다.
Figure pct00017
여기에서 식 (13) 의 우변의 제 4 항과 제 5 항은 모두 NSOI 의 함수인데, 제 4 항과 제 5 항은 NSOI 의 변화에 대한 증감이 각각 반대이다. 이것은 벌크 전류 제어형의 축적형 트랜지스터의 임계값 전압이 NSOI 의 변화에 대해 변화가 작은 것을 나타내고 있다.
표 5 에는 트랜지스터의 미세화 세대에 대한 실효 채널 길이 (Leff), 벌크 전류 제어형의 축적형 트랜지스터의 전원 전압, 전기적 환산 산화막 두께 (EOT), 평균적 임계값, 벌크 전류 제어형의 축적형 트랜지스터의 임계값의 편차 허용값, NSOI, nchannel , √nchannel, nchannel+√nchannel, nchannel-√nchannel, NSOI +, NSOI - 및 불순물 원자 농도의 편차에 의해 발생하는 임계값 편차의 표준 편차가 나타나 있다. 또, 벌크 전류 제어형의 축적형 트랜지스터의 전원 전압은, 벌크 전류 제어형의 축적형 트랜지스터의 게이트 절연막에 인가되는 전계 강도가 8 ㎹/㎝ 가 될 때까지의 전압으로 하였다.
또한, 표 5 에는 비교를 위해 인버전형 트랜지스터의 전원 전압의 편차 허용값도 나타나 있다.
벌크 전류 제어형의 축적형 트랜지스터에서는 트랜지스터의 온 상태와 오프 상태일 때에 게이트 절연막에 인가되는 전계 방향이 반대가 됨과 함께, 게이트 전압이 임계값 전압일 때에도 전계 강도를 0 ㎹/㎝ 이하로 할 수 있기 때문에, 전원 전압은 축적 전류 제어형의 축적형의 전원 전압보다 크게 할 수 있다. 이것은, 임계값 편차의 허용값을 크게 할 수 있는 점에서 유리하다.
실제로, 표 5 에 나타내는 바와 같이, 벌크 전류 제어형의 축적형 트랜지스터의 전원 전압의 편차 허용값 (σ) (= VDD , Ibulk/23) (mV) 는 90 ㎚ 세대의 허용값으로 83.9 mV 이며, 한편 임계값 편차의 표준 편차 (σVth , Ibulk) (mV) 는 21.3 mV 로 되어 있다. 이와 같이, 90 ㎚ 미세화 세대에서는, 전원 전압의 편차 허용값 (σ) 는 임계값 편차의 표준 편차보다 크다. 마찬가지로, 22 ㎚ 세대의 미세화 세대에서도, 전원 전압의 편차 허용값 (σ) (38.7 mV) 는 임계값 편차의 표준 편차 32.1 mV 보다 크다. 따라서, 벌크 전류 제어형의 축적형 트랜지스터에서는, 22 ㎚ 이상의 세대에서도 채널 영역의 불순물 원자 농도의 통계적인 편차에 의해 정해지는 임계값 전압의 편차가 LSI 의 동작을 제한하지 않는다는 것을 알 수 있다.
Figure pct00018
여기에서 도 4 를 참조하면, 인버전형 트랜지스터 및 벌크 전류 제어형의 축적형 트랜지스터에 대해, 미세화 세대 L 에 대한 임계값 전압 편차의 허용값 (VDD/23) 과 임계값 전압의 편차 (σVth) 가 나타나 있다.
구체적으로 설명하면, 도 4 의 세로축 및 가로축은 각각 전압 (mV) 및 미세화 세대 (㎚) 를 나타내고, 곡선 C1 및 C2 는 벌크 전류 제어형의 축적형 트랜지스터의 임계값 전압의 편차 (σVth , Ibulk) 및 전원 전압의 편차 허용값 (VDD , Ibulk/23) 를 각각 나타내고 있다. 한편, 곡선 (C3 및 C4) 은 인버전형 트랜지스터의 임계값 전압의 편차 (σVth , inv) 및 전원 전압의 편차 허용값 (VDD , inv/23) 을 각각 나타내고 있다.
곡선 (C1 및 C2) 으로부터도 분명하듯이, 벌크 전류 제어형의 축적형 트랜지스터는 22 ㎚ 세대에 있어서도, 임계값 전압의 편차 (σVth , Ibulk) 가 전원 전압의 편차 허용값 (VDD , Ibulk/23) 보다 작아지고 있다. 이것은 채널 영역의 불순물 농도의 통계적 편차에 의해, 1조 개의 게이트의 LSI 를 10 ㎓ 클록 레이트로 10 년간 동작시켜도 불량이 일어나지 않는다는 것을 의미하고 있다.
또, 벌크 전류 제어형의 축적형 트랜지스터의 임계값 전압의 편차는, 어느 세대에서도 인버전형 트랜지스터의 임계값 전압 편차보다 작다. 이것은, 동일한 세대라 하더라도, 벌크 전류 제어형의 축적형 트랜지스터에서는, 인버전형 트랜지스터와 비교하여 더욱 많은 게이트를 갖는 LSI, 더욱 고속 동작을 하는 LSI, 더욱 긴 기간 동작시키는 LSI 를 고장을 일으키지 않고 실현할 수 있다는 것을 나타내고 있다.
실시예 1
도 5 를 참조하면, 본 발명의 실시예 1 에 관련된 벌크 전류 제어형의 축적형 n 채널 트랜지스터 (이하, 간단히 n 채널 트랜지스터라고 한다) 가 비교예와 함께 나타나 있다.
도 5(a) 는 비교예 (축적 전류 제어형의 축적형 트랜지스터) 로서, p 형 실리콘에 의해 형성된 지지 기판 상에, 10 ㎚ 정도 두께의 매립 산화막에 의해 분리된 n 형 Silicon on Insulator (SOI) 층 (4 ; 이하, 반도체층이라고 한다) 이 형성되어 있다. 여기에서 반도체층 (4) 은 채널 영역을 형성하고 있고, 도시된 채널 영역의 표면은 (100) 면 방위를 갖고, 반도체층 (4) 은 50 ㎚ 의 막 두께를 갖고 있다.
또한, 채널 영역을 형성하는 반도체층 (4) 의 양측에는, 채널 영역과 동일한 도전형으로서, 채널 영역보다 높은 불순물 원자 농도를 갖는 n+ 반도체에 의해 형성된 소스·드레인 영역 (2 및 3) 이 형성되어 있다.
반도체층 (4) 에 의해 형성된 채널 영역 상에는, 전기적 등가막 두께 (EOT) 로 7.5 ㎚ 의 산화막에 의해 형성된 게이트 절연막이 형성되어 있고, 당해 게이트 절연막 상에는 p+ 폴리실리콘의 게이트 전극 (1) 이 형성되어 있다. 도시된 n 채널 트랜지스터의 게이트 길이는 0.6 ㎛ 이며, 게이트 폭은 20.0 ㎛ 이다. 여기에서 채널 영역의 평균적인 불순물 원자 농도는 1 × 1016 ㎝- 3 이며 (따라서, 이 디바이스는 도 3 의 A 에 상당하는 것이다), 당해 채널 영역과 접촉하고 있는 소스·드레인 영역 (2, 3) 은 2 × 1020 ㎝- 3 의 반도체와 금속 반도체 화합물에 의해 형성되어 있다. 금속 반도체 화합물은 Al 실리사이드인데, 이것은 n 채널 트랜지스터의 경우에는 Ni 실리사이드나 Er 실리사이드, 또는 Y 실리사이드 등으로 하여, 반도체와의 접촉 저항을 1 × 10-11 Ω㎠ 이하로 억제하여, 소스·드레인 영역의 반도체 부분의 직렬 저항과 합해도 트랜지스터의 직렬 저항으로는 1.0 Ω㎛ 가 되도록 해도 된다. 또, n 채널 트랜지스터의 경우, 소스·드레인층을 일함수가 -4.37 eV 이상인 금속 또는 금속 반도체 화합물로 형성해도 된다.
한편, 도 5(b) 에 나타낸 본 발명의 실시예에 의한 벌크 전류 제어형의 축적형 n 채널 트랜지스터는, 도 5(a) 와 마찬가지로, p 형 실리콘에 의해 형성된 지지 기판 상에, 10 ㎚ 정도 두께의 매립 산화막에 의해 분리된 n 형 반도체층 (8) 이 형성되어 있다. 여기에서 반도체층 (8) 은 채널 영역을 형성하고 있고, 도시된 채널 영역의 표면은 (100) 면 방위를 갖고, 반도체층 (8) 은 50 ㎚ 의 막 두께를 갖고 있다. n 형 반도체층 (8) 에 의해 형성된 채널 영역의 양측에는, 당해 채널 영역과 동일한 도전형으로서, 불순물 원자 농도가 채널 영역보다 높은 n+ 반도체에 의해 형성된 소스·드레인 영역 (6 및 7) 을 구비하고 있다. 반도체층 (8) 에 의해 형성된 채널 영역 상에는, 전기적 등가막 두께 (EOT) 로 7.5 ㎚ 의 산화막에 의해 형성된 게이트 절연막이 형성되어 있고, 당해 게이트 절연막 상에는 p+ 폴리실리콘의 게이트 전극 (5) 이 형성되어 있다. 도시된 n 채널 트랜지스터는 도 5(a) 의 n 채널 트랜지스터와 마찬가지로, 게이트 길이는 0.6 ㎛ 이고, 게이트 폭은 20.0 ㎛ 이다.
여기에서 채널 영역의 평균적인 불순물 원자 농도는, 2 × 1017 ㎝- 3 이며 (도 3 의 B 에 상당한다), 당해 채널 영역과 접촉하고 있는 소스·드레인 영역 (6, 7) 은 2 × 1020 ㎝- 3 의 불순물 농도를 갖는 반도체와 금속 반도체 화합물에 의해 형성되어 있다. 금속 반도체 화합물은 Al 실리사이드를 사용할 수 있는데, Ni 실리사이드나 Er 실리사이드, 또는 Y 실리사이드 등으로 하여 반도체와의 접촉 저항을 1 × 10-11 Ω㎠ 이하로 억제하여, 소스·드레인 영역의 반도체 부분의 직렬 저항과 합해도 트랜지스터의 직렬 저항으로는 1.0 Ω㎛ 가 되도록 해도 된다. 소스·드레인층을 일함수가 -4.37 eV 이상인 금속 또는 금속 반도체 화합물로 형성해도 되는 것은 도 5(a) 와 마찬가지이다.
이상은 n 채널 트랜지스터의 예인데, 이들 트랜지스터는 p 채널 트랜지스터여도 상관없다.
또한, p 채널 트랜지스터의 경우, 소스·드레인 전극은 Pd 실리사이드나 Pt 실리사이드로 하여 반도체와의 접촉 저항을 1 × 10-11 Ω㎠ 이하로 억제하여, 소스·드레인 영역의 반도체 부분의 직렬 저항과 합해도 트랜지스터의 직렬 저항으로는 1.0 Ω㎛ 로 되어 있는 것이어도 상관없다. 또 p 채널 트랜지스터의 경우, 소스·드레인 영역 (6, 7) 을 일함수가 -4.95 eV 이하인 금속 또는 금속 반도체 화합물로 형성해도 된다.
결국, 도 5(b) 에 나타낸 트랜지스터에 있어서의 소스, 드레인 영역의 일함수와, 채널 영역의 반도체층의 일함수의 차가 0.32 eV 이하가 되도록, 소스, 드레인 영역의 재료가 선택되어 있다.
도 5(a) 및 도 5(b) 로 나타낸 n 채널 트랜지스터는, 게이트 전극 (1 및 5) 에 인가되는 전압이 소스 전극 (S) 에 인가되는 전압과 동일할 때에 드레인 전극 (D) 에 인가되는 전압이 0 V 에서 전원 전압까지 변화했을 때에, 채널 영역과 소스 영역의 접촉 부분에서 채널 영역의 반도체층에 형성되는 공핍층의 두께가 50 ㎚ 보다 길기 때문에 노멀리 오프를 실현하고 있다.
도 6(a) 및 도 6(b) 를 참조하면, 각각 도 5(a) 및 도 5(b) 에 나타낸 n 채널 트랜지스터의 특성이 나타나 있다. 도 6(a) 및 도 6(b) 에는 위에서부터 순서대로 n 채널 트랜지스터의 드레인 전압이 50 mV 였을 때의 드레인 전류와 게이트 전압의 관계 및 드레인 전류의 게이트 전압에 대한 1 차 미분과 2 차 미분의 게이트 전압의 관계가 각각 나타나 있다. 또한, 도 6(a) 및 도 6(b) 의 최하단에는 식 (9) ∼ (11) 로부터 얻어지는 Iacc 와 Ibulk 및 Iacc 와 Ibulk 의 합계로 이루어지는 Itotal 의 계산값도 나타나 있다.
여기에서 임계값 전압은 W/L 에 의해 규격화된 드레인 전류가 1 ㎂ 흐를 때의 게이트 전압으로서, (a) 에서는 1.05 V, (b) 에서는 0.28 V 이다. (a) 는 축적층 전류 제어형의 축적형 트랜지스터이기 때문에, 임계값 전압 영역에서는 Iacc 가 드레인 전류의 주성분이지만, (b) 의 본 발명에 의한 벌크 전류 제어형의 축적형 트랜지스터에서는, 임계값 전압 영역에서는 Ibulk 가 드레인 전류의 주성분이다.
또, 도 6 의 상단의 도면에 나타내는 바와 같이, 드레인 전류의 게이트 전압에 대한 2 차 미분에서는, (a) 에서는 Iacc 의 증가에 대응하는 1 개의 피크밖에 볼 수 없지만, (b) 에서는 임계값 전압 영역 부근의 Ibulk 의 증가에 대응하는 피크와 임계값 전압보다 게이트 전압이 큰 영역에서의 Iacc 의 증가에 대응하는 피크인 2 개의 피크를 볼 수 있다.
도 5(b) 에 나타낸 벌크 전류 제어형 트랜지스터는, 게이트 전극 (G) 에 인가되는 전압이 소스 전극 (S) 에 인가되는 전압과 동일할 때에, 드레인 전극 (D) 에 인가되는 전압이 0 V 에서 전원 전압까지 변화했을 때, 채널 영역 (8) 과 소스 영역 (6) 의 접촉 부분에서 게이트 절연막 상에 형성되는 게이트 전극 (5) 과 채널 영역의 반도체층 (8) 의 일함수차에 의해 상기 반도체층 (8) 에 형성되는 공핍층이 상기 반도체층의 깊이 방향으로 끊기지 않고 형성되도록, 반도체층 (8) 의 두께 (TSOI), 당해 반도체층 (8) 의 불순물 원자 농도 (NSOI), 게이트 전극 (5) 의 일함수를 정하고 있다.
또, 도 5(b) 에 나타낸 실시예에서는, 채널 영역을 형성하는 반도체층 (8) 의 막 두께가 5 ㎚ 이고, 또한 불순물 원자 농도가 각각 2 × 1017 ㎝- 3 인 예를 나타내었는데, 도 3 의 존 (b) 로부터도 분명한 바와 같이, 반도체층 (8) 의 막 두께 (TSOI) 가 얇아지면, 그 불순물 원자 농도 (NSOI) 를 높게 한다. 예를 들어, 반도체층 (8) 의 막 두께 (TSOI) 가 10 ㎚ 이하인 경우에는, 5 × 1017 ㎝-3 이상의 불순물 원자 농도 (NSOI) 로 한다.
상기한 설명에서는, 반도체층 (SOI) 층이 (100) 면 방위인 경우에 대해 설명을 하였는데, 어느 면 방위인 경우라도 상기 설명과 동등한 효과가 있다. 예를 들어, 채널 영역의 적어도 일부를 (100) 면으로부터 ±10°이내의 면으로 형성해도 되고, (110) 면 또는 (110) 면으로부터 ±10°이내의 면으로 형성해도 된다.
실시예 2
도 7 을 참조하여, 본 발명의 실시예 2 에 관련된 벌크 전류 제어형 CMOS 반도체 장치를 설명한다. 도시된 벌크 전류 제어형 CMOS 반도체 장치는 n 채널 및 p 채널 트랜지스터에 의해 구성되어 있다. 도시된 벌크 전류 제어형 CMOS 반도체 장치는, 지지 기판 (20) 상에 100 ㎚ 두께의 매립 산화막 (21) 에 의해 분리된 반도체층 (SOI) 층에 형성된다.
이 예의 경우, 반도체층은 10 ㎚ 의 (110) 면 방위로부터 8°경사진 (551) 면 방위의 n 형의 반도체층이며, 당해 반도체층은 n 채널 트랜지스터가 되는 부분과 p 채널 트랜지스터가 되는 부분으로 에칭에 의해 분리된다. 다음으로, 불순물 원자 농도를 조정하기 위해, 당해 반도체층의 n 채널 트랜지스터가 되는 부분에는 인이 주입되고, p 채널 트랜지스터가 되는 부분에는 붕소가 주입된다. 이로써, n 채널 트랜지스터 및 p 채널 트랜지스터의 임계값이 조정된다. 이 예에서는, 각 트랜지스터의 임계값이 도 3 의 존 b 내가 되도록, 반도체층의 막 두께 (TSOI) 및 불순물 원자 농도 (NSOI) 가 조정되어 채널 영역의 반도체층 (4 및 8) 이 형성된다. 예를 들어, n 채널 트랜지스터의 채널 영역 (4) 의 불순물 원자 농도는 3 × 1018 ㎝- 3 이며, 한편 p 채널 트랜지스터의 채널 영역 (8) 의 불순물 원자 농도는 3 × 1018 ㎝- 3 이다.
다음으로, 전기적 산화막 등가 절연막 두께로 1 ㎚ 의 Si3N4 막이 각 트랜지스터의 채널 영역 (4 및 8) 표면에, 마이크로파 여기의 플라스마 장치에 의해 형성되어, 게이트 절연막 (23) 이 형성된다. 여기에서 채널 영역의 표면은 피크 투벨리 (Peak to Valley) 가 0.16 ㎚ 이하가 되는 평탄화 처리가 되어 있어, 게이트 절연막 (23) 과 채널 영역 사이의 계면은 원자 오더로 매우 평탄하다. 또, 게이트 절연막 (23) 은 SiO2 막이나, HfOx, ZrOx, La2O3 등의 금속 산화막, PrxSiyNz 등의 금속 질화물 등의 고유전 재료를 이용해도 된다.
그 후, 게이트 절연막 (23) 상에 Ta 막을 형성하고, 각각 원하는 게이트 길이, 게이트 폭으로 에칭하여 게이트 전극 (1 및 5) 을 형성한다. 이 때, n 채널 트랜지스터도 p 채널 트랜지스터의 채널 영역 (4, 8) 과 게이트 전극 (1, 5) 의 일함수차에 의해 대략 두께 18 ㎚ 의 공핍층이 형성되기 때문에 반도체층 (4, 8) 이 완전히 공핍화되어 있으므로 노멀리 오프로 되어 있다.
그 후, n 채널 트랜지스터 영역의 소스·드레인층에 비소를 주입하여 활성화를 실시하여 불순물 원자 농도 2 × 1020 ㎝- 3 의 소스 영역 (2) 및 드레인 영역 (3) 을 형성하고, p 채널 트랜지스터 영역의 소스·드레인층에는 붕소를 주입하여 활성화를 실시하여 불순물 원자 농도 2 × 1020 ㎝- 3 의 소스 영역 (6) 및 드레인 영역 (7) 을 형성한다.
또한, 배선층으로서 게이트 배선 (25), 출력 배선 (26), 전원 배선 (27) 및 전원 배선 (28) 을 형성한다.
상기한 CMOS 반도체 장치는 (551) 면 방위 이외의 면 방위, 예를 들어 (100) 면 방위의 SOI 층 상에 제작한 것이어도 된다.
산업상 이용가능성
본 발명에 의하면, 반도체층 (SOI 층) 의 막 두께가 100 ㎚ 보다 얇고, 기판 농도가 2 × 1017 [㎝-3] 보다 높은 벌크 전류 제어형의 축적형 n 채널 및 p 채널 트랜지스터, 및 이들 트랜지스터에 의해 구성된 CMOS 회로에 대해 설명하였는데, 본 발명은 이것에 한정되지 않고, 각종 소자 그리고 전자 회로에도 적용할 수 있다.

Claims (17)

  1. 22 ㎚ 이상의 미세화 세대에 있어서, 채널 영역의 불순물 원자 농도의 통계적 편차에 의해 정해지는 임계값 전압의 편차가 LSI 의 동작을 제한하지 않는 것을 특징으로 하는 반도체 장치.
  2. 22 ㎚ 이상의 미세화 세대에 있어서, 채널 영역의 불순물 원자 농도의 통계적 편차에 의해 정해지는 임계값 전압의 편차의 표준 편차가 LSI 의 전원 전압의 1/23 보다 작은 것을 특징으로 하는 반도체 장치.
  3. 채널 영역과 그 양단에 형성한 소스, 드레인 영역을 갖는 트랜지스터로서, 상기 채널 영역을 n 형 반도체로 구성함과 함께 캐리어를 전자로 하거나, 또는 상기 채널 영역을 p 형 반도체로 구성함과 함께 캐리어를 홀로 하는 축적형 트랜지스터로서, 상기 채널 영역 내의 게이트 절연막/실리콘의 계면 이외의 영역에만 캐리어를 전도시킴과 함께, 드레인 전극에 흐르는 전류를 게이트 전극에 인가되는 전압에 의해 2 자리수 이상 제어할 수 있는 동작 영역을 갖는 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  4. 제 3 항에 있어서,
    트랜지스터의 드레인 전극에 흐르는 전류가 게이트 전극에 인가되는 전압의 증가에 대해 지수 함수적으로 증가하는 서브 스레숄드 영역 및 트랜지스터의 임계값을 포함한 동작 영역 내에, 상기 채널 영역 내의 게이트 절연막/실리콘의 계면 이외의 영역에 캐리어를 전도시키는 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  5. 제 4 항에 있어서,
    상기 채널 영역을 SOI 층으로 구성함과 함께, 상기 SOI 층의 두께를 100 ㎚ 보다 작게 하고, 상기 SOI 층의 불순물 원자 농도를 2 × 1017 [㎝-3] 보다 높게 한 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 소스, 드레인 영역을 상기 채널 영역과 동일한 도전형의 반도체로 구성한 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  7. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 소스, 드레인 영역을 그 일함수가 상기 채널 영역의 반도체의 일함수와의 차가 0.32 eV 이하인 금속 또는 금속 반도체 화합물로 구성한 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  8. 제 7 항에 있어서,
    상기 채널 영역을 n 형 실리콘으로 구성함과 함께, 상기 소스, 드레인 영역을 그 일함수가 -4.37 eV 이상인 금속 또는 금속 반도체 화합물로 구성한 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  9. 제 7 항에 있어서,
    상기 채널 영역을 p 형 실리콘으로 구성함과 함께, 상기 소스, 드레인 영역을 그 일함수가 -4.95 eV 이하인 금속 또는 금속 반도체 화합물로 구성한 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  10. 제 3 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 트랜지스터를 노멀리 오프형으로 한 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  11. 제 10 항에 있어서,
    상기 채널 영역을 SOI 층으로 구성함과 함께, 그 SOI 층의 두께를, 게이트 전극에 인가되는 전압이 소스 전극에 인가되는 전압과 동일할 때에, 드레인 전극에 인가되는 전압이 0 V 에서 전원 전압까지 변화했을 때에, 상기 채널 영역과 상기 소스 영역의 접촉 부분에서 상기 반도체층에 형성되는 공핍층의 두께보다 작게 한 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  12. 제 11 항에 있어서,
    게이트 전극에 인가되는 전압이 소스 전극에 인가되는 전압과 동일할 때에, 드레인 전극에 인가되는 전압이 0 V 에서 전원 전압까지 변화했을 때에, 상기 채널 영역과 상기 소스 영역의 접촉 부분에서 게이트 절연막 상에 형성되는 게이트 전극과 상기 채널 영역의 반도체층의 일함수차에 의해 상기 반도체층에 형성되는 공핍층이 상기 반도체층의 깊이 방향으로 끊기지 않고 형성되도록, 상기 SOI 층의 두께, 상기 SOI 층의 불순물 원자 농도, 및 상기 채널 영역 상의 게이트 전극의 일함수를 정한 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  13. 제 3 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 SOI 층의 두께가 10 ㎚ 이하임과 함께, 상기 채널 영역의 불순물 원자 농도가 5 × 1017 [㎝-3] 이상인 것을 특징으로 하는 벌크 전류 제어형의 축적형 트랜지스터.
  14. 제 3 항 내지 제 13 항 중 어느 한 항에 기재된 트랜지스터를 적어도 2 개 갖고, 그 일방을 n 채널 트랜지스터, 타방을 p 채널 트랜지스터로 한 것을 특징으로 하는 벌크 전류 제어형의 축적형 CMOS 반도체 장치.
  15. 제 14 항에 있어서,
    상기 n 채널 트랜지스터 및 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (100) 면 또는 (100) 면으로부터 ±10°이내의 면을 갖도록 한 것을 특징으로 하는 벌크 전류 제어형의 축적형 CMOS 반도체 장치.
  16. 제 14 항에 있어서,
    상기 n 채널 트랜지스터 및 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (110) 면 또는 (110) 면으로부터 ±10°이내의 면을 갖도록 한 것을 특징으로 하는 벌크 전류 제어형의 축적형 CMOS 반도체 장치.
  17. 제 14 항에 있어서,
    상기 n 채널 트랜지스터의 채널 영역의 적어도 일부가 (100) 면 또는 (100) 면으로부터 ±10°이내의 면을 갖고, 또한 상기 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (110) 면 또는 (110) 면으로부터 ±10°이내의 면을 갖도록 한 것을 특징으로 하는 벌크 전류 제어형의 축적형 CMOS 반도체 장치.
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