TWI478334B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於IC、LSI等半導體裝置。
以往，IC、LSI等半導體裝置廣泛使用的，係於通道區域形成有反轉層之形式的反轉型電晶體。該電晶體中，為了抑制伴隨於電晶體構造微細化而影響增大之短通道效果，必需提高通道區域之雜質原子濃度。另一方面，電晶體閾值之變異係起因於通道區域之雜質原子濃度之變異。又，電晶體閾值之變異，與通道面積之平方根大致成反比例而增加。由於該等理由，反轉型電晶體中，無法抑制伴隨於構造微細化之電晶體之閾值之變異，會有無法確保LSI之可靠性的問題。
例如，為了使由1兆(1012 )個電晶體構成之LSI以10GHz的時脈速率10年完全不發生誤動作地動作，有人指摘需使電源電壓與閾值電壓滿足以下式(1)之關係(非專利文獻1)
在此，VDD 為LSI之電源電壓，σvth 為閾值變異之標準偏差。從式(1)亦可知，為了抑制由於閾值變異造成之LSI之誤動作，提高電源電壓為有效率的。但是，若考慮電晶體之閘絕緣膜之可靠性，能對於閘絕緣膜施加之電場之絕對值係決定為例如8MV/cm等。結果對於閘極施加之電源電壓，必需隨著構造微細化而膜厚變薄之閘絕緣膜之微細化一起減小，必需使閾值變異伴隨著微細化而壓抑為更小。
另一方面，已知於半導體為了使具有作為n型半導體或p型半導體之機能所必要之攙雜技術或雜質之活化技術中，若最終活化之雜質原子數在某區域平均為n個，則當該區域有多個時，該區域包含之雜質原子數中，會產生具有依照為平均個數之平方根的√n個標準偏差之常態分布的統計上之變異。
使用基體半導體之反轉型電晶體時，一般電晶體之閾值Vth 係以下式(2)得到。
在此，εsi [F/cm]為矽之介電常數，q[C]為基本電荷量，NA [cm-3 ]為通道區域之接受者型雜質原子濃度，COX [F/cm2 ]為閘絕緣膜電容。又，vfb [V]為平帶電壓(flat band voltage)、φB [V]為矽中之能隙之中間之能位至費米能位的電位差。
式(2)顯示n通道反轉型電晶體之閾值之式，p通道反轉型電晶體時，NA 使用為提供者型雜質原子濃度之ND [cm-3 ]。
vfb 及φB 各以下式(3)、式(4)得到。
在此，φm 為閘極之功函數、χSi 為矽之電子親和力，Eg 為矽之能隙，各以[V]單位表示。Qf 係假設閘絕緣膜所含電荷存在於矽與閘絕緣膜之界面時之電荷密度[C/cm2 ]。又，式(4)中，ni 係本質載子密度[cm-3 ]。
如式(2)~式(4)所示，反轉型電晶體之閾值，為通道區域中之雜質原子濃度之函數。
在此，通道區域之平均雜質原子濃度若為NA [cm-3 ]，則通道區域中所含雜質原子之平均個數能以下式(5)表示。
在此，nchannel 為通道區域中所含雜質原子之平均個數[個]，Leff 為實效通道長度[cm]，Weff 為實效通道寬[cm]，Wdep 為最大空乏層寬[cm]。因此，僅以標準偏差程度增減雜質原子個數而使不一致時，通道中之雜質原子濃度以下式(6)、式(7)表示。
在此，NA + 為以標準偏差程度增加雜質原子個數時之雜質原子濃度[cm-3 ]，NA - 為以標準偏差程度減少雜質原子個數時之雜質原子濃度[cm-3 ]。通道區域之雜質原子濃度為NA + 或NA - 時之閾值若各定為Vth (NA + )、Vth (NA - )，閾值變異之標準偏差可由以下式(8)得到。
表1中顯示，相對於電晶體之微細化世代閘長L之實效通道長度、反轉型電晶體之電源電壓、電性換算氧化膜厚(EOT)、平均閾值、以式(1)得到之閾值之變異容許值、NA 、nchannel 、√nchannel 、nchannel +√nchannel 、nchannel -√nchannel 、NA + 、NA - 及雜質原子濃度變異造成之閾值變異之標準偏差。
若參照圖1，顯示反轉型電晶體中相對於電晶體微細化世代之式(1)提供之閾值變異容許值(σ=VDD,inv /23)及雜質原子濃度變異造成之閾值變異之標準偏差σVth,inv 。在此，反轉型電晶體之電源電壓定為對於反轉型電晶體之閘絕緣膜施加之電場強度達到8MV/cm之電壓。又，實效通道寬Weff 之值等於微細化世代L。
從表1及圖1可知，反轉型電晶體中，從45nm以後之世代亦即較45nm更為微細化之世代(亦即30nm或20nm之微細化世代)，標準偏差σVth (在此由於係反轉型電晶體，故以σVth,inv 表示)超過閾值容許值VDD /23(亦即，VDD,inv /23)，因此由於通道區域之雜質原子濃度之變異造成無法滿足由1兆個電晶體構成之LSI在10GHz之時脈速率於10年完全不產生誤作動的性能要求。
另一方面，通道區域之平均雜質原子濃度為0[cm-3 ]之本質型電晶體中，由於起因於矽晶圓雜質控制技術之不完全性造成之閾值變異，無法滿足性能要求。
若對於本質型電晶體更具體說明，即使徹底抑制矽晶圓之雜質原子濃度，當電晶體有多個時，通道區域可能會出現存在1個雜質原子之電晶體。於此情形，通道區域中連1個雜質原子也不存在之電晶體及存在1個雜質原子之電晶體之閾值差△Vth,intrinsic ，對於微細化世代如表2及圖2所示。任一世代均為，通道區域中連1個雜質原子也不存在之電晶體及存在1個雜質原子之電晶體之閾值差△Vth,intrinsic ，大幅超過本質型電晶體之電源電壓(VDD,intrinsic )之23分之1，只要構成LSI之電晶體當中在通道區域中有1個存在1個雜質原子的電晶體，就會引起誤作動。
若於晶片面積為4.0cm2 之之LSI晶片上以使最密方式作進電晶體，則晶片中之電晶體通道區域之總和成為0.286cm2 。表3中顯示，當使用n型與p型雜質原子之總和之濃度為1013 ~106 cm-3 之矽晶圓時，誘發各微細化世代之晶片中所含LSI之誤動作之通道區域中含有1個雜質原子之電晶體數。在此，本質型電晶體中，為了實現正常斷開，必需使用SOI(絕緣層上覆矽，Silicon on Insulator)構造，但是為了充分抑制短通道效果，SOI層膜厚定為實效通道長度之4分之1。現在實用的矽晶圓之雜質原子濃度即使低者也在1012 cm-3 的等級，欲將LS1中誘發誤動作之電晶體壓抑為1個以下並不可能達成。
先行技術文獻 專利文獻
專利文獻1：WO2008/007749A1
非專利文獻
非專利文獻1：
T.Ohmi,M.Hirayama,and A.Teramoto,“New era of silicon technologies due to radical reaction based semiconductor manufacturing,”J.Phys.,D,Appl.Phys.Vol.39 pp.R1-R17,2006.
本案發明人等於專利文獻1中，提出能提高閘電壓之累積型電晶體。但是，即使為此種累積型電晶體，仍發現到32nm以下之微細化世代，不滿足對於閾值變異之要求。
若具體說明，於累積型電晶體時，如專利文獻1所記載，可將於通道區域流動之電流成分，分類為於閘絕緣膜與矽之界面附近之累積層流動之電流成分(Iacc [A])及於通道區域之累積層以外之區域流動之電流成分(Ibulk [A])。
依照漸變通道近似，於閘電壓(Vg [V])較小之區域，汲電流(ID [A])與閘電壓之關係可以下式(9)、(10)、(11)表現。在此，Vfb [V]為平帶電壓、Wdep [cm]為矽之空乏層寬，TSOI [cm]為SOI層之厚度，NSOI 為SOI層之雜質原子濃度。
在此，Dnbulk [cm2 /s]為通道區域之閘絕緣膜與矽之界面附近以外之區域的電子擴散係數，NSOI [cm-3 ]為SOI層之雜質原子濃度，β[V-1 ]為熱能之倒數，φ(x)[V]為從閘絕緣膜起算距離x之深度中，雜質原子濃度距離NSOI 基體之矽之費米能位的電位的移位，VD [V]為汲電壓，VTSOI [V]為Wdep =TSOI 時之Vg 、Tacc [cm]為累積層寬，Dnacc [cm2 /s]為通道區域之閘絕緣膜與矽之界面附近之區域之電子擴散係數，nacc (0)與nacc (L)[cm-3 ]各為源電極端及汲極端之通道區域中之累積層之電子濃度。式(9)~(11)顯示n通道電晶體，但是關於p通道電晶體，也可藉由改變Dnbulk 、Dnacc 等參數為對於電洞之值而使用。
上式(9)及(11)表示之區域1及3中，汲電流相對於閘電壓成指數函數變化。此係式(9)之項exp(-β(VTSOI -(Vg -vfb )))成指數函數變化，且式(11)之項(nacc (0)-nacc (L)/L)成指數函數變化的原故。
另一方面，以式(10)表示之區域2中，依存於(TSOI -WDep )而變化之汲電流相對於閘電壓以平方根成比例。實用上，希望閾值設定為相對於閘電壓以汲電流成指數函數變化之區域，故在此，不探討閾值電壓存在於區域2之電晶體。
在此，本發明中，將閾值電壓存在於區域1之累積型電晶體定義為基體電流控制型(Ibulk controlled)累積型電晶體，又，將閾值電壓存在於區域3之累積型電晶體定義為累積電流控制型(Iacc controlled)累積型電晶體。
均為若使用式(9)至(11)，則藉由組合SOI層之厚度TSOI 及雜質原子濃度NSOI ，可確知係成為基體電流控制(Ibulk controlled)型元件、或累積電流控制(Iacc controlled)型元件，或閾值電壓存在於區域2之元件。
若參照圖3，縱軸代表SOI層之雜質濃度NSOI (cm-3 )、橫軸代表SOI層厚度TSOI (nm)，顯示相對於TSOI 與NSOI 之組合之元件的區域。在此，閾值電壓，係將汲電流以通道寬及通道長標準化之值(ID /(W/L))定義為一般電路之閾值之1μA時之閘電壓。
圖3中，因應TSOI 與NSOI 之組合，區分為(a)、(b)、(c)、及(d)4個區，(a)區相當於正常導通的元件，(b)區表示以上式(9)表示之元件(亦即基體電流控制型(Ibulk controlled)累積型電晶體)之區域1，又，(c)區表示以式(11)表示之元件(累積電流控制型(Iacc controIled)累積型電晶體)之區域3。又，(d)區表示以式(10)表示之元件之區 域2。
以往所熟知的累積型電晶體，為相當於區域3之累積電流控制式累積型電晶體，或閾值電壓存在於區域2之實用上不好使用之電晶體。
若對於累積電流控制式累積型電晶體更具體說明，累積電流控制式累積型電晶體之閾值電壓如下式(12)所示，為當閘電壓為Vfb 時。
表4顯示相對於電晶體對於微細化世代之實效通道長(Leff)、累積電流控制式累積型電晶體之電源電壓、電性換算氧化膜厚(EOT)、平均閾值、以式(12)得到之累積電流控制式累積型電晶體閾值之變異容許值、NSOI 、nchannel 、√nchannel 、nchannel +√nchannel 、nchannel -√nchannel 、恰增加或減少標準偏差程度之雜質原子個數時之SOI層雜質原子濃度NSOI + 、NSOI - 及雜質原子濃度之變異而造成之閾值之變異的標準偏差。
累積電流控制式累積型電晶體之電源電壓VDD,Iacc 定為對於累積電流控制式累積型電晶體之閘絕緣膜施加之電場強度達到8MV/cm為止的電壓。
從表4之VDD,Iacc 、VDD,Inv 之比較可知，累積型電晶體於電晶體之導通狀態與斷開狀態時對於閘絕緣膜施加之電場方向相反，因此，電源電壓可較反轉型之電源電壓為大。此對於能使閾值之變異之容許值稍為增大之點為有利。
但是，當以表4所示累積電流控制式累積型電晶體達成時，微細化世代的雜質原子濃度太小，65nm世代以後，通道區域所含之平均雜質原子濃度變成1個以下。如此一來，LSI中，會存在於通道中有1個雜質原子之電晶體及連1個雜質原子也沒有的電晶體，閾值變異會大幅超越電源電壓之23分之1。
綜合以上說明，反轉型電晶體中，於45nm以後由於雜質原子濃度變異，不滿足對於LSI中之電晶體之閾值變異的要求，本質型電晶體中，由於晶圓之雜質原子濃度控制技術之不完全性，在任一世代均不滿足對於LSI中之電晶體之閾值變異的要求。
又，一般已知為累積型電晶體之累積電流控制式累積型電晶體，會成為閾值電壓落於電晶體動作區域中之不欲區域的電晶體。因此，於累積電流控制式累積型電晶體，65nm以後之微細化世代，通道區域所含雜質原子之平均個數會變成1個以下，於45nm以後之微細化世代，實現LSI時，不滿足LSI中之對於電晶體閾值之變異之要求。
本發明目的在於提供一種能夠抑制對於通道區域之雜質原子濃度之統計上變異壓低閾值電壓之變異的電晶體。
本發明目的亦在於提供一種能提高對於閘極施加之電壓擺動，能提高閾值電壓變異之容許值的電晶體。
本案發明人等發現若通道區域之雜質原子濃度為較高濃度，同時若使對於該雜質原子濃度之變化的閾值電壓變化小，則能對於通道區域之雜質原子濃度之統計上之變異，使閾值之變異壓低，其實現需要使用基體電流控制式累積型電晶體，乃完成本發明。
依照本發明，可得到一種半導體裝置，於22nm以上之世代，通道區域之雜質原子濃度之統計上之變異所決定之閾值電壓變異不限制LSI之動作。
依照本發明另一觀點，可得到一種半導體裝置，於22nm以上之世代，以通道區域之雜質原子濃度之統計上之變異所決定之閾值電壓變異之標準偏差，小於LSI之電源電壓之23分之1。
依照本發明之另一觀點，可得到一種基體電流控制式累積型電晶體，具有通道區域及設於其兩端之源極、汲極區域，前述通道區域以n型半導體構成且以電子作為載子，或前述通道區域以p型半導體構成且以電洞作為載子，其特徵為：僅於前述通道區域中之閘絕緣膜/矽界面以外之區域，具有使載子傳導之電晶體之動作區域。
一實施形態中，基體電流控制式累積型電晶體，其特徵為：在電晶體之汲極流動之電流對於施加於閘極之電壓之增加成指數函數增加之次臨界區域及包含電晶體之閾值之動作區域中，於前述通道區域中之閘絕緣膜/矽界面以外之區域使載子傳導。
一實施形態中，基體電流控制式累積型電晶體，其特徵為：前述通道區域以SOI層構成，同時使該SOI層之厚度小於100nm，且該SOI層之雜質原子濃度高於2×1017 [cm-3 ]。
一實施形態中，基體電流控制式累積型電晶體，前述源極、汲極區域，與前述通道區域以相同導電型之半導體構成。
一實施形態中，基體電流控制式累積型電晶體，前述源極、汲極區域，以其功函數與前述通道區域之半導體之功函數間之差為0.32eV以下的金屬或金屬半導體化合物構成。
一實施形態中，基體電流控制式累積型電晶體，前述通道區域以n型矽構成，且前述源極、汲極區域以其功函數為-4.37eV以上之金屬或金屬半導體化合物構成。
一實施形態中，基體電流控制式累積型電晶體，前述通道區域以p型矽構成，同時前述源極、汲極區域以其功函數為-4.95eV以下之金屬或金屬半導體化合物構成。
一實施形態中，基體電流控制式累積型電晶體，前述電晶體為正常斷開型。
一實施形態中，基體電流控制式累積型電晶體，前述通道區域以SOI層構成，當該SOI層之厚度，定為對於閘極施加之電壓與對於源極施加之電壓相等時，對於汲極施加之電壓從0V變化到電源電壓時，前述通道區域與前述源極區域之接觸部分中形成於前述半導體層之空乏層之厚度為小。
一實施形態中，基體電流控制式累積型電晶體，於對於閘極施加之電壓與對於源電極施加之電壓相等時，對於汲極施加之電壓從0V變化到電源電壓時，於前述通道區域與前述源極區域之接觸部分，以使由於設於閘絕緣膜上之閘極與前述通道區域之半導體層之功函數差形成於前述半導體層之空乏層於前述半導體層之深度方向不間斷地形成的方式，設定前述SOI層之厚度、前述SOI層之雜質原子濃度、及前述通道區域上之閘極之功函數。於一實施形態中，基體電流控制式累積型電晶體，前述SOI層厚度為10nm以下且前述通道區域之雜質原子濃度為5×1017 [cm-3 ]以上。
依照本發明之一觀點，可得到一種基體電流控制式累積型CMOS半導體裝置包含至少2個基體電流控制式累積型電晶體，其中之一為n通道電晶體、另一以p通道電晶體構成。
依照一實施形態，基體電流控制式累積型CMOS半導體裝置中，前述n通道電晶體及p通道電晶體之通道區域的至少一部分，形成為具有(100)面或從(100)面為±10°以內之面。
又，基體電流控制式累積型CMOS半導體裝置中，前述n通道電晶體及p通道電晶體之通道區域至少一部分，形成具有(110)面或從(110)面為±10°以內之面。
又，於基體電流控制式累積型CMOS半導體裝置，前述n通道電晶體的通道區域之至少一部分，具有(100)面或從(100)面為±10°以內之面，且前述p通道電晶體的通道區域之至少一部分可具有(110)面或從(110)面為±10°以內之面。
依照本發明，由於閾值電壓對於通道區域之雜質原子濃度變化的影響減小，因此，即使於微細化世代，對於雜質原子濃度之統計上之變異，閾值電壓之變異可減小，具有減低由於閾值電壓變異所決定之LSI之故障發生確率減低的效果。
 (實施發明之形態)
基體電流控制式累積型電晶體之分析：基體電流控制式累積型電晶體之閾值，係汲電流相對於閘電壓成指數函數增加之區域至不成指數函數增加之區域的邊界。即，圖3所示b區及d區(亦即，區域1與區域2)的過渡點。因此，基體電流控制式累積型電晶體之閾值電壓，係矽區域之空乏層之厚度等於TSOI 時之閘電壓，以下式(13)得到。
[數13]
在此，式(13)右邊的第4項及第5項均為NSOI 之函數，但是第4項與第5項對於NSOI 之變化的增減各相反。此顯示基體電流控制式累積型電晶體之閾值電壓相對於NSOI 變化的變化小。
表5中，顯示對於電晶體之微細化世代的實效通道長(Leff )、基體電流控制式累積型電晶體之電源電壓、電性換算氧化膜厚(EOT)、平均閾值、基體電流控制式累積型電晶體之閾值變異容許值、NSOI 、nchannel 、√nchannel 、nchannel +√nchannel 、nchannel -√nchannel 、NSOI + 、NSOI - 及雜質原子濃度之變異所致閾值變異之標準偏差。又，基體電流控制式累積型電晶體之電源電壓定為，對於基體電流控制式累積型電晶體之閘絕緣膜施加之電場強度到達8MV/cm的電壓。
又，表5中，為了比較，也顯示反轉型電晶體之電源電壓之變異容許值。
基體電流控制式累積型電晶體中，電晶體之導通狀態及斷開狀態時對於閘絕緣膜施加之電場方向相反，同時即使於閘電壓為閾值電壓時電場強度也可為0MV/cm以下，因此，電源電壓可較累積電流控制式累積型之電源電壓為大。此對於增大閾值變異之容許值之點為有利。
實際上，如表5所示，基體電流控制式累積型電晶體之電源電壓之變異容許值σ(=VDD,Ibulk /23)(mV)於90nm世代之容許值為83.9mV，又，閾值變異之標準偏差σVth,Ibulk (mV)為21.3mV。如此，90nm微細化世代，電源電壓之變異容許值σ大於閾值變異之標準偏差。同樣，於22nm世代之微細化世代亦為，電源電壓之變異容許值σ(38.7mV)大於閾值之變異之標準偏差32.1mV。因此可知，基體電流控制式累積型電晶體中，即使於22nm以上之世代，亦為通道區域之雜質原子濃度之統計上之變異所決定之閾值電壓之變異不限制LSI之動作。
在此，若參照圖4，顯示關於反轉型電晶體及基體電流控制式累積型電晶體，對於微細化世代L之閾值電壓變異之容許值(VDD /23)與閾值電壓變異σVth 。
具體說明之，圖4之縱軸及橫軸各表示電壓(mV)及微細化世代(nm)，曲線C1及C2各代表基體電流控制式累積型電晶體之閾值電壓變異σVth,Ibulk 及電源電壓變異之容許值(VDD,Ibulk /23)。另一方面，曲線C3及C4各表示反轉型電晶體之閾值電壓變異σVth,inv 及電源電壓之變異容許值(VDD,Inv /23)。
從曲線C1及C2亦可知，基體電流控制式累積型電晶體於22nm世代亦為，閾值電壓之變異σVth,Ibulk 電源電壓小於變異容許值(VDD,Ibulk /23)。此意指由於通道區域之雜質濃度之統計上之變異，即使使1兆個閘之LSI以10GHz時脈速率動作10年也不會發生不良。
又，基體電流控制式累積型電晶體之閾值電壓之變異，在任一均較反轉型電晶體之閾值電壓變異為小。此係，即使是相同世代，基體電流控制式累積型電晶體中，相較於反轉型電晶體，可不發生故障地實現使具有更多閘之LSI、以更高速動作之LSI、更長期間動作之LSI。
(實施例1)
若參照圖5，本發明實施例1之基體電流控制式累積型n通道電晶體(以下，單稱為n通道電晶體)與比較例一起顯示。
圖5(a)為比較例(累積電流控制式累積型電晶體)，係於以p型矽形成之支持基板上，形成以約100nm之厚度的填埋氧化膜分離的n型Silicon on Insulator(SOI)層(以下稱為半導體層)4。在此，半導體層4形成通道區域，圖示之通道區域之表面，具有(100)面方位，且半導體層4具有50nm的膜厚。
又，於形成通道區域之半導體層4之兩側，設有與通道區域為相同導電型且具有較通道區域為高之雜質原子濃度的n+ 半導體所形成的源極．汲極區域2及3。
以半導體層4形成之通道區域上，設有電性等價膜厚(EOT)7.5nm之氧化膜形成之閘絕緣膜，於該閘絕緣膜上，設有p+ 多晶矽之閘極1。圖示之n通道電晶體之閘長為0.6μm，閘寬為20.0μm。在此，通道區域之平均雜質原子濃度為1×1016 cm-3 (因此，該元件相當於圖3之A)，與該該通道區域接觸之源極．汲極區域2、3以2×1020 cm-3 之半導體與金屬半導體化合物形成。金屬半導體化合物為Al矽化物，但該等為n通道電晶體時，亦可為Ni矽化物或Er矽化物或Y矽化物等，將與半導體之接觸電阻壓低在1×10-11 Ωcm2 以下，配合源極．汲極區域之半導體部分之串聯電阻，使電晶體之串聯電阻成為1.0Ωμm亦可。又，n通道電晶體時，源極．汲極層也可以用功函數-4.37eV以上之金屬或金屬半導體化合物形成。
另一方面，以圖5(b)表示之本發明實施例之基體電流控制式累積型n通道電晶體，與圖5(a)同樣，於以p型矽形成之支持基板上，形成有以約100m厚度之填埋氧化膜所分離之n型半導體層8。在此，半導體層8形成通道區域，所圖示之通道區域之表面具(100)面方位，且半導體層8具有50nm之膜厚。以n型半導體層8形成支通道區域兩側，與該通道區域為相同導電型，設有雜質原子濃度較通道區域為高之n+ 半導體所形成之源極．汲極區域6及7。半導體層8所形成之通道區域上，設有電性等價膜厚(EOT)7.5nm之氧化膜所形成之閘絕緣膜，於該閘絕緣膜上，設有p+ 多晶矽之閘極5。圖示之n通道電晶體，與圖5(a)之n通道電晶體同樣，閘長為0.6μm，閘寬為20.0μm。
在此，通道區域之平均雜質原子濃度為2×1017 cm-3 (相當於圖3之B)，與該通道區域接觸之源極．汲極區域6、7係由具有2×1020 cm-3 之雜質濃度之半導體與金屬半導體化合物形成。金屬半導體化合物可使用Al矽化物，但是，為Ni矽化物或Er矽化物或Y矽化物等，將與半導體之接觸電阻壓低在1×10-11 Ωcm2 以下，與源極．汲極區域之半導體部分之串聯電阻配合，使電晶體之串聯電阻為1.0Ωμm亦可。源極．汲極層以功函數為-4.37eV以上之金屬或金屬半導體化合物形成亦可之情形，與圖5(a)同。
以上為n通道電晶體之例，但是該等電晶體也可為p通道電晶體。
又，p通道電晶體之情形，也可使源極.汲極為Pd矽化物或Pt矽化物，與半導體之接觸電阻壓低在1×10-11 Ωcm2 以下，與源極．汲極區域之半導體部分之串聯電阻配合，使電晶體之串聯電阻成為1.0Ωμm。又，p通道電晶體之情形，源極．汲極區域6、7也可用功函數為-4.95eV以下之金屬或金屬半導體化合物形成。
任一情形均係選擇源極、汲極區域之材料，使得圖5(b)所示電晶體中之源極、汲極區域之功函數與通道區域之半導體層之功函數間的差為0.32eV以下。
圖5(a)及(b)所示n通道電晶體，於對於閘極1及5施加之電壓與對於源極S施加之電壓相等時，對於汲極D施加之電壓從0V變化至電源電壓時，通道區域與源極區域之接觸部分中，形成於通道區域之半導體層的空乏層厚度較50nm為長，因此可達成正常斷開。
若參照圖6(a)及(b)，分別顯示圖5(a)及(b)所示n通道電晶體之特性。圖6(a)及(b)從上起依序分別顯示n通道電晶體之汲電壓為50mV時之汲電流及閘電壓的關係，及汲電流對於閘電壓的1次微分及2次微分的閘電壓的關係。又，於圖6(a)及(b)的下段，顯示由(9)~(11)得到之Iacc 與Ibulk 及Iacc 與Ibulk 之合計所構成之Itotal 的計算值。
在此，閾值電壓為W/L標準化之汲電流流過1μA時之閘電壓，(a)中為1.05V，(b)中為0.28V。(a)係累積層電流控制式累積型電晶體，因此，閾值電壓區域以Iacc 為汲電流之主成分，但(b)之本發明之基體電流控制式累積型電晶體中，閾值電壓區域以Ibulk 為汲電流之主成分。
又，如圖6之上段圖所示，汲電流對於閘電壓之2次微分，(a)中僅觀察到對應於Iacc 增加之1個峰部，但是(b)中，可觀察到對應於閾值電壓區域附近之Ibulk 增加的峰部及較閾值電壓之閘電壓為大之區域的Iacc 增加的峰部，共2個峰部。
圖5(b)所示基體電流控制型電晶體，當對於閘極G施加之電壓與對於源極S施加之電壓相等時，當對於汲極D施加之電壓從0V變化為電源電壓時，以通道區域8與源極區域6之接觸部分由於設於閘絕緣膜上之閘極5與通道區域之半導體層8間之功函數差而形成於前述半導體層8之空乏層於前述半導體層之深度方向不間斷地形成的方式，決定半導體層8之厚度TSOI 、該半導體層8之雜質原子濃度NSOI ，閘極5之功函數。
又，圖5(b)所示實施例中，形成通道區域之半導體層8之膜厚為50nm且雜質原子濃度各為2×1017 cm-3 之例，但從圖3之b區亦可知，半導體層8之膜厚TSOI 若減薄，則其雜質原子濃度NSOI 升高。例如，若半導體層8之膜厚TSOI 為10nm以下時，定為5×1017 cm-3 以上之雜質原子濃度NSOI 。
上述說明中，係對於半導體層(SOI)層為(100)面方位之情形說明，但是，任意面方位的情形與上述說明具有同等效果。例如，通道區域的至少一部分也可從(100)面至±10°以內之面形成，也可以(110)面或(110)面至±10°以內之面形成。
(實施例2)
參照圖7，說明本發明實施例2之基體電流控制型CMOS半導體裝置。圖示之基體電流控制型CMOS半導體裝置，係以n通道及p通道電晶體構成。圖示之基體電流控制型CMOS半導體裝置，形成於在支持基板20上以100nm厚度之填埋氧化膜21分離之半導體層(SOI)層。
於此例之情形，半導體層為從10nm之(110)面方位傾斜8°之(551)面方位之n型半導體層，該半導體層以蝕刻分離為成為n通道電晶體之部分及成為p通道電晶體之部分。其次，為了調整雜質原子濃度，對於該半導體層之成為n通道電晶體之部分注入磷，對於成為p通道電晶體之部分注入硼。藉此，調整n通道電晶體及p通道電晶體之閾值。於此例，調整半導體層膜厚(TSOI )及雜質原子濃度(NSOI )，以各電晶體之閾值為圖3之b區內之方式，形成通道區域之半導體層4及8。例如，n通道電晶體之通道區域4之雜質原子濃度為3×1018 cm-3 ，另一方面，p通道電晶體之通道區域8之雜質原子濃度為3×1018 cm-3 。
其次，以微波激發之電漿裝置將電性氧化膜等價絕緣膜厚1nm之Si3 N4 膜形成在各電晶體之通道區域4及8之表面，形成閘絕緣膜23。在此，通道區域之表面接受平坦化處理，使得峰部至谷部成為0.16nm以下，閘絕緣膜23與通道區域之間之界面為原子層級，極為平坦。又，閘絕緣膜23也可使用SiO2 膜，或HfOx 、ZrOx 、La2 O3 等金屬氧化膜、Prx Siy Nz 等金屬氮化物等高介電材料。
之後，於閘絕緣膜23上形成Ta膜，並各蝕刻為所望之閘長、閘寬，形成閘極1及5。此時，n通道電晶體亦由於p通道電晶體之通道區域4、8與閘極1、5間之功函數差，而形成厚度約18nm之空乏層，因此半導體層4、8完全空乏化，成為正常斷開。
之後，對於n通道電晶體區域之源極．汲極層注入砷進行活化，形成雜質原子濃度2×1020 cm-3 之源極區域2及汲極區域3，對於p通道電晶體區域之源極．汲極層注入硼進行活化，形成雜質原子濃度2×1020 cm-3 之源極區域6及汲極區域7。
又，形成閘配線25、輸出配線26、電源配線27及電源配線28作為配線層。
上述CMOS半導體裝置也可製作於(551)面方位以外之面方位，例如(100)面方位之SOI層上。
(產業利用性)
依照本發明，已說明半導體層(SOI層)之膜厚薄於100nm且基板濃度高於2×1017 [cm-3 ]之基體電流控制式累積型n通道及p通道電晶體，及由該等電晶體所構成之CMOS電路，本發明不限於該等，也可應用在各種元件及電子電路。
1．．．閘極
2．．．源極．汲極區域
3．．．源極．汲極區域
4．．．半導體層(通道區域)
5．．．閘極
6．．．源極．汲極區域
7．．．源極．汲極區域
8．．．半導體層(通道區域)
20．．．支持基板
21．．．填埋氧化膜
23．．．閘絕緣膜
25．．．閘配線
26．．．輸出配線
27．．．電源配線
28．．．電源配線
D．．．汲極
G‧‧‧閘極
S‧‧‧源極
圖1顯示反轉型電晶體中，微細化世代L，與電源電壓變異之容許值(VDD,inv /23)及閾值電壓之變異之標準偏差σVth,inv 。
圖2顯示反轉型電晶體中，相對於微細化世代L之電源電壓變異之容許值(VDD,inv /23)及閾值電壓之變異之標準偏差σVth,inv ，及本質型電晶體中於通道區域中連1個雜質原子都不存在之電晶體及存在1個雜質原子之電晶體之閾值差△Vth,intrinsic 。
圖3顯示半導體層(SOI層)之膜厚TSOI 與SOI層之雜質原子濃度NSOI 以區域定義時，得到動作不同之電晶體，以(a)區表示之正常導通型之區域，以(b)區表示之基體電流控制型之區域，以(c)區表示之累積層電流控制型之區域，反以(d)區表示之閾值電壓區域中，汲電流相對於閘電壓不以指數函數增加之成為電晶體之區域。
圖4顯示反轉型電晶體及基體電流控制式累積型電晶體中，對於微細化世代L之電源電壓之變異之容許值(VDD /23)與閾值電壓之變異之標準偏差σVth 之關係。
圖5顯示累積型n通道電晶體之剖面，於該圖中，(a)及(b)各表示：作為比較例之累積層電流控制累積型n通道電晶體，及本發明實施例1之基體電流控制式累積型n通道電晶體。
圖6顯示電晶體之特性，於該圖中，(a)及(b)各表示：圖5(a)及(b)所示累積層電流控制累積型n通道電晶體及基體電流控制式累積型電晶體之特性。
圖7顯示本發明實施例2之基體電流控制型CMOS半導體裝置。
1．．．閘極
2．．．源極．汲極區域
3．．．源極．汲極區域
4．．．半導體層(通道區域)
5．．．閘極
6．．．源極．汲極區域
7．．．源極．汲極區域
8．．．半導體層(通道區域)
20．．．支持基板
21．．．填埋氧化膜
23．．．閘絕緣膜
25．．．閘配線
26．．．輸出配線
27．．．電源配線
28．．．電源配線

Claims (17)

  1. 一種半導體裝置，其特徵為：於22nm以上之微細化世代，以通道區域之雜質原子濃度之統計上之變異決定的閾值電壓之變異的標準偏差，小於LSI之電源電壓的23分之1。
  2. 一種基體電流控制式累積型電晶體，具有通道區域及設於其兩端之源極、汲極區域，該通道區域以n型半導體構成且載子為電子，或該通道區域以p型半導體構成且載子為電洞，其特徵為：該通道區域中僅於閘絕緣膜/矽界面以外之區域使載子傳導，並具有設定在流過汲極之電流係隨著對於閘極施加之電壓而成指數函數變化之區域的閾值。
  3. 如申請專利範圍第2項之基體電流控制式累積型電晶體，其中，在電晶體之流過汲極之電流相對於對閘極施加之電壓之增加成指數函數增加的次臨界區域及含有電晶體之閾值的動作區域中，於該通道區域中之閘絕緣膜/矽界面以外之區域使載子傳導。
  4. 如申請專利範圍第3項之基體電流控制式累積型電晶體，其中，該通道區域係以SOI層構成，該SOI層之厚度小於100nm，且該SOI層之雜質原子濃度高於2×1017 [cm-3 ]。
  5. 如申請專利範圍第2至4項中任一項之基體電流控制式累積型電晶體，其中，該源極、汲極區域係以和該通道區域為相同導電型之半導體構成。
  6. 如申請專利範圍第2至4項中任一項之基體電流控制式累積型電晶體，其中，該源極、汲極區域，係以其功函數與該通道區域之半導體之功函數間之差為0.32eV以下的金屬或金屬半導體化合物構成。
  7. 如申請專利範圍第6項之基體電流控制式累積型電晶體，其中，該通道區域以n型矽構成，且該源極、汲極區域以其功函數為-4.37eV以上之金屬或金屬半導體化合物構成。
  8. 如申請專利範圍第6項之基體電流控制式累積型電晶體，其中，該通道區域以p型矽構成，且該源極、汲極區域以其功函數為-4.95eV以下之金屬或金屬半導體化合物構成。
  9. 如申請專利範圍第2至4項中任一項之基體電流控制式累積型電晶體，其中，該電晶體為正常斷開型。
  10. 如申請專利範圍第9項之基體電流控制式累積型電晶體，其中，該通道區域係以SOI層構成，且該SOI層之厚度係設定為：在對於閘極施加之電壓和對於源極施加之電壓相等的情形，當施加於汲極之電壓從0V變化至電源電壓時，該SOI層之厚度較小於在該通道區域和該源極區域之接觸部分於該半導體層形成的空乏層之厚度。
  11. 如申請專利範圍第10項之基體電流控制式累積型電晶體，其中，在對於閘極施加之電壓與對於源極施加之電壓相等的情形，當施加於汲極之電壓從0V變化至電源電壓時，於該通道區域與該源極區域之接觸部分，由於設在閘絕緣膜上之閘極與該通道區域之半導體層間之功函數差，而以使形成於該半導體層之空乏層在該半導體層之深度方向不間斷地形成之方式，決定該SOI層之厚度、該SOI層之雜質原子濃度，及該通道區域上之閘極之功函數。
  12. 如申請專利範圍第2至4項中任一項之基體電流控制式累積型電晶體，其中，該SOI層之厚度為10nm以下，且該通道區域之雜質原子濃度為5×1017 [cm-3 ]以上。
  13. 一種基體電流控制式累積型CMOS半導體裝置，其特徵為：具有申請專利範圍第2至12項中任一項之電晶體至少2個，且其中之一為n通道電晶體，另一為p通道電晶體。
  14. 如申請專利範圍第13項之基體電流控制式累積型CMOS半導體裝置，其中，該n通道電晶體及p通道電晶體之通道區域至少一部分具有(100)面或從(100)面為±10°以內之面。
  15. 如申請專利範圍第13項之基體電流控制式累積型CMOS半導體裝置，其中，該n通道電晶體及p通道電晶體之通道區域至少一部分具有(110)面或從(110)面為±10°以內之面。
  16. 如申請專利範圍第13項之基體電流控制式累積型CMOS半導體裝置，其中，該n通道電晶體的通道區域之至少一部分具 有(100)面或從(100)面為±10°以內之面，且該p通道電晶體的通道區域之至少一部分具有(110)面或從(110)面為±10°以內之面。
  17. 如申請專利範圍第2項之基體電流控制式累積型電晶體，其中，於22nm以上之微細化世代，以通道區域之雜質原子濃度之統計上之變異決定的閾值電壓之變異的標準偏差，小於LSI之電源電壓的23分之1。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130171824A1 (en) * 2010-09-08 2013-07-04 Basf Se Process for chemically mechanically polishing substrates containing silicon oxide dielectric films and polysilicon and/or silicon nitride films
JP5835790B2 (ja) 2011-01-26 2015-12-24 国立大学法人東北大学 半導体装置
US10553494B2 (en) * 2016-11-29 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown resistant semiconductor apparatus and method of making same
US11670637B2 (en) * 2019-02-19 2023-06-06 Intel Corporation Logic circuit with indium nitride quantum well
CN113533143B (zh) * 2021-07-21 2022-10-28 东南大学 描述堆积散体运动的数学模型的构建方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004252A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Semiconductor switching devices
US20040079997A1 (en) * 2002-10-24 2004-04-29 Noriyuki Miura Semiconductor device and metal-oxide-semiconductor field-effect transistor
TW200733382A (en) * 2005-12-02 2007-09-01 Univ Tohoku Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293058A (en) * 1992-11-12 1994-03-08 The Trustees Of Columbia University Linear voltage-controlled resistance element
JPH0951083A (ja) * 1995-08-10 1997-02-18 Mitsubishi Electric Corp ゲートアレイ型半導体集積回路装置及びその製造方法
JP3699823B2 (ja) * 1998-05-19 2005-09-28 株式会社東芝 半導体装置
JP2004146550A (ja) * 2002-10-24 2004-05-20 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP5128064B2 (ja) * 2005-06-17 2013-01-23 国立大学法人東北大学 半導体装置
KR101032286B1 (ko) * 2005-12-22 2011-05-06 자이단호진 고쿠사이카가쿠 신고우자이단 반도체 장치
JP5329024B2 (ja) * 2006-06-27 2013-10-30 国立大学法人東北大学 半導体装置
EP2043159A4 (en) * 2006-07-13 2011-05-18 Univ Tohoku Nat Univ Corp TRANSISTOR AND SEMICONDUCTOR DEVICE
EP2237314A3 (en) * 2006-07-13 2011-03-16 National University Corporation Tohoku University Semiconductor device
JP5010310B2 (ja) * 2007-02-28 2012-08-29 株式会社東芝 半導体装置の製造方法および半導体装置
JP5354944B2 (ja) * 2008-03-27 2013-11-27 株式会社東芝 半導体装置および電界効果トランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004252A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Semiconductor switching devices
US20040079997A1 (en) * 2002-10-24 2004-04-29 Noriyuki Miura Semiconductor device and metal-oxide-semiconductor field-effect transistor
TW200733382A (en) * 2005-12-02 2007-09-01 Univ Tohoku Semiconductor device

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Publication number Publication date
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